TW202242428A - 用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之系統及方法 - Google Patents

用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之系統及方法 Download PDF

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Abstract

自動識別半導體裝置中基於缺陷之測試覆蓋間隙包含：基於由一或多個半導體製造子系統獲取之具有複數個半導體晶粒之一或多個半導體裝置的特徵量測來判定該一或多個半導體裝置上的複數個明顯致命缺陷；基於由一或多個測試工具子系統獲取之測試量測來判定通過至少一測試的至少一半導體晶粒；使該等特徵量測與該等測試量測關聯以判定通過該至少一測試之該至少一半導體晶粒上的至少一明顯致命缺陷；及基於通過該至少一測試之該至少一半導體晶粒上的該至少一明顯致命缺陷來判定用於基於缺陷之測試覆蓋之該一或多個半導體裝置上的一或多個間隙區域。

Description

用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之系統及方法
本發明大體上係關於半導體裝置，且更特定言之，本發明係關於用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之系統及方法。
半導體裝置製造通常可需要數百或數千個處理步驟來形成一功能裝置。在此等處理步驟中，各種檢測及/或度量量測可經執行以識別缺陷及/或監測裝置上之各種參數。電性測試亦可經執行以驗證或評估裝置之功能性。然而，儘管一些經偵測缺陷及度量錯誤可為如此重要以至清楚指示一裝置故障，但較少變動可引起暴露於其工作環境之後裝置之早期可靠性故障。半導體裝置(諸如汽車、軍事、航空及醫療應用)之規避風險之使用者開始尋求十億分率(PPB)範圍內之故障率，超出當前百萬分率(PPM)位準。辨識及控制可靠性缺陷係滿足此等行業要求的關鍵，因為汽車、軍事、航空及醫療應用對半導體裝置之需求不斷增加。因此，可期望提供用於可靠性缺陷偵測之系統及方法。
根據本發明之一或多個實施例，揭示一種系統。在一個繪示性實施例中，該系統包含通信地耦合至一或多個半導體製造子系統及一或多個測試工具子系統之一控制器。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器基於由該一或多個半導體製造子系統獲取之一或多個半導體裝置之特徵量測經由一特徵子系統判定該一或多個半導體裝置上之複數個明顯致命缺陷。在另一繪示性實施例中，該一或多個半導體裝置包含複數個半導體晶粒。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器基於由該一或多個測試工具子系統獲取之測試量測經由一測試子系統判定通過複數個測試之至少一測試之該複數個半導體晶粒之至少一半導體晶粒。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器經由一關聯子系統使該等特徵量測與該等測試量測關聯以判定通過該複數個測試之該至少一測試之該複數個半導體晶粒之該至少一半導體晶粒上之該複數個明顯致命缺陷之至少一明顯致命缺陷。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器基於通過該複數個測試之該至少一測試之該複數個半導體晶粒之該至少一半導體晶粒上之該至少一明顯致命缺陷經由一定位子系統判定基於缺陷之測試覆蓋之該一或多個半導體裝置上之一或多個間隙區域。
根據本發明之一或多個實施例，揭示一種方法。在一個繪示性實施例中，該方法可包含(但不限於)基於由一或多個半導體製造子系統獲取之一或多個半導體裝置之特徵量測經由一控制器之一特徵子系統判定該一或多個半導體裝置上之複數個明顯致命缺陷。在另一繪示性實施例中，一或多個半導體裝置包含複數個半導體晶粒。在另一繪示性實施例中，該方法可包含(但不限於)基於由一或多個測試工具子系統獲取之測試量測經由該控制器之一測試子系統判定通過複數個測試之至少一測試之該複數個半導體晶粒之至少一半導體晶粒。在另一繪示性實施例中，該方法可包含(但不限於)經由該控制器之一關聯子系統使該等特徵量測與該等測試量測關聯以判定通過該複數個測試之該至少一測試之該複數個半導體晶粒之該至少一半導體晶粒上之該複數個明顯致命缺陷之至少一明顯致命缺陷。在另一繪示性實施例中，該方法可包含(但不限於)基於通過該複數個測試之該至少一測試之該複數個半導體晶粒之該至少一半導體晶粒上之該至少一明顯致命缺陷經由該控制器之一定位子系統判定基於缺陷之測試覆蓋之該一或多個半導體裝置上之一或多個間隙區域。
根據本發明之一或多個實施例，揭示一種系統。在一個繪示性實施例中，該系統包含一或多個半導體製造子系統。在另一繪示性實施例中，該系統包含一或多個測試工具子系統。在另一繪示性實施例中，該系統包含通信地耦合至該一或多個半導體製造子系統及該一或多個測試工具子系統之一控制器。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器基於由該一或多個半導體製造子系統獲取之一或多個半導體裝置之特徵量測經由一特徵子系統判定該一或多個半導體裝置上之複數個明顯致命缺陷。在另一繪示性實施例中，一或多個半導體裝置包含複數個半導體晶粒。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器基於由該一或多個測試工具子系統獲取之測試量測經由一測試子系統判定通過複數個測試之至少一測試之該複數個半導體晶粒之至少一半導體晶粒。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器經由一關聯子系統使該等特徵量測與該等測試量測關聯以判定通過該複數個測試之該至少一測試之該複數個半導體晶粒之該至少一半導體晶粒上之該複數個明顯致命缺陷之至少一明顯致命缺陷。在另一繪示性實施例中，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器基於通過該複數個測試之該至少一測試之該複數個半導體晶粒之該至少一半導體晶粒上之該至少一明顯致命缺陷經由一定位子系統判定基於缺陷之測試覆蓋之該一或多個半導體裝置上之一或多個間隙區域。
應理解，前述一般描述及以下詳細描述兩者僅供例示及解釋且未必如所主張般限制本發明。併入本說明書中且構成本說明書之一部分之附圖繪示本發明之實施例且連同該一般描述用於解釋本發明之原理。
相關申請案之交叉參考 本申請案主張2020年12月18日申請之印度臨時申請案第202041055201號的優先權及2021年2月3日申請之美國臨時申請案第63/144,997號的優先權，兩個申請案係以引用的方式全部併入本文中。
現將詳細參考附圖中所繪示之經揭示標的物。亦相對於某些實施例及其具體特徵特定展示及描述本發明。本文中所闡述之實施例被視為繪示性的，而非限制性的。一般技術者應輕易明白，可在不背離本發明之精神及範疇之情況下作出各種形式及細節改變及修改。
製程期間出現之缺陷可對領域中之裝置之效能具有廣泛影響。例如，「致命」缺陷可導致即刻裝置故障。舉另一實例而言，在整個裝置壽命中，小缺陷可對裝置之效能具有很小影響或毫無影響。舉另一實例而言，被稱為潛在可靠性缺陷(LRD)之一類缺陷可能不會導致製造/測試期間之故障或可能不會導致操作期間之即刻裝置故障，但可導致裝置在工作環境中使用時之操作期間之早期故障。本文中應注意，出於本發明之目的，術語「製造程序」及「製程」連同術語之各自變體(例如「製造線(manufacturing line)」及「製造線(fabrication line)」及其類似者)可視為等效的。
致命缺陷可出現於設計內之已知或未知位置。未知位置尤其成問題，因為其等具有自測試間隙中之致命缺陷中可靠性逃逸之一敏感性。與線內缺陷部分平均測試(I-PAT)之實施相關聯之發展表明，相對較大百分比之可靠性逃逸可歸因於測試覆蓋間隙中之明顯致命缺陷。在其中存在一可靠性脫逃之一例項中，一半導體裝置可在處理之後功能性失效，但裝置製造者歸因於測試之限制而無法作出此判定。實施I-PAT之實例可在2020年9月9日發佈之美國專利第10,761,128號及2020年11月23日申請之美國專利申請案第17/101,856號中找到，該等案各全部併入本文中。
測試覆蓋間隙可源自數目個來源之一者。例如，測試覆蓋間隙可出現於歸因於裝置之邏輯佈局而無法測試之半導體裝置之區域中。舉另一實例而言，測試覆蓋間隙可出現於實際上歸因於故障識別不僅由處於正確開/關狀態組成而難以全面量測(例如類比電路或其類似者)之半導體裝置之區域中。舉另一實例而言，測試覆蓋間隙可出現於歸因於與測試費用隨測試覆蓋增加相關聯之成本考量而無法測試之半導體裝置之區域中。
用於識別一半導體裝置上測試覆蓋逃逸之高風險區域之舊方法或程序一般可允許半導體製造者達成基線可靠性缺陷控制之百萬分率(PPM)位準，取決於晶片之複雜性及大小。然而，選定半導體製造者(例如，汽車半導體製造者、軍用半導體製造者、航空半導體製造者、醫療應用半導體製造者或其類似者)正積極尋求新的創新方法來識別可靠性故障之來源，以達成十億分率(PPB)基線可靠性缺陷控制水平。
例如，舊方法或程序包含諸如測試模擬軟體封裝之預測性方法。然而，預測性方法具有高度裝置相依之不同程度之功效。例如，類比裝置比數位裝置更難以預測。另外，電路佈局之某些區域通常被視為「無法測試」，不論分配多少測試時間。此外，就其性質而言，預測性方法無法識別測試覆蓋間隙之非期望區域。
舉另一實例而言，舊方法或程序亦包含基於過去半導體裝置之族群知識。基於過去裝置之族群知識一般向裝置製造者提供用於設計一適當測試策略之一良好起點。然而，此可能並不全面或定量的。
舉另一實例而言，舊方法或程序亦包含來自應力測試或現場可靠性反饋之物理故障分析(PFA)。例如，汽車半導體製造者可需要對經應力測試之晶粒或現場可靠性反饋執行PFA。後者可為一級組件供應者之反饋、汽車OEM之組裝或終端消費者之保修現場反饋。儘管係一必要任務，但PFA未提供足夠資訊來產生一裝置之測試覆蓋間隙之一全面圖。例如，可缺乏統計顯著性，因為故障之PPM數量太小，難以自少數現場反饋得出對基線可靠性帕雷托(pareto)之全面理解，其導致半導體製造者僅看到幾塊拼圖。舉另一實例而言，現場反饋一般提供反映半導體製造者在製造故障裝置時之可靠性問題之資訊，其可為若干年前且不再與當前設計相關。舉另一實例而言，物理故障分析係昂貴耗時的，且通常係不確定或不正確的。舉另一實例而言，可靠性故障之根本原因通常被缺陷之激活或PFA延遲程序之附帶損害破壞。
本發明之實施例係針對用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之系統及方法。特定言之，本發明之實施例係針對允許自動識別設計中之先前未知位置，其等對來自測試間隙中之致命缺陷之可靠性逃逸具有一提升敏感性。另外，本發明之實施例係針對使用經驗缺陷資料來系統地識別測試覆蓋間隙。此外，本發明之實施例係針對提供新的度量以在逐個裝置之一基礎上或在進行改良時隨時間量化可靠性逃逸之風險。此外，本發明之實施例係針對提供新的度量及/或圖表以表明持續改良，評估測試程式變更之有效性及在逐個裝置之一基礎上或產品組合中不同裝置之間在進行改良時隨時間量化測試間隙差異。
圖1繪示根據本發明之一或多個實施例之用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之一方法或程序100。圖2繪示根據本發明之一或多個實施例之自動識別半導體裝置中基於缺陷之測試覆蓋間隙之一系統200之一方塊圖。本文中應注意，方法或程序100之步驟可係由圖2中所繪示之系統200全部或部分實施。然而，應進一步認知，方法或程序100不限於圖2中所繪示之系統200，因為額外或替代系統級實施例可實行方法或程序100之全部或部分步驟。
在一步驟102中，接收一或多個半導體裝置之特徵量測。在一些實施例中，系統200接收由一或多個半導體製造子系統202輸出之資訊。特徵量測可在一或多個半導體裝置之製造期間執行。例如，一或多個半導體製造子系統202可包含(但不限於)經組態以製造經包含在由數目個製程執行之數目個(例如十幾個、幾百個、幾千個)步驟之後製造之1個、2個、...N個層之半導體裝置的一或多個程序工具。舉另一實例而言，一或多個半導體製造子系統202可包含(但不限於)經組態以特徵化半導體裝置之一或多個線內缺陷檢測及/或度量工具。例如，一或多個輸出可包含(但不限於)基線檢測(例如，基於取樣之檢測)、主要半導體裝置層處之篩選檢測，或其類似者。出於本發明之目的，「特徵」可指代線內缺陷檢測或線內度量量測。
在一步驟104中，基於一或多個半導體裝置之特徵量測來判定一或多個半導體裝置上的一或多個明顯致命缺陷。在一些實施例中，系統200包含一特徵子系統204或子系統A。特徵子系統204可接收在半導體裝置特徵化之後產生之由一或多個半導體製造子系統202輸出的資訊。特徵子系統204可藉由將一或多個程序應用於經接收線內缺陷資料以將作為明顯致命缺陷之缺陷與具有影響裝置效能之一較低概率的缺陷分離來自資訊判定一或多個明顯致命缺陷。例如，特徵子系統204可實施確定性及/或統計定限技術。舉另一實例而言，先進深度學習或機器學習技術可係歸因於潛在大資料集及/或潛在缺陷變動而實施。一般而言，機器學習技術可為技術中已知之任何技術，包含(但不限於)監督式學習、非監督式學習或其他基於學習之程序，諸如(但不限於)線性回歸、神經網路或深度神經網路、基於試探之模型，或其類似者。本文中應注意，不含明顯致命缺陷之半導體晶粒或晶圓可經標識用於進一步檢測(例如，針對其他類型之缺陷)。
在一步驟106中，接收一或多個半導體裝置之測試量測。在一些實施例中，系統200接收由一或多個測試工具子系統206輸出之資訊。可獲取測試量測用於一或多個半導體裝置。例如，一或多個測試工具子系統206可包含(但不限於)一或多個電性測試工具、一或多個應力測試工具或其類似者。一或多個測試工具子系統206可經組態以測試由經由一或多個半導體製造子系統202執行之一或多個半導體製程製造之半導體裝置。出於本發明之目的，「測試」可理解為指代在一製造製程(例如電性晶圓分類(EWS)程序或其類似者)結束、封裝(例如單元探測程序、類別探測程序或其類似者)結束及/或最終測試結束(例如在老化程序及其他品質檢查程序之後)時電性評估裝置功能性之程序。本文中應注意，未通過之半導體晶粒或晶圓可與通過之半導體晶粒或晶圓隔離，及/或經標識用於進一步測試。
在一步驟108中，基於一或多個半導體裝置之測試量測來判定通過一或多個經執行測試之一或多個半導體晶粒。在一些實施例中，系統200包含一測試子系統208或子系統B。測試子系統208可接收由經由一或多個半導體製造子系統202執行之一或多個半導體製程產生之半導體裝置之測試之後由一或多個測試工具子系統206輸出之資訊。測試子系統208可分離通過經執行測試之半導體晶粒與未通過經執行測試之半導體晶粒(例如，經執行測試包含(但不限於)探測、電性測試、應力測試或其類似者)。例如，半導體晶粒可在製造期間被給定字符代號，且子系統B可基於字符代號來分離通過經執行測試之半導體晶粒與未通過經執行測試之半導體晶粒。例如，僅通過所有經執行測試之半導體晶粒可由測試子系統208接受。替代地，通過經執行測試之一選定子集之任何半導體晶粒可由測試子系統208接受，其中選定子集小於經執行測試之整個集合。本文中應注意，未通過之半導體晶粒或晶圓可不作考量(例如丟棄)及/或經標識用於進一步測試。
在一步驟110中，使特徵量測與測試量測關聯以判定通過一或多個經執行測試之一或多個半導體裝置之一或多個半導體晶粒上之一或多個明顯致命缺陷。在一些實施例中，系統200包含一關聯子系統210或子系統C。關聯子系統210可接收關於明顯致命缺陷之由特徵子系統204輸出之資訊。關聯子系統210可接收關於通過經執行測試之選定子集或全部之半導體晶粒之由測試子系統208輸出之資訊。關聯子系統210可使由特徵子系統204輸出之資訊與由測試子系統208輸出之資訊關聯以判定通過經執行測試之選定子集或全部之半導體晶粒上存在之明顯致命缺陷之一亞群族。
圖3A至圖3D繪示根據本發明之一或多個實施例之可通過由一或多個測試工具子系統206執行之測試之選定子集或全部之半導體晶粒中之致命缺陷之概念說明圖。在圖3A中，影像300繪示一圖案304內之一嵌入粒子302。在圖3B中，影像310繪示一圖案314內之一短接橋312。在圖3C中，影像320繪示靠近一圖案324之銅鍍拋光不足之一例項322。在圖3D中，影像330繪示一圖案334內之一表面空隙332。
在一步驟112中，基於通過一或多個經執行測試之一或多個半導體裝置之一或多個半導體晶粒上之一或多個明顯致命缺陷來判定基於缺陷之測試覆蓋之一或多個間隙區域。在一些實施例中，系統200包含一定位子系統212或子系統D。定位子系統212可接收關於通過經執行測試之選定子集或全部之半導體晶粒上存在之明顯致命缺陷之亞群族之由關聯子系統210輸出之資訊。其中半導體晶粒未受到充分應力以判定缺陷之基於缺陷之測試覆蓋中之間隙區域可由系統200判定。定位子系統212可分析通過經執行測試之選定子集或全部之半導體晶粒中之明顯致命缺陷之位置及頻率。例如，定位子系統212可判定整個基於缺陷之測試覆蓋中之間隙區域之半導體晶粒中一或多個例項之系統散佈。
在一步驟114中，針對一或多個半導體裝置上基於缺陷之測試覆蓋中之一或多個間隙區域產生一或多個報告。在一些實施例中，系統200包含一結果子系統214或子系統E。結果子系統214可接收關於通過經執行測試之選定子集或全部之半導體晶粒中之明顯致命缺陷之位置及/或頻率之由定位子系統212輸出之資訊。結果子系統214可準備包含一或多個度量及/或一或多個圖表函數之報告以將結果呈現為經組態以輔助半導體製造者採取校正措施及/或評估測試程式變更之有效性之一形式。例如，校正措施之實例可包含(但不限於)透過檢測篩選(例如I-PAT或其類似者)之測試間隙之暫時緩解、由調整測試程式以提供基於缺陷之測試覆蓋中之經判定間隙區域之較大覆蓋引起之改良或其類似者。
實施I-PAT之實例可在2020年9月9日發佈之美國專利第10,761,128號及2020年11月23日申請之美國專利申請案第17/101,856號中找到，該等案之各者先前全部併入本文中。併入之專利及申請案中提供之實例聚焦於為產品排列(例如「篩選」)目的而在測試覆蓋間隙之提升風險下識別特定晶粒。然而，本文中應注意，本發明係針對自動系統地識別一半導體裝置之風險區域以提高半導體裝置之所有晶片之先天可靠性及/或導引緩解工作，且可不需要篩選資料作為輸入。就此而言，I-PAT可在本發明中實施，但並非必需的。
圖4A至圖4C繪示根據本發明之一或多個實施例之來自結果子系統214之輸出之概念說明圖。
在圖4A中，影像400繪示一半導體晶粒佈局404內之一或多個功能半導體晶粒區塊402。
在圖4B中，影像410繪示在經執行測試之選定子集或全部之後分析之所有半導體晶粒之一或多個明顯致命缺陷412，其中一或多個明顯致命缺陷412上覆於半導體晶粒佈局404內之一或多個功能半導體晶粒區塊402。例如，影像410可為如由特徵子系統204判定之明顯致命缺陷之表示。
在圖4C中，影像420繪示通過基於缺陷之測試覆蓋中之一間隙區域422內之經執行測試之選定子集或全部之一或多個明顯致命缺陷412，其中間隙區域422上覆於半導體晶粒佈局404內之一或多個功能半導體晶粒區塊402上。例如，影像420可為如由關聯子系統210判定之間隙區域422之表示。
本文中應注意，影像400、410、420中之確切佈局及/或組態僅供繪示目的。例如，半導體晶粒區塊402之確切佈局可不同於圖4A至圖4C中所繪示之佈局。舉另一實例而言，明顯致命缺陷412及/或間隙區域422之圖形繪示可不同於如圖4B及圖4C中所繪示之圖形繪示。因此，以上描述不應解譯為限制本發明之範疇而是僅供說明。
圖5A至圖5B繪示根據本發明之一或多個實施例之用於展現半導體裝置隨時間變化之改良之來自結果子系統214之圖形輸出形式之所產生度量。
在圖5A中，圖表500繪示與一時間範圍相比被分成一通過百分比502及一失敗百分比504之一特定經測試半導體裝置設計，其中失敗百分比可表示基於缺陷之測試覆蓋中之潛在間隙區域。例如，時間範圍可為季度、月、週、日或其類似者。如圖5A中所繪示，隨時間變化之測試覆蓋間隙趨勢可隨著採取緩解步驟而改良(例如通過百分比502與失敗百分比504之間的比率增加)以調整半導體裝置之製造、特徵化及/或測試。
在圖5B中，圖表510繪示在一特定時刻及/或在一時間範圍內被分成一通過百分比502及一失敗百分比504之跨一產品線或組合之多個不同經測試半導體裝置設計(1)至(5)，其中失敗百分比可表示基於缺陷之測試覆蓋中之潛在間隙區域。如圖5B中所繪示，選定半導體裝置(例如裝置(2)至(4))可經分離出用於一較高臨限環境(例如汽車或需要十憶分率(PPB)範圍內之故障率之類似者)中，而其他半導體裝置(例如裝置(1)及(5))可經分離出用於一較低臨限環境(例如電視、智慧型電話或需要百萬分率(PPM)範圍之故障率之類似者)中。
本文中應注意，圖表500、510中之確切佈局及/或組態僅供繪示目的。例如，圖表500、510可為不同於如圖5A及圖5B中所繪示之除條形圖之外之一類型之資料顯示工具(例如線形圖、散佈圖或其他圖形)。舉另一實例而言，圖表500、510可提供不同於圖5A及圖5B中所繪示之外之資訊。因此，以上描述不應解譯為限制本發明之範疇而是僅供說明。
儘管本發明之實施例繪示子系統204、208、210、212、214係系統200內之單獨或獨立子系統，但本文中應注意，子系統204、208、210、212、214之一或多者可為組合或整合子系統。因此，以上描述不應解譯為限制本發明之範疇而是僅供說明。
在一步驟116中，基於基於缺陷之測試覆蓋之一或多個半導體裝置上之一或多個間隙區域判定半導體裝置之製造、特徵化或測試之至少一者之一或多個調整。在一些實施例中，系統200可將資訊輸出至外部系統或子系統，其中資訊包含用於修改半導體裝置之製造、特徵化及/或測試之校正動作。例如，一組緩解步驟216可包含標定在一前饋迴路中提供至外部系統或子系統之關注區域(例如I-PAT關注區域或其類似者)。例如，目標關注區域可包含對噴墨或廢棄半導體晶粒之一詳細或微調檢測(例如，經由一或多個控制信號產生)。舉另一實例而言，一組緩解步驟218可包含在一回饋迴路中提供至外部系統或子系統之對製程或方法、特徵化程序或方法、測試程序或方法或其類似者之修改。例如，可基於基於缺陷之測試覆蓋中之經判定間隙區域來調整(例如，經由一或多個控制信號)製程或方法、特徵化程序或方法、測試程序或方法或其類似者。本文中應注意，緩解步驟組216或218或兩者可單獨執行為獨立程序，緩解步驟組216、218可依任何循序順序執行，或緩解步驟組216、218可同時執行。
在一些實施例中，出於本發明之目的，系統200、一或多個半導體製造子系統202及一或多個測試工具子系統206係一半導體裝置製造及基於缺陷之測試覆蓋間隙識別系統220之部分。
圖6繪示根據本發明之一或多個實施例之用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之一方法或程序600。圖7A及圖7B繪示根據本發明之一或多個實施例之半導體裝置製造及基於缺陷之測試覆蓋間隙識別系統220或「系統220」之方塊圖。本文中應注意，系統220可經組態以執行處理步驟以製造及/或分析半導體晶粒，如本文中所描述。另外，本文中應注意，方法或程序600之步驟可由圖7中所繪示之系統220全部或部分實施。然而，應進一步認知，方法或程序600不限於圖7中所繪示之系統220，因為額外或替代系統級實施例可實行方法或程序600之全部或部分步驟。
在一步驟602中，針對一或多個半導體裝置獲取特徵量測。在一些實施例中，系統220包含一或多個半導體製造子系統202。
在一個非限制性實例中，一或多個半導體製造子系統202可包含用於偵測一樣本702之一或多個層中之缺陷之至少一檢測工具700 (例如一線內樣本分析工具)。系統220一般可包含任何數目或類型之檢測工具700。例如，一檢測工具700可包含經組態以使用來自任何來源(諸如(但不限於)一雷射源、一燈源、一X射線源或一寬頻電漿源)之光基於樣本702之詢問來偵測缺陷之一光學檢測工具。舉另一實例而言，一檢測工具700可包含經組態以使用一或多個粒子束(諸如(但不限於)一電子束、一離子束或一中性粒子束)基於樣本之詢問來偵測缺陷之一粒子束檢測工具。例如，檢測工具700可包含一透射電子顯微鏡(TEM)或一掃描電子顯微鏡(SEM)。出於本發明之目的，本文中應注意，至少一檢測工具700可為一單一檢測工具700或可表示一組檢測工具700。
本文中應注意，樣本702可為複數個半導體晶圓之一半導體晶圓，其中複數個半導體晶圓之各半導體晶圓包含複數個層，其中複數個層之各層包含複數個半導體晶粒，其中複數個半導體晶粒之各半導體晶粒包含複數個區塊。另外，本文中應注意，樣本702可為自配置成一先進晶粒封裝或一3D晶粒封裝內之一基板上之一裸晶粒之一2.5D橫向組合之複數個半導體晶粒形成之一半導體晶粒封裝。
出於本發明之目的，術語「缺陷」可指代由一線內檢測工具發現之一物理缺陷、一度量量測離群點，或被視為一異常之半導體裝置的其他物理特徵。一缺陷可被視為一層中之一製造層或一製造圖案與包含(但不限於)物理、機械、化學或光學性質之設計特徵的任何偏離。另外，一缺陷可被視為一經製造半導體晶粒封裝中之組件之對準或接合的任何偏離。此外，一缺陷可具有相對於一半導體晶粒或其上之特徵的任何大小。依此方式，一缺陷可比一半導體晶粒小(例如，以一或多個圖案化特徵之比例)，或可比一半導體晶粒大(例如，作為一晶圓級刮痕或圖案之部分)。例如，一缺陷可包含圖案化之前或圖案化之後一樣本層之一厚度或組成物的偏離。舉另一實例而言，一缺陷可包含一圖案化特徵之一大小、形狀、定向或位置之一偏離。舉另一實例而言，一缺陷可包含與微影及/或蝕刻步驟相關聯的缺陷，諸如相鄰結構之間的橋接(或缺少橋接)、凹坑或孔。舉另一實例而言，一缺陷可包含一樣本702之一損壞部分，諸如(但不限於)一刮痕或一缺角。例如，缺陷之嚴重性(例如一刮痕之長度、一凹坑之深度、缺陷之經量測量級或極性，或其類似者)可為重要的且被考量。舉另一實例而言，一缺陷可包含引入至樣本702之一外來粒子。舉另一實例而言，一缺陷可為樣本702上之一未對準及/或未接合封裝組件。因此，應理解，本發明中之缺陷的實例僅供繪示目的，且不應被解譯為具限制性。
在另一非限制性實例中，一或多個半導體製造子系統202包含用於量測樣本702或其一或多個層之一或多個性質的至少一度量工具704 (例如一線內樣本分析工具)。例如，一度量工具704可特徵化諸如(但不限於)層厚度、層組合物、臨界尺寸(CD)、上覆或微影處理參數(例如一微影步驟期間照明之強度或劑量)的性質。就此而言，一度量工具704可提供關於可與可導致所得製造裝置之可靠性問題之製造缺陷的概率相關之樣本702的製造、樣本702的一或多個層，或樣本702的一或多個晶粒的資訊。出於本發明之目的，本文中應注意，至少一度量工具704可為一單一度量工具704，或可表示一組度量工具704。
在一些實施例中，一或多個半導體製造子系統202包含至少一半導體製造工具或程序工具706。例如，程序工具706可包含技術中已知之任何工具，包含(但不限於)一蝕刻機、掃描器、步進器、清潔器，或其類似者。例如，一製程可包含製造跨一樣本(例如一半導體晶圓或其類似者)之表面分佈的多個晶粒，其中各晶粒包含形成一裝置組件的多個圖案化材料層。各圖案化層可係由程序工具706經由一系列步驟(包含材料沈積、微影、蝕刻以產生所關注之一圖案及/或一或多個暴露步驟(例如由一掃描器、一步進器或其類似者執行))形成。舉另一實例而言，程序工具706可包含經組態以將半導體晶粒封裝及/或組合成一2.5D及/或3D半導體晶粒封裝之技術中已知的任何工具。例如，一製程可包含(但不限於)對準半導體晶粒及/或半導體晶粒上的電性組件。另外，一製程可包含(但不限於)經由混合黏結(例如晶粒對晶粒、晶粒對晶圓、晶圓對晶圓或其類似者)焊料、一黏著劑、緊固件或其類似者接合半導體晶粒及/或半導體晶粒上的電性組件。出於本發明之目的，本文中應注意，至少一程序工具706可為一單一程序工具706，或可表示一組程序工具706。
在一步驟604中，針對一或多個半導體裝置上之一或多個半導體晶粒獲取測試量測。在一些實施例中，系統220包含用於測試一經製造裝置之一或多個部分之功能性之一或多個測試工具子系統206。
在一個非限制性實例中，一或多個測試工具子系統206可包含用於完成一晶圓級之一初始探測之任何數目或類型之電性測試工具708。例如，初始探測可未經設計以嘗試在晶圓級強制故障。
在另一非限制性實例中，一或多個測試工具子系統206可包含用於在製造週期中之任何點處測試、檢測或依其他方式特徵化一經製造裝置之一或多個部分之性質之任何數目或類型之應力測試工具710。例如，應力測試工具710可包含(但不限於)一老化前電性晶圓分類及最終測試(例如一e測試)或經組態以加熱樣本702 (例如一烤箱或其他熱源)、冷卻樣本702 (例如一冷凍機或其他冷源)、在一錯誤電壓(例如一電源)操作樣本702或其類似者之一老化後電性測試。
在一些實施例中，在由一或多個程序工具706針對半導體晶粒及/或半導體晶粒封裝中之所關注層執行之一或多個處理步驟(例如微影、蝕刻、對準、接合或其類似者)之後使用特徵子系統204(例如檢測工具700、度量工具704或其類似者)、測試工具子系統206 (例如，包含電性測試工具708及/或應力測試工具710或其類似者)之任何組合來識別缺陷。就此而言，製造程序之各種階段處之缺陷偵測可指稱線內缺陷偵測。
在一步驟606中，特徵量測及測試量測自動傳輸至一系統用於判定一或多個半導體裝置之基於缺陷之測試覆蓋中之一或多個間隙區域。
在一些實施例中，系統220包含一控制器712。控制器712可包含經組態以執行記憶體716 (例如一記憶體媒體、記憶體裝置或其類似者)上保留之程式指令之一或多個處理器714。此外，控制器712可與包含(但不限於)檢測工具700、度量工具704、測試工具708 (包含電性測試工具708及/或應力測試工具710)、系統200或其類似者之系統220之組件之任何者通信地耦合。
可自動執行方法或程序100之一或多個步驟。例如，控制器712之一或多個處理器714可經組態以：接收用於對選定半導體裝置執行之特徵量測之資訊；自線內檢測及度量量測之資訊判定一或多個明顯致命缺陷；接收用於針對選定半導體裝置進行之測試量測之資訊；自針對選定半導體裝置進行之測試量測判定通過選定測試之一或多個半導體晶粒；使經接收用於對選定半導體裝置執行之特徵量測之資訊與經接收用於針對選定半導體裝置進行之測試量測之資訊關聯；自關聯資訊判定基於缺陷之測試覆蓋之一或多個間隙區域；及/或基於經判定一或多個間隙區域來判定對半導體裝置之製造、特徵化及/或測試之一或多個調整。本文中應注意，方法或程序100之一或多個步驟可在新資料可自特徵量測持續獲得時連續執行。
控制器712之一或多個處理器714可包含技術中已知之任何處理器或處理元件。出於本發明之目的，術語「處理器」或「處理元件」可經廣泛定義以涵蓋具有一或多個處理或邏輯元件之任何裝置(例如一或多個微處理器裝置、一或多個專用積體電路(ASIC)裝置、一或多個場可程式化閘陣列(FPGA)或一或多個數位信號處理器(DSP))。在此意義上，控制器712之一或多個處理器714可包含經組態以執行演算法及/或指令(例如儲存於記憶體中之程式指令)之任何裝置。在一個實施例中，控制器712之一或多個處理器714可體現為一桌上型電腦、大型電腦系統、工作站、影像電腦、平行處理器、聯網電腦或經組態以執行經組態以操作系統200之組件或結合系統200之組件操作之一程式之任何其他電腦系統，如本發明中所描述。
控制器712之記憶體716可包含適合於儲存可由控制器712之相關聯之各自一或多個處理器714執行之程式指令之技術中已知之任何儲存媒體。例如，控制器712之記憶體716可包含一非暫時性記憶體媒體。舉另一實例而言，控制器712之記憶體716可包含(但不限於)一唯讀記憶體(ROM)、一隨機存取記憶體(RAM)、一磁性或光學記憶體裝置(例如磁碟)、一磁帶、一固態硬碟及其類似者。應進一步注意，控制器712之記憶體716可連同一或多個處理器714容納於一共同控制器外殼中。在一替代實施例中，可相對於控制器712之各自一或多個處理器714之實體位置遠端定位控制器712之記憶體716。例如，控制器712之各自一或多個處理器714可存取可透過一網路(例如網際網路、內部網路及類似者)存取之一遠端記憶體(例如伺服器)。
在另一實施例中，系統220包含耦合(例如實體耦合、電耦合、通信耦合或其類似者)至控制器712之一使用者介面718。例如，使用者介面718可為耦合至控制器712之一單獨裝置。舉另一實例而言，使用者介面718及控制器712可位於一共同或共用外殼內。然而，本文中應注意，控制器712可不包含、需要或耦合至使用者介面718。
控制器712之使用者介面718可包含(但不限於)一或多個桌上型電腦、膝上型電腦、平板電腦及其類似者。控制器712之使用者介面718可包含用於將系統200之資料顯示給一使用者之一顯示器。控制器712之使用者介面718之顯示器可包含技術中已知之任何顯示器。例如，顯示器可包含(但不限於)一液晶顯示器(LCD)、一基於有機發光二極體(OLED)之顯示器或一CRT顯示器。熟習技術者應認知，能夠與控制器712之一使用者介面718整合之任何顯示器裝置適合於在本發明中實施。在另一實施例中，一使用者可回應於經由控制器712之使用者介面718之一使用者輸入裝置顯示給使用者之資料而輸入選擇及/或指令。
在一步驟608中，針對基於對一或多個半導體裝置之製造、特徵化或測試之至少一者之基於缺陷之測試覆蓋中之一或多個間隙區域之一或多個調整產生一或多個控制信號。例如，一或多個控制信號可經由一前饋迴路(例如，校正當前半導體裝置)或一回饋迴路(例如，調整未來半導體裝置)調整一或多個半導體製造子系統202及/或由一或多個半導體製造子系統202採用之一或多個製程或方法或一或多個特徵化程序或方法。舉另一實例而言，一或多個控制信號可經由一前饋迴路(例如，校正當前半導體裝置)或一回饋迴路(例如，調整未來半導體裝置)調整一或多個測試工具子系統206及/或由一或多個測試工具子系統206採用之一或多個測試程序或方法。
儘管本發明之實施例將方法或程序100、600之步驟繪示為由控制器712執行，但本文中應注意，方法或程序100、600之部分或全部步驟可由通信地耦合至控制器712之一伺服器或控制器執行。例如，伺服器或控制器可包含處理器及記憶體及本發明中所描述之其他通信耦合組件。
本文中應注意，出於本發明之目的，圖7A中所繪示之實施例及圖7B中所繪示之實施例可視為相同系統220之部分、不同系統220之部分或不同系統220之不同子系統之部分。例如，當系統220包含線內特徵時，特徵工具700、704及/或程序工具706可經組織以在樣本702之製造期間之不同階段中接收樣本702。另外，本文中應注意，圖7A中所繪示之系統220內之組件及圖7B中所繪示之系統220內之組件可直接通信或可透過控制器712通信。
本文中應注意，方法或程序100及600不限於所提供之步驟及/或子步驟。方法或程序100及600可包含更多或更少步驟及/或子步驟。方法或程序100及600可同時執行步驟及/或子步驟。方法或程序100及600可循序(包含依經提供之順序或依除經提供之順序之外之一順序)執行步驟及/或子步驟。因此，以上描述不應解譯為限制本發明之範疇而是僅供說明。
就此而言，系統200 (及系統220)及方法或程序100可在測試時間與歸因於基於缺陷之測試覆蓋中之間隙區域之半導體晶粒回饋數之間提供一經濟權衡。另外，系統200 (及系統220)及方法或程序100可向一半導體製造者提供處於較高可靠性風險之半導體晶粒區域之準確經驗圖及/或半導體裝置設計之間基於缺陷之測試覆蓋間隙之百分比面積之一定量比較。
例如，系統200 (及系統220)及方法或程序100可提供對基線測試覆蓋間隙之一改良洞察，此將有助於使汽車半導體裝置製造者能夠減少自PPM至PPB範圍之可靠性故障。半導體故障係汽車製造之第一大故障項目，且隨著汽車半導體含量增加(例如，隨著自動駕駛及電動車輛之實施)，問題變得更突出。類似地，可靠性問題在工業、生物醫學、國防、航空航天、超大規模資料中心及其類似者中亦變得越來越重要。識別測試覆蓋間隙將使吾人意識到電性測試方法之限制性，且因此驅動採用線內缺陷篩選檢測來緩解此等問題。
在一個非限制性實例中，可在一選定(例如臨界)層執行線內特徵化。依使用者可選時間間隔(例如每季度、每月、每週或其類似者)，系統200可經由方法或程序100之一或多個步驟產生經監測所有半導體裝置之報告以提供跨半導體裝置之測試覆蓋間隙之一基線。例如，報告可在一半導體裝置之選定區域在通過所有測試之半導體晶粒中具有統計上提升之明顯致命缺陷位準時發出警報。本文中應注意，一旦達到預定臨限值，即可自動觸發報告。另外，本文中應注意，針對因可靠性問題而受到高度檢查之裝置，可增加報告頻率以理解隨時間變化之改良。此外，本文中應注意，可執行實驗設計(DOE)研究以藉由更改測試協定減少測試覆蓋間隙。此外，本文中應注意，系統200可提供關於此等改變之功效之即時回饋，以允許在限制新的/未來裝置時及/或在「安全發佈」活動期間使用系統200及方法或程序100。
本發明之優點係針對用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之系統及方法。特定而言，本發明之優點係針對允許自動識別設計中之先前未知位置，其等對來自測試間隙中之致命缺陷之可靠性逃逸具有一提升敏感性。本發明之優點亦針對使用經驗缺陷資料來系統地識別測試覆蓋間隙。本發明之優點亦針對提供新的度量及/或圖表以表明持續改良，評估測試程式變更之有效性及在逐個裝置之一基礎上或產品組合中不同裝置之間在進行改良時隨時間量化測試間隙差異。
本文中所描述之標的物有時繪示包含於其他組件內或與該等組件連接之不同組件。應理解，此等所描繪架構僅供例示，且事實上，可實施達成相同功能性之諸多其他架構。就一概念意義而言，達成相同功能性之組件之任何配置為有效「相關聯」使得達成所要功能性。因此，在本文中經組合以達成一特定功能性之任何兩個組件可被視為彼此「相關聯」使得達成所要功能性，無關於架構或中間組件。同樣地，如此相關聯之任何兩個組件亦可被視為彼此「連接」或「耦合」以達成所要功能性，且能夠如此相關聯之任何兩個組件亦可被視為彼此「可耦合」以達成所要功能性。可耦合之具體實例包含(但不限於)可實體互動及/或實體互動組件及/或可無線互動及/或無線互動組件及/或可邏輯互動及/或邏輯互動組件。
據信將藉由前述描述理解本發明及諸多其伴隨優點，且將明白，可在不背離所揭示標的或不犧牲全部其材料優點之情況下在組件之形式、構造及配置上作出各種改變。所描述之形式係僅供解釋且以下申請專利範圍之意向涵蓋及包含此等改變。此外，將理解，本發明由隨附專利申請範圍界定。
100:方法/程序 102:步驟 104:步驟 106:步驟 108:步驟 110:步驟 112:步驟 114:步驟 116:步驟 200:系統 202:半導體製造子系統 204:特徵子系統 206:測試工具子系統 208:測試子系統 210:關聯子系統 212:定位子系統 214:結果子系統 216:緩解步驟 218:緩解步驟 220:半導體裝置製造及基於缺陷之測試覆蓋間隙識別系統 300:影像 302:嵌入粒子 304:圖案 310:影像 312:短接橋 314:圖案 320:影像 322:例項 324:圖案 330:影像 332:表面空隙 334:圖案 400:影像 402:功能半導體晶粒區塊 404:半導體晶粒佈局 410:影像 412:明顯致命缺陷 422:間隙區域 420:影像 500:圖表 502:通過百分比 504:失敗百分比 600:方法/程序 602:步驟 604:步驟 606:步驟 608:步驟 700:特徵工具 702:樣本 704:特徵工具 708:程序工具 710:應力測試工具 712:控制器 714:度量工具 716:記憶體 718:使用者介面
熟習技術者可參考附圖較佳理解本發明之許多優點，其中： 圖1係繪示根據本發明之一或多個實施例之用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之一方法或程序中執行之步驟的一流程圖； 圖2係根據本發明之一或多個實施例之用於自動識別半導體裝置中基於缺陷之測試覆蓋間隙之一系統之一方塊圖； 圖3A係根據本發明之一或多個實施例之通過測試之一半導體晶粒中之一致命缺陷之一概念說明圖； 圖3B係根據本發明之一或多個實施例之通過測試之一半導體晶粒中之一致命缺陷之一概念說明圖； 圖3C係根據本發明之一或多個實施例之通過測試之一半導體晶粒中之一致命缺陷之一概念說明圖； 圖3D係根據本發明之一或多個實施例之通過測試之一半導體晶粒中之一致命缺陷之一概念說明圖； 圖4A係根據本發明之一或多個實施例之一半導體晶粒佈局之一概念說明圖； 圖4B係根據本發明之一或多個實施例之上覆有致命缺陷之一半導體晶粒佈局之一概念說明圖； 圖4C係根據本發明之一或多個實施例之上覆有包含一潛在基於缺陷之測試覆蓋間隙區域之致命缺陷之一半導體晶粒佈局之一概念說明圖； 圖5A係繪示根據本發明之一或多個實施例之隨時間變化之測試覆蓋間隙趨勢的一圖表； 圖5B係繪示根據本發明之一或多個實施例之按產品變化之測試覆蓋間隙趨勢的一圖表； 圖6係繪示根據本發明之一或多個實施例之用於製造半導體裝置之一方法或程序中執行之步驟的一流程圖； 圖7A係根據本發明之一或多個實施例之用於製造半導體裝置之一系統之一方塊圖；及 圖7B係根據本發明之一或多個實施例之用於製造半導體裝置之一系統之一方塊圖。
200:系統
202:半導體製造子系統
204:特徵子系統
206:測試工具子系統
208:測試子系統
210:關聯子系統
212:定位子系統
214:結果子系統
216:緩解步驟
218:緩解步驟
220:半導體裝置製造及基於缺陷之測試覆蓋間隙識別系統

Claims (33)

  1. 一種系統，其包括： 一控制器，其經通信地耦合至一或多個半導體製造子系統及一或多個測試工具子系統，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器： 基於由該一或多個半導體製造子系統獲取之一或多個半導體裝置之特徵量測，經由一特徵子系統來判定該一或多個半導體裝置上之複數個明顯致命缺陷，其中該一或多個半導體裝置包含複數個半導體晶粒； 基於由該一或多個測試工具子系統獲取之測試量測，經由一測試子系統來判定通過複數個測試之至少一測試之該複數個半導體晶粒中的至少一半導體晶粒； 經由一關聯子系統，使該等特徵量測與該等測試量測關聯，以判定通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該複數個明顯致命缺陷中的至少一明顯致命缺陷；及 基於通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該至少一明顯致命缺陷，經由一定位子系統來判定基於缺陷之測試覆蓋之該一或多個半導體裝置上的一或多個間隙區域。
  2. 如請求項1之系統，該一或多個處理器經進一步組態以執行該等程式指令，其等引起該一或多個處理器： 經由該特徵子系統接收在該一或多個半導體裝置之製造期間由該一或多個半導體製造子系統獲取之該等特徵量測。
  3. 如請求項1之系統，其中該一或多個特徵子系統包含經組態以執行一或多個線內缺陷檢測程序或一或多個度量程序之至少一者的一或多個特徵工具。
  4. 如請求項1之系統，其中該特徵子系統經組態以採用一先進深度學習技術或一機器學習技術之至少一者而基於該等特徵量測來判定該一或多個半導體裝置上之該複數個明顯致命缺陷。
  5. 如請求項1之系統，該一或多個處理器經進一步組態以執行該等程式指令以引起該一或多個處理器： 經由該測試子系統接收由該一或多個測試工具子系統獲取之用於該一或多個半導體裝置的該等測試量測。
  6. 如請求項1之系統，其中該一或多個測試工具子系統包含經組態以執行一或多個電性晶圓分類程序、單元探測程序、類別探測程序或最終測試程序之至少一者的一或多個測試工具。
  7. 如請求項1之系統，其中該複數個半導體晶粒之該至少一半導體晶粒通過該複數個測試之所有測試。
  8. 如請求項1之系統，其中該定位子系統分析通過該複數個測試中之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該複數個明顯致命缺陷中之該至少一明顯致命缺陷之一位置或一頻率之至少一者。
  9. 如請求項1之系統，該一或多個處理器經進一步組態以執行該等程式指令以引起該一或多個處理器： 基於該一或多個半導體裝置上基於缺陷之測試覆蓋中之該一或多個間隙區域來產生一或多個報告。
  10. 如請求項9之系統，其中該一或多個報告包含用於調整該一或多個半導體製造子系統或該一或多個測試工具子系統之至少一者以緩解基於缺陷之測試覆蓋之該一或多個半導體裝置上之該一或多個間隙區域之至少一度量。
  11. 如請求項9之系統，其中該一或多個報告包含經組態以評估基於缺陷之測試覆蓋之該一或多個半導體裝置上之該一或多個間隙區域之至少一圖表。
  12. 如請求項11之系統，其中該至少一圖表經組態以比較一特定半導體裝置設計之一時間範圍內之一測試覆蓋間隙趨勢。
  13. 如請求項11之系統，其中該至少一圖表經組態以比較多個半導體裝置設計之一測試覆蓋間隙。
  14. 如請求項1之系統，該一或多個處理器經進一步組態以執行該等程式指令以引起該一或多個處理器： 基於基於缺陷之測試覆蓋之該一或多個半導體裝置上之該一或多個間隙區域來判定對該等半導體裝置之製造、特徵化或測試之至少一者的一或多個調整。
  15. 如請求項14之系統，該一或多個處理器經進一步組態以執行該等程式指令以引起該一或多個處理器： 基於對該等半導體裝置之製造、特徵化或測試之至少一者之該一或多個調整來產生一或多個控制信號。
  16. 如請求項15之系統，其中該一或多個控制信號經組態以目標選擇該等半導體裝置上之線內缺陷部分平均測試(I-PAT)關注區域。
  17. 一種方法，其包括： 基於由一或多個半導體製造子系統獲取之一或多個半導體裝置之特徵量測，經由一控制器之一特徵子系統來判定該一或多個半導體裝置上之複數個明顯致命缺陷，其中該一或多個半導體裝置包含複數個半導體晶粒； 基於由一或多個測試工具子系統獲取之測試量測，經由該控制器之一測試子系統來判定通過複數個測試之至少一測試之該複數個半導體晶粒中之至少一半導體晶粒； 經由該控制器之一關聯子系統，使該等特徵量測與該等測試量測關聯以判定通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該複數個明顯致命缺陷中的至少一明顯致命缺陷；及 基於通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該至少一明顯致命缺陷，經由該控制器之一定位子系統來判定基於缺陷之測試覆蓋之該一或多個半導體裝置上的一或多個間隙區域。
  18. 如請求項17之方法，進一步包括： 經由該控制器之該特徵子系統接收在該一或多個半導體裝置之製造期間由該一或多個半導體製造子系統獲取之該等特徵量測。
  19. 如請求項17之方法，其中該一或多個特徵子系統包含經組態以執行一或多個線內缺陷檢測程序或一或多個度量程序之至少一者的一或多個特徵工具。
  20. 如請求項17之方法，其中該特徵子系統經組態以採用一先進深度學習技術或一機器學習技術之至少一者而基於該等特徵量測來判定該一或多個半導體裝置上之該複數個明顯致命缺陷。
  21. 如請求項17之方法，進一步包括： 經由該控制器之該測試子系統接收由該一或多個測試工具子系統獲取之用於該一或多個半導體裝置之該等測試量測。
  22. 如請求項17之方法，其中該一或多個測試工具子系統包含經組態以執行一或多個電性晶圓分類程序、單元探測程序、類別探測程序或最終測試程序之至少一者的一或多個測試工具。
  23. 如請求項17之方法，其中該複數個半導體晶粒之該至少一半導體晶粒通過該複數個測試之所有測試。
  24. 如請求項17之方法，其中該定位子系統分析通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該複數個明顯致命缺陷中之該至少一明顯致命缺陷之一位置或一頻率之至少一者。
  25. 如請求項17之方法，進一步包括： 基於該一或多個半導體裝置上之基於缺陷之測試覆蓋中之該一或多個間隙區域，經由該控制器產生一或多個報告。
  26. 如請求項25之方法，其中該一或多個報告包含用於調整該一或多個半導體製造子系統或該一或多個測試工具子系統之至少一者以緩解基於缺陷之測試覆蓋之該一或多個半導體裝置上之該一或多個間隙區域之至少一度量。
  27. 如請求項25之方法，其中該一或多個報告包含經組態以評估基於缺陷之測試覆蓋之該一或多個半導體裝置上之該一或多個間隙區域之至少一圖表。
  28. 如請求項27之方法，其中該至少一圖表經組態以比較一特定半導體裝置設計之一時間範圍內之一測試覆蓋間隙趨勢。
  29. 如請求項27之方法，其中該至少一圖表經組態以比較多個半導體裝置設計之一測試覆蓋間隙。
  30. 如請求項17之方法，進一步包括： 基於基於缺陷之測試覆蓋之該一或多個半導體裝置上之該一或多個間隙區域，經由該控制器來判定對該等半導體裝置之製造、特徵化或測試之至少一者的一或多個調整。
  31. 如請求項30之方法，進一步包括： 基於對該等半導體裝置之製造、特徵化或測試之至少一者之該一或多個調整，經由該控制器產生一或多個控制信號。
  32. 如請求項31之方法，其中該一或多個控制信號經組態以目標選擇該等半導體裝置上之線內缺陷部分平均測試(I-PAT)關注區域。
  33. 一種系統，其包括： 一或多個半導體製造子系統； 一或多個測試工具子系統；及 一控制器，其經通信地耦合至該一或多個半導體製造子系統及該一或多個測試工具子系統，該控制器包含經組態以執行程式指令之一或多個處理器，該等程式指令引起該一或多個處理器： 基於由該一或多個半導體製造子系統獲取之一或多個半導體裝置之特徵量測，經由一特徵子系統判定該一或多個半導體裝置上之複數個明顯致命缺陷，其中該一或多個半導體裝置包含複數個半導體晶粒； 基於由一或多個測試工具子系統獲取之測試量測，經由一測試子系統判定通過複數個測試之至少一測試之該複數個半導體晶粒之至少一半導體晶粒； 經由一關聯子系統，使該等特徵量測與該等測試量測關聯以判定通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該複數個明顯致命缺陷中之至少一明顯致命缺陷；及 基於通過該複數個測試之該至少一測試之該複數個半導體晶粒中之該至少一半導體晶粒上之該至少一明顯致命缺陷，經由一定位子系統來判定基於缺陷之測試覆蓋之該一或多個半導體裝置上之一或多個間隙區域。
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