TW202234243A - 系統實體位址大小感知的快取緩衝記憶體 - Google Patents

Abstract

在某些態樣中，一種標籤記憶體包括：多個不可配置標籤列，其被配置為在正常操作期間被通電；及多個可配置標籤列，其中多個可配置標籤列的第一部分被配置為在正常操作期間被斷電，並且多個可配置標籤列的第二部分被配置為在正常操作期間被通電。

Description

系統實體位址大小感知的快取緩衝記憶體

本專利申請案主張享受於2020年2月25日提出申請的、名稱為「SYSTEM PHYSICAL ADDRESS SIZE AWARE CACHE MEMORY」的美國專利申請案第16/799,936號的優先權，該美國專利申請的全部內容被併入本文中。

本案內容的各態樣涉及快取緩衝記憶體，並且更具體地，本案內容的各態樣涉及用於功率最佳化的可配置快取標籤記憶體。

快取緩衝記憶體是一種特殊的高速記憶體。其用於對高速CPU進行加速並且與之同步。快取緩衝記憶體是一種極快的記憶體類型，其充當主記憶體（通常是DDR或LPDDR記憶體）和CPU之間的緩衝器。快取記憶體保存頻繁請求的資料和指令，使得其在需要時可立即用於CPU。大多數CPU具有不同的獨立快取記憶體（包括指令快取記憶體和資料快取記憶體），其中其通常被組織為具有更多快取記憶體級別（L1、L2、L3、L4等）的層次結構。

資料以固定大小的塊（被稱為快取記憶體行或快取記憶體塊）在記憶體和快取記憶體之間傳輸。當將快取記憶體行從記憶體複製到快取記憶體中時，將建立快取記憶體條目。快取記憶體條目將包括被複製的資料以及所請求的記憶體位置（被稱為標籤）。標籤包含從主記憶體中取來的實際資料的位址的部分。與快取記憶體行一起的有效記憶體位址（從MSB到LSB）被拆分為標籤、索引和塊偏移。索引描述資料已經被放入哪個快取記憶體集合中。塊偏移指定在快取記憶體行中儲存的資料區塊中的期望資料。標籤包含位址的最高有效位元，其將對照當前集合（該集合已經經由索引而檢索出）中的所有路來檢查以查看該集合是否包含所請求的位址。若是，則發生快取記憶體命中。

圖1圖示根據本案內容的某些態樣的示例記憶體位址映射。位址100是用於具有4路集合關聯性、64位元組塊大小、40位元實體位址的32-KB快取記憶體。對於64位元組塊，存在用於偏移的6位元（5:0）。存在512個快取記憶體塊和128個集合，因此存在128個索引，其需要7位元（12:6）。其餘位元（39:13）是標籤欄位。

在計算時，實體位址是在位址匯流排電路上以二進位數字的形式表示的記憶體位址，以賦能資料匯流排存取主記憶體的特定儲存單元或記憶體映射I/O設備的暫存器。實體位址空間是在實體級別（即在RAM中）唯一可定址的實體位址（記憶體位置）的總數。實體記憶體的最大大小受位址匯流排的寬度限制。具有36位元實體位址的計算設備可以支援高達64GB的主記憶體。

然而，所使用的實際實體位址大小通常是較小的。實際實體位址大小取決於主記憶體密度和周邊設備位址映射。例如，片上系統（SoC）中的處理單元可以支援高達40位元的實體位址，此意味著其可以支援高達1TB的主記憶體。然而，併入SoC的設備可能具有4GB的DDR。因此，僅使用實體位址的低32位元。在高8位元處的信號在記憶體讀或寫中是無關的。因此，浪費了由於切換該等位元而導致的功耗。此外，亦浪費了用於推導彼等信號並且後續處理彼等信號的電路的功耗。因此，減少在快取緩衝記憶體中未被使用的標籤位元的功耗是有益的。

為了提供對一或多個實現的基本理解，下文提供了該等實現的簡化概述。該概述不是對所有預期實現的泛泛綜述，並且既不意欲標識所有實現的關鍵或重要元素，亦不意欲圖示任何或所有實現的範圍。該概述的唯一目的是用簡化的形式提供涉及一或多個實現的概念，作為稍後提供的更加詳細的描述的前序。

在一個態樣中，一種標籤記憶體包括：多個不可配置標籤列，其被配置為在正常操作期間被通電；及多個可配置標籤列，其中該多個可配置標籤列的第一部分被配置為在該正常操作期間被斷電，並且該多個可配置標籤列的第二部分被配置為在該正常操作期間被通電。

在另一態樣中，一種用於操作標籤記憶體的方法包括：在正常操作期間將多個不可配置標籤列通電；在該正常操作期間將多個可配置標籤列的第一部分斷電；及在該正常操作期間將該多個可配置標籤列的第二部分通電。

為了實現前述和相關目的，一或多個實現包括下文中充分描述並且在請求項中具體指出的特徵。以下描述和附圖詳細地闡述了一或多個實現的某些說明性態樣。然而，該等態樣指示可以採用各種實現的原理的各種方式中的僅一些方式，並且所描述的實現意欲包括所有此種態樣以及其均等物。

下文結合附圖闡述的詳細描述意欲作為各個態樣的描述，而並非意欲表示可以在其中實施本文所描述的概念的僅有態樣。為了提供對各個概念的透徹理解，詳細描述包括具體細節。然而，對於本領域技藝人士將顯而易見的是，可以在沒有該等具體細節的情況下實施該等概念。在一些情況下，以方塊圖形式圖示公知的結構和部件，以便避免模糊此種概念。

SoC中的處理單元（諸如通用CPU或DSP）提供對最大實體位址大小的支援。集成SoC的系統可能具有小於SoC所支援的最大實體位址的系統記憶體實體位址大小。在所有快取記憶體級別將未被使用的實體位址位元儲存在SoC的標籤RAM中時浪費顯著的能量和功率。即使頁表配置可以確保將不在未被使用的實體位址位元上進行切換，針對該等位元以及其相關聯的電路的動態（時鐘）功率和洩漏功率亦被浪費。因此，使該等位元可配置以節省動態和洩漏功率是有益的。

圖2圖示根據本案內容的某些態樣的示例性標籤記憶體。標籤記憶體200包括兩個片段（part）。第一片段202包括用於標籤實體位址的高位元的多個可配置標籤列202A、202B、……、202M。第二片段204包括用於標籤實體位址的低位元的多個不可配置標籤列204A、204B、……、204N。此外，標籤記憶體200包括用於第一片段202的多個可配置電源開關206和用於第二片段204的多個不可配置電源開關208。標籤記憶體200的每個可配置標籤列具有電源開關，諸如用於標籤列202A的電源開關206A、用於標籤列202B的電源開關206B、……、以及用於標籤列202M的電源開關206M。標籤記憶體200的每個不可配置標籤列亦可以具有電源開關，諸如用於標籤列204A的電源開關208A、用於標籤列204B的電源開關208B、……、以及用於標籤列204N的電源開關208N。電源開關206和208將電源VDD耦合到每個標籤列202A、202B、……、202M以及204A、204B、……、204N。出於說明目的，電源開關206和電源開關208各自由PMOS電晶體表示。「0」邏輯閘信號打開電源開關，並且「1」邏輯閘信號關斷電源開關。將電源選通到標籤列的其他設備是可能的。

第一片段202包括標籤的可能不被系統記憶體使用的最高有效位元。彼等位元是可配置的。例如，若SoC支援40位元實體位址，並且其決定系統可以具有小到32位元的實體位址大小的系統記憶體，則8個最高有效位元可以被設置為可配置的。若系統記憶體實體位址大小為32位元，則所有8個最高有效位元[39:32]將被配置為在正常操作期間斷電。若系統記憶體實體位址大小為36位元，則4個最高有效位元[39:36]被配置為在正常操作期間斷電，而接下來的4位元[35:32]被配置為在正常操作期間被通電。標籤欄位的剩餘標籤位元[31:13]（僅用於說明目的，假設27位元標籤）在正常操作期間始終被通電。

因此，第一片段202中的多個可配置標籤列可以被進一步分為兩個部分：多個可配置標籤列的第一部分（portion）是標籤的最高有效位元、以及多個可配置標籤列的第二部分是第一片段202中的剩餘位元。多個可配置標籤列的第一部分是不作為系統記憶體實體位址的片段並且可以在正常操作期間斷電的位元。然而，多個可配置標籤列的第二部分是系統記憶體實體位址的片段，並且應當在正常操作期間被通電。

多個可配置標籤列202A、202B、……、202M的功率狀態的配置是經由對多個可配置電源開關206A、206B、……、206M的控制來完成的。對於多個可配置標籤列的第一部分（不作為系統記憶體實體位址的片段的彼等最高有效標籤位元），將關斷對應的電源開關，從而在正常操作期間以及在電源系統故障期間將電源VDD與標籤列解耦。由此實現顯著的功率節省，包括洩漏功率節省。例如，對於支援40位元實體位址的SoC，若系統記憶體僅需要36位元實體位址，則可以經由將對應的電源開關斷電來將4個最高有效位元標籤列斷電。

為了選擇性地打開或關斷多個可配置電源開關206A、206B、……、206M，多個可配置電源開關206A、206B、……、206M的控制端子耦合到多個開關控制信號S1、S2、……、Sm中的相應一者。多個開關控制信號S1、S2、……、Sm是由配置電路210提供的。作為示例實施例，配置電路210包括解碼器220。解碼器220接收配置位元作為輸入，並且輸出經解碼的開關控制信號S1、S2、……、Sm。例如，若存在3個配置位元，則可以存在8個開關控制信號S1、S2、……、Sm。其他解碼方案是可能的。例如，可以在配置位元和控制信號之間提供和實現映射表。映射表可以是可程式設計的。

配置位元可以被程式設計並且常駐在暫存器中。替代地，可以從IO引腳獲得配置位元。IO引腳耦合到電源或接地以設置配置位元的邏輯值。IO引腳配置為系統設計人員設置配置位元直到決定系統記憶體大小的時間提供了靈活性。配置位元可以是可經由例如eFuse、EEPROM等進行一次性程式設計的。其他手段是可能的，以定義配置位元。配置位元可以由安全軟體在啟動期間設置，並且將不會被改變直到下一個重置循環為止。此是為了確保在任務模式操作期間不改變該等位元。此外，即使在啟用快取記憶體和MMU之前，亦應當對該等位元進行程式設計。

對於可電源系統故障的快取記憶體，配置電路210亦接收掉電控制信號Sleep。在電源系統故障時，掉電控制信號Sleep被斷言（Sleep=「1」），將經由關斷所有電源開關206A、206B、……、206M和208A、208B、……、208N來將標籤記憶體200斷電。對於PMOS電晶體電源開關，可以經由反相器212來產生互補掉電控制信號

。互補掉電控制信號

亦被提供給配置電路210，其中其與經解碼的信號中的每一者耦合（例如，經由如圖2所示的邏輯AND操作）以產生開關控制信號S1、S2、……、Sm。因此，當掉電控制信號Sleep被斷言（邏輯「1」）時，將關斷所有電源開關206A、206B、……、206M和208A、208B、……、208N。當掉電控制信號Sleep被取消斷言（邏輯「0」）時，僅有少量的最高有效位元列電源開關被關斷。亦亦亦即，僅關斷多個可配置電源開關的第一部分，即耦合到多個可配置標籤列的第一部分的電源開關。打開其他電源開關，從而為每一列提供功率。彼等電源開關包括多個可配置電源開關的第二部分（耦合到多個可配置標籤列的第二部分的電源開關）、以及多個不可配置電源開關的第三部分（耦合到多個不可配置標籤列的彼等電源開關）（若有）。要關斷的最高有效位元標籤列的數量取決於配置位元和解碼方案。

為了確保在未被使用的實體位址位元標籤列被電源開關斷電時的正確後續操作，在示例性實施例中，可以在多個可配置標籤列202的輸出處添加鉗位元邏輯214。鉗位元邏輯214接收開關控制信號S1、S2、……、Sm，並且利用例如AND邏輯操作來將多個可配置標籤列202A、202B、……、202M的輸出選通。例如，開關控制信號S1將可配置標籤列202A的輸出選通，開關控制信號S2將可配置標籤列202B的輸出選通，……，開關控制信號Sm將可配置標籤列202M的輸出選通。鉗位元元邏輯214被配置為例如在正常操作期間經由AND邏輯選通，來傳遞多個可配置標籤列的第二部分的每個輸出，並且傳遞用於多個可配置標籤列的第一部分的每個輸出的固定邏輯值。可配置標籤列202A、202B、……、202M的所選通的輸出與不可配置列204A、204B、……、204N的輸出一起形成讀出標籤位元216。

當在標籤中存在未被使用的最高有效位元時，針對該等位元的後續比較以決定快取記憶體命中或未命中是不必要的，並且可以被禁用，從而進一步節省功耗。圖3圖示根據本案內容的某些態樣的示例性快取標籤比較。快取標籤系統300包括K路快取記憶體，即路0、路1、……、路K。在每一路中，存在用於不可配置位元304C的多個不可配置標籤列、多個可配置標籤列的用於被使用的可配置位元304B的第二部分、以及多個可配置標籤列的用於未被使用的可配置位元304A的第一部分。例如，若SoC支援40位元實體位址，並且其決定系統可以包括具有小到32位元的實體位址大小的系統記憶體，則用於8個最高有效位元的標籤列可以被設置為可配置的。若系統記憶體實體位址大小為37位元，則用於3個最高有效位元[39:37]的標籤列為未被使用的可配置位元，並且可以在正常操作期間斷電，而用於接下來的5個位元[36:32]的標籤列為被使用的可配置位元，並且在正常操作期間被通電。用於標籤欄位的剩餘位元的標籤列[31:13]（僅用於說明目的，假設27位元標籤）是不可配置的，並且在正常操作期間始終被通電。

標籤系統300亦包括包含記憶體位址的暫存器302。對於支援40位元實體位址的SoC，位址將為至少40位元長度。記憶體位址包含偏移、索引和標籤。記憶體標籤可以包括3個部分：不可配置位元314C、被使用的可配置位元314B和未被使用的可配置位元314A。經由標籤比較器306來將記憶體標籤位元314A、314B和314C與從每一路中的標籤列304A、304B和304C讀取的標籤位元進行比較。對於可配置位元，可以經由穿過信號線318的開關控制信號S1、S2、……、Sm來打開或關斷比較。開關控制信號S1、S2、……、Sm是由配置電路210產生的信號。若可配置標籤位元是未被使用的，則比較是不必要的並且不會進行，並且預設結果將是針對彼等位元的匹配。若可配置標籤位元被使用，則將像彼等不可配置位元一樣來啟用比較。

圖4圖示根據本案內容的某些態樣的示例性位元比較器。標籤比較器306包括用於可配置標籤位元的多個位元比較器400。位元比較器400包括具有兩個比較位元A和B的XNOR 402。XNOR 402經由頭開關P1耦合到電源VDD，並且經由腳開關N1接地。腳開關N1和頭開關P1受互補使能信號EN及（例如，由反相器404進行的）其反相控制。此外，當使能信號EN斷開時，保持器P2將比較輸出O保持在邏輯高位準。在標籤比較器306中應用位元比較器400，兩個比較位元A和B可以耦合到記憶體標籤314A和314B的可配置標籤位元以及從可配置標籤列304A和304B讀取的對應的可配置標籤位元。使能信號EN耦合到對應的開關控制信號S1、S2、……、Sm。

圖5圖示根據本案內容的某些態樣的操作標籤記憶體的示例性方法500。在正常操作中，在502處，將多個不可配置標籤列（例如，多個不可配置標籤列204A、204B、……、204N或304C）通電。當將多個可配置標籤列的第一部分（例如，多個可配置標籤列202A、202B、……、202M或304A的第一部分）斷電並且將多個可配置標籤列的第二部分（例如，多個可配置標籤列202A、202B、…、202M或304B的第二部分）通電。多個可配置標籤列的第一部分包含實體位址的最高有效位元，並且多個可配置標籤列的第二部分包含實體位址的接下來的最高有效位元。系統記憶體可能不使用SoC可用的實體位址的全部大小。因此，可以不需要實體位址的最高有效位元的一部分。可以關斷相關電路以節省功耗。

可以經由多個電源開關來控制通電或斷電。標籤記憶體包括耦合到多個可配置標籤列的多個可配置電源開關（例如，多個可配置電源開關206A、206B、……、206M），其中多個可配置標籤列之每一者可配置標籤列經由多個可配置電源開關中的對應的可配置電源開關來耦合到電源（例如，電源VDD），並且多個可配置標籤列之每一者可配置標籤列被配置為經由打開或關斷多個可配置電源開關中的對應的可配置電源開關而被打開或關斷。此外，標籤記憶體包括耦合到多個不可配置標籤列的多個不可配置電源開關（例如，多個不可配置電源開關208A、208B、……、208N）。

用於多個可配置電源開關的控制信號可以由配置電路（例如，配置電路210）來產生。這在504處進行，在504處，產生多個開關控制信號（例如，多個開關控制信號S1、S2、……、Sm），其各自耦合到多個可配置電源開關中的對應的可配置電源開關。多個開關控制信號之每一者開關控制信號控制多個可配置電源開關中的對應的可配置電源開關的接通或斷開。

在電源系統故障事件中，方法500可以在506處將多個不可配置標籤列、多個可配置標籤列的第一部分和多個可配置標籤列的第二部分斷電。

在508處，方法500亦可以在正常操作期間將多個可配置列的第一部分的輸出保持到固定邏輯值，以使得後續電路不會不規律地執行。

為使本領域技藝人士能夠實現或者使用本案內容，提供了本案內容的先前描述。對於本領域技藝人士來說，對本案內容的各種修改將是顯而易見的，並且在不脫離本案內容的精神或範圍的情況下，本文中定義的通用原理可以應用於其他變型。因此，本案內容不限於本文中描述的實例，而是被賦予與本文中公開的原理和新穎特徵相一致的最廣範圍。

100:位址 200:標籤記憶體 202:第一片段 202A:可配置標籤列 202B:可配置標籤列 202M:可配置標籤列 204:第二片段 204A:不可配置標籤列 204B:不可配置標籤列 204N:不可配置標籤列 206:可配置電源開關 206A:電源開關 206B:電源開關 206M:電源開關 208:不可配置電源開關 208A:電源開關 208B:電源開關 208N:電源開關 210:配置電路 212:反相器 214:鉗位元邏輯 216:讀出標籤位元 220:解碼器 300:快取標籤系統 302:暫存器 304A:可配置位元 304B:可配置位元 304C:不可配置位元 306:標籤比較器 314A:可配置位元 314B:可配置位元 314C:不可配置位元 318:信號線 400:位元比較器 402:XNOR 404:反相器 500:方法 502:步驟 504:步驟 506:步驟 508:步驟

圖1圖示根據本案內容的某些態樣的示例記憶體位址映射。

圖2圖示根據本案內容的某些態樣的示例性標籤記憶體。

圖3圖示根據本案內容的某些態樣的示例性快取標籤比較。

圖4圖示根據本案內容的某些態樣的示例性位元比較器。

圖5圖示根據本案內容的某些態樣的操作標籤記憶體的示例性方法。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:位址

Claims (23)

1. 一種標籤記憶體，包括： 多個不可配置標籤列，其被配置為在一正常操作期間通電；及 多個可配置標籤列，其中該多個可配置標籤列的一第一部分被配置為在該正常操作期間斷電，並且該多個可配置標籤列的一第二部分被配置為在該正常操作期間通電。
2. 根據請求項1之標籤記憶體，亦包括：耦合到該多個可配置標籤列的多個可配置電源開關，其中該多個可配置標籤列之每一者可配置標籤列經由該多個可配置電源開關中的一對應的可配置電源開關來耦合到一電源，並且該多個可配置標籤列之每一者可配置標籤列被配置為經由打開或關斷該多個可配置電源開關中的該對應的可配置電源開關而通電或被斷電。
3. 根據請求項2之標籤記憶體，其中該多個可配置電源開關之每一者可配置電源開關包括一PMOS電晶體。
4. 根據請求項2之標籤記憶體，亦包括：一配置電路，其被配置為提供多個開關控制信號，每個開關控制信號耦合到該多個可配置電源開關中的該對應的可配置電源開關，其中該多個開關控制信號之每一者開關控制信號控制該多個可配置電源開關中的該對應的可配置電源開關的接通或斷開。
5. 根據請求項4之標籤記憶體，其中該配置電路包括一解碼器，其用於從配置位元產生該多個開關控制信號。
6. 根據請求項5之標籤記憶體，其中該配置位元常駐在一暫存器中。
7. 根據請求項5之標籤記憶體，其中該配置位元被配置為在啟動期間被設置。
8. 根據請求項1之標籤記憶體，其中該多個可配置標籤列的該第一部分包含一實體位址的最高有效位元，並且該多個可配置標籤列的該第二部分包含該實體位址的接下來的最高有效位元。
9. 根據請求項8之標籤記憶體，其中該多個不可配置標籤列包含標籤欄位的剩餘位元。
10. 根據請求項1之標籤記憶體，亦包括：耦合到該多個不可配置標籤列的多個不可配置電源開關，其中該多個不可配置標籤列之每一者不可配置標籤列經由該多個不可配置電源開關中的對應的不可配置電源開關來耦合到一電源。
11. 根據請求項10之標籤記憶體，其中該多個不可配置標籤列被配置為：在該正常操作期間通電；及在一電源系統故障期間經由該多個不可配置電源開關而斷電。
12. 根據請求項11之標籤記憶體，其中該多個可配置標籤列的該第一部分被配置為在該正常操作期間斷電，並且該多個可配置標籤列的該第二部分被配置為在該正常操作期間通電，並且其中該多個可配置標籤列的該第一部分和該第二部分兩者被配置為在該電源系統故障期間斷電。
13. 根據請求項1之標籤記憶體，亦包括：耦合到該多個可配置標籤列的輸出的一鉗位元邏輯，其中該鉗位元元邏輯被配置為：傳遞該多個可配置標籤列的該第二部分的每個輸出，以及傳遞用於該多個配置標籤列的該第一部分的每個輸出的一固定邏輯值。
14. 根據請求項13之標籤記憶體，其中該鉗位元邏輯包括多個2輸入AND邏輯閘，其中該多個2輸入AND邏輯閘之每一者2輸入AND邏輯閘接收該多個可配置標籤列的該輸出和對應的開關控制信號中的一者。
15. 根據請求項1之標籤記憶體，亦包括：第一多個位元比較器，其各自耦合到該多個可配置標籤列的該第一部分的每個輸出，其中該第一多個位元比較器被配置為在該正常操作期間斷電。
16. 根據請求項15之標籤記憶體，亦包括：第二多個位元比較器，其各自耦合到該多個可配置標籤列的該第二部分的每個輸出；及第三多個位元比較器，其各自耦合到該多個不可配置標籤列的每個輸出，其中該第二多個位元比較器和該第三多個位元比較器被配置為在該正常操作期間通電。
17. 根據請求項1之標籤記憶體是一級快取記憶體的一部分。
18. 一種用於操作一標籤記憶體的方法，包括： 在一正常操作期間將多個不可配置標籤列通電； 在該正常操作期間將多個可配置標籤列的一第一部分斷電；及 在該正常操作期間將該多個可配置標籤列的一第二部分通電。
19. 根據請求項18之方法，其中該標籤記憶體包括耦合到該多個可配置標籤列的多個可配置電源開關，其中該多個可配置標籤列之每一者可配置標籤列經由該多個可配置電源開關中的一對應的可配置電源開關來耦合到電源，並且該多個可配置標籤列之每一者可配置標籤列被配置為經由打開或關斷該多個可配置電源開關中的該對應的可配置電源開關而通電或斷電。
20. 根據請求項19之方法，亦包括：產生多個開關控制信號，其各自耦合到該多個可配置電源開關中的該對應的可配置電源開關，其中該多個開關控制信號之每一者開關控制信號控制該多個可配置電源開關中的該對應的可配置電源開關的接通或斷開。
21. 根據請求項18之方法，其中該多個可配置標籤列的該第一部分包含一實體位址的最高有效位元，並且該多個可配置標籤列的該第二部分包含該實體位址的接下來的最高有效位元。
22. 根據請求項18之方法，亦包括：在電源系統故障期間將該多個不可配置標籤列、該多個可配置標籤列的該第一部分和該多個可配置標籤列的該第二部分斷電。
23. 根據請求項18之方法，亦包括：在該正常操作期間將該多個可配置列的該第一部分的輸出保持在一固定邏輯值。

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