TW202226032A - 微型晶片網路及微型分區基礎結構 - Google Patents

微型晶片網路及微型分區基礎結構 Download PDF

Info

Publication number
TW202226032A
TW202226032A TW110135371A TW110135371A TW202226032A TW 202226032 A TW202226032 A TW 202226032A TW 110135371 A TW110135371 A TW 110135371A TW 110135371 A TW110135371 A TW 110135371A TW 202226032 A TW202226032 A TW 202226032A
Authority
TW
Taiwan
Prior art keywords
data
message
micro
row
controller
Prior art date
Application number
TW110135371A
Other languages
English (en)
Inventor
伊利亞 Ｋ 加努索夫
阿喜需 加塔
奇學 鄭
席恩 Ｒ 艾薩特
史考特 Ｊ 韋伯
帕里瓦拉爾 卡南
阿曼 加塔
蓋瑞 Ｂ 瓦利希斯
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW202226032A publication Critical patent/TW202226032A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7825—Globally asynchronous, locally synchronous, e.g. network on chip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/343—Logical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
    • G06F15/17375—One dimensional, e.g. linear array, ring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/781—On-chip cache; Off-chip memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G06F15/7871—Reconfiguration support, e.g. configuration loading, configuration switching, or hardware OS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30134—Register stacks; shift registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/60—Router architectures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/109—Integrated on microchip, e.g. switch-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本文中所描述之系統及方法可係關於涉及一微型分區架構之資料異動。控制電路系統可組織去往及來自該微型分區架構之異動，以例如實現直接尋址異動以及跨越多個微型分區之批次異動。安置於微型分區之一行之可程式化邏輯電路系統與列控制器之一行之間的一資料路徑可形成由一晶片網路使用以與該可程式化邏輯電路系統介接之一微型晶片網路。

Description

微型晶片網路及微型分區基礎結構
本發明係有關於微型晶片網路及微型分區基礎結構。
發明背景
本揭露內容係關於使用配置於微型分區中之可程式化結構之積體電路裝置。
此章節意欲向讀者介紹可能與本揭露內容之各種態樣相關之各種技術態樣，在下文中描述及/或主張該等態樣。咸訊此論述有助於向讀者提供背景資訊，以促進對本揭露內容之各種態樣的較佳理解。因此，應理解，應鑒於此來閱讀此等陳述，而非作為對先前技術之認可。
微電子裝置之進步已實現用於各種積體電路裝置及通訊技術之電晶體密度及頻寬的持續增大。實際上，諸如場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置之一些先進積體電路可包括大量電晶體，該等電晶體使得能夠將愈來愈廣泛之多種可程式化電路設計程式化為可程式化網狀架構以用於實施大量不同功能。在一些情況下，藉由該等功能產生之資料可經包化及路由至其他裝置或自其他裝置路由以執行操作或傳達操作之結果。然而，由於可程式化邏輯裝置之電路設計可由使用者針對特定應用定製，因此用於此等裝置之邏輯網狀架構中的相對較大的基於分區之暫存器可在邏輯網狀架構內為電路設計過度分配區域。
依據本發明之一實施例，係特地提出一種積體電路，其包含：一第一晶片網路，其安置於以一列及行柵格配置之多個微型分區之至少一部分周邊周圍，其中該等多個微型分區包含以通訊方式耦接至一第一列控制器之一第一微型分區；以及一控制器，其經組配以使用一第二晶片網路沿列之一行將一命令及第一資料自一第二列控制器傳輸至該第一列控制器，其中該第一列控制器經組配以使用該第一資料回應於該命令而執行一操作，且經組配以在該操作使得產生第二資料時使用該第二晶片網路將該第二資料返回至該控制器。
較佳實施例之詳細說明
下文將描述本揭露內容之一或多個特定實施例。為致力於提供此等實施例之簡要描述，在說明書中未描述實際實施之所有特徵。應瞭解，在任何此實際實施之開發中，如同在任何工程或設計項目中，必須作出眾多實施特定決策以達成開發者之特定目標，諸如遵從系統相關及商業相關約束，該等約束在實施之間將變化。此外，應瞭解，此開發工作可能係複雜且耗時的，但對於受益於本揭露內容之一般技術人員而言，仍可為設計、加工及製造的常規任務。本文中呈現及主張之技術經參考且應用於明確地改良本技術領域且因而並未抽象、無形或純理論的實際性質之材料物件及具體實例。
當介紹本揭露內容之各種實施例之元件時，冠詞「一(a/an)」及「該(等)」欲意指存在該等元件中之一或多者。術語「包含」、「包括」及「具有」意欲為包括性的，且意謂除所列元件之外可能存在額外元件。另外，應理解，對本揭露內容之「一個實施例」或「一實施例」的提及並不意欲解譯為排除亦併有所敍述特徵之額外實施例的存在。此外，片語A「基於」B欲意謂A至少部分地基於B。此外，除非另外明確地陳述，否則「或」意欲為包括性的(例如，邏輯「或」(OR))且並非排他性的(例如，邏輯「互斥或」(XOR))。換言之，片語A「或」B欲意謂A、B或A及B二者。
可程式化邏輯裝置愈來愈滲透市場且愈來愈使得消費者能夠實施邏輯網狀架構(例如可程式化邏輯)中之電路設計。歸因於可程式化邏輯裝置之高度可定製性質，邏輯網狀架構在使用對應於電路設計的電路之前經組配具有電路設計。當實施邏輯網狀架構中之設計時，分區可用於分配邏輯網狀架構之部分以實施電路。然而，分區可為總邏輯網狀架構區域之相對不精確及/或較大的分配，其至少部分地歸因於可程式化邏輯裝置之互連件之資料暫存器及實體配置。
藉由重新配置可程式化邏輯裝置之互連件中的一些及/或藉由收縮資料暫存器之資料寬度，可改良用於實施邏輯網狀架構中之電路設計的系統及程序。舉例而言，藉由進行此等改變中之一些，分區之大小可減小且形成微型分區，從而准許使用指定的相對較精細粒度將邏輯網狀架構分配至電路設計。此可例如准許資源至各別電路設計之較高效分配，且因此使得電路設計能夠在實施中使用較少資源。
由於用於可程式化邏輯裝置之電路設計可由使用者針對特定應用程式定製，因此以精細顆粒及/或並行地劃分及控制裝置之組配的能力(如可藉由重新配置互連件及/或收縮資料暫存器之資料寬度來得到)實現了具有可程式化邏輯之裝置特有的許多優勢。一些優勢可能存在於裝置之構造中，而一些優勢存在於啟用(例如，啟用或准許使用情況)之裝置的使用模型中。對於裝置之構造，細粒度可組配區可為使得能夠建構具有用於實施彼裝置之合適或定製量之資源的裝置的機構。相較於用於可程式化邏輯裝置程式化之其他系統及方法，藉由針對裝置之較小區的較快組配、較快部分重新組配以及較快單事件更新(SEU)偵測來實現一些新使用模型。
系統實施中之此等改變亦可改良(例如減少)總組配時間，包括減少執行部分重新組配時所使用之組配時間，且亦可實現更快單事件擾亂(SEU)偵測。舉例而言，本文中所描述之所提出結構改變可使部分重新組配能夠以與正常組配類似之時間量進行。
微型分區基礎結構可在單一網狀架構列(列區)中使用較小數目之行(例如，8行與50行)。列區可自較小資料暫存器(例如，1位元資料暫存器，而非32位元資料暫存器)接收資料。由於微型分區可表示可程式化邏輯裝置之相對較小百分比之面積(例如，小於1%之總網狀架構面積)，因此使微型分區變成部分重新組配量子為可行的。此可使部分重新組配成為唯寫操作，其在微型分區每次發生部分重新組配時避免執行讀取-修改-寫入，由此節省用於部分重新組配之時間及資源。在一些情況下，部分重新組配時間可減少五倍或六倍，這為相對較高之效能改良。此外，由於行數目減少，等待資料傳輸完成(至列區或自列區)所耗費之時間量可減少，由此改良可程式化邏輯裝置之操作。
微型分區架構可與晶片網路(NOC)資料傳輸方法組合。標準NOC實施有時為低效應用之場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置。舉例而言，此等實施並不考慮FPGA可程式化邏輯之重複性質，亦不考慮連接至具有標準NOC之FPGA可程式化邏輯的縱橫比差異及資料密度含義。因此，僅使用具有標準NOC之可程式化邏輯可限制可用性，可減少可用異動頻寬，且可增加潛時。
本揭露內容描述介面，該介面實現具有微型分區架構及NOC之可程式化邏輯之間的通訊，同時避免來自介接該兩者之不利影響。特定言之，本揭露內容描述與微型分區架構相關聯之資料異動，該微型分區架構可使用安置於微型分區架構內及/或整合於該微型分區架構中以形成使用可擴展資料處置程序之柱狀定向網路化結構之一或多個微型晶片網路(微型NOC)。柱狀定向網路化結構為用於在可程式化邏輯與一或多個NOC之間介接之重複結構，該一或多個NOC適配於可程式化邏輯記憶體行(例如，FPGA網狀架構記憶體行)內。可擴展柱狀定向網路化結構可准許類似於使用晶片網路(NOC)執行之異動的高頻寬及相對複雜資料異動，但無需使裝置負擔較大佔據面積或效能損失。此等益處本身可與架構一起提供且獨立於藉由編譯器或在可程式化邏輯設計程序期間進行之任何其他效能優化。
實際上，本文中描述提供一或多個微型NOC之結構以及可用於解決特定微型NOC或微型NOC之特定裝置(亦即特定微型分區)之方法。此等系統及方法可提供操作機構以請求將與特定微型NOC相關聯之特定記憶體(例如，特定列控制器之特定記憶體)負載至晶片上記憶體或晶片外記憶體或自晶片上記憶體或晶片外記憶體卸載該等特定記憶體。此外，此等系統及方法可顯著地降低記憶體之間且至可程式化邏輯(例如，深入定位之組配記憶體)中之高頻寬資料匯流排之路由的複雜度，同時提高客戶及控制系統實施該等異動之易用性。減小系統複雜度可導致在執行此等記憶體異動之積體電路內減少功率消耗及使資源消耗更高效。實際上，此等系統及方法可藉由使用至微型NOC之部分的專用匯流排路由而非軟邏輯路由來減少與將資料自晶片外記憶體介面移動至可程式化邏輯相關聯的功率消耗量。應注意，軟邏輯路由使用相對大量正反器及/或鎖存器來交換資料，此可增加資料傳輸之潛時且可取決於以對準時序傳播時鐘之分佈式時脈訊號網路。藉由減少用於傳輸資料之基於軟邏輯之路由的量，資料傳輸可在對精確時脈對準之依賴較少及釋放用於其他用途之軟邏輯的額外益處之情況下更快地發生。
微型NOC可包括列控制器之行，其各自連接至共用資料路徑(例如，共用豎直資料路徑)及各別微型分區。微型NOC之資料路徑及列控制器可包括硬化邏輯。列控制器可包括硬化邏輯，其與微型分區之硬化邏輯及軟邏輯介接。列控制器可藉助於經由共用資料路徑傳輸之訊息與安置於可程式化邏輯外部之控制器通訊。此等訊息可包括異動相關資料、標頭、命令指示、待儲存於其中之資料的槽或類似者，以在列控制器與其他裝置(諸如，微型分區外部之裝置、其他列控制器或甚至經程式化以執行邏輯功能之可程式化邏輯的部分)之間通訊。
可使用資料串流協定及使用雙向移動將資料傳輸至一或多個微型分區。以此方式，一或多個列控制器可在存取包之酬載之前檢測包的標頭以判定該包將遞送列控制器中的哪一個。當列控制器發現包具有匹配其自身標識符之標頭時，列控制器可接收包且處理該包中所包括之任何資料及/或命令。此結構可幫助改良異動速度，因為一或兩個資料移動方向上之多個併發訊務流可甚至在微型分區之同一行內發生。舉例而言，微型NOC包括共用資料路徑，該共用資料路徑使用資料串流程序以藉由分離具有不同標頭之不同包中之命令遞送而將不同命令同時輸送至不同列控制器。
微型NOC、行管理器及/或列控制器可各自使用本文中所描述之邏輯位址個別地尋址。此可藉由直接尋址至其對應列控制器而實現對可程式化記憶體中之位置的直接存取。本文中論述邏輯位址空間。結合行管理器之間的路由電路系統及至微型NOC之路徑，使用邏輯位址空間將包尋址至特定列控制器可使與NOC及/或任何行管理器通訊之任何周邊裝置能夠與特定列控制器通訊。
列控制器與任何合適的資料源及/或使用直接尋址之端點之間可能發生資料異動。此可准許實施於可程式化邏輯之一部分中的邏輯設計產生指令，以使資料讀取或寫入至可程式化邏輯之另一部分。每一行管理器可幫助執行若干類型之異動，且每一類型之異動可使用直接尋址程序。此等異動可包括直接尋址讀取、直接尋址寫入、先進先出(FIFO)讀取(例如串流讀取)、FIFO寫入(例如串流寫入)、負載(例如，多個寫入、分批寫入)，以及卸載(例如，多個讀取、分批讀取)。
涉及直接尋址讀取或寫入之異動可使用來自全局位址空間之位址，該全局位址空間參考特定列控制器(或列控制器之群組)以存取儲存於微型分區中之資料。此等異動可自任何經啟用列控制器(例如，具有經指派位址之列控制器)中之任何位置讀取或寫入任何合適數目個詞。涉及FIFO讀取或寫入之異動可連續地將資料串流傳輸至一或多個列控制器或自一或多個列控制器串流傳輸資料，及將資料串流傳輸至另一裝置(例如，晶片上記憶體、晶片外記憶體、一或多個處理器)或自該另一裝置串流傳輸資料。此外，涉及負載或卸載之異動可用於在一或多個列控制器與另一裝置(例如，晶片上記憶體、晶片外記憶體、一或多個處理器)之間執行區塊移動。
直接尋址方法及資料串流傳輸方法可准許相對大量資料在可程式化邏輯與資料源(或資料端點)之間傳輸。舉例而言，藉由簡化此等另外複雜的異動，行管理器針對異動直接尋址一或多個列控制器及/或一或多個微型NOC可改良與移動資料相關聯之處理速度，以用於機器學習用途、信號處理用途、圖形處理單元(GPU)計算及/或其他資料密集型用途。
使用尋址方法及本文中所描述之微型NOC之另一益處包括能夠以與邏輯讀取及/或寫入次序不同之次序儲存資料。可以邏輯次序自行管理器之暫存器讀取資料。但，可以與邏輯次序不同之次序自可程式化邏輯讀取資料。能夠以與此邏輯次序不同之次序將資料讀取及寫入至不同列控制器中的特徵表示記憶體存取之顯著改良，且更特定言之，表示可程式化邏輯存取方法。與涉及根據邏輯次序將資料讀取及寫入至可程式化邏輯中相比，這為一種超越典型程序之改良。能夠以任何次序儲存資料可准許行管理器以操作之方便次序儲存資料而非受限於邏輯次序。因此，行管理器可具有在單個微型NOC行中或根據跨越多個微型NOC行之資料條串化製程打包資料的能力，以行管理器及/或系統整體認為更方便之次序(例如，成本較低、總體記憶體使用率較低、佔據面積較小)進行。
考慮到前述內容，圖1說明可實施算術運算之系統10的方塊圖。設計者可能需要在積體電路12 (例如，可程式化邏輯裝置，諸如場可程式化閘陣列(FPGA)或特殊應用積體電路(ASIC))上實施功能性，諸如本揭露內容之算術運算。在一些情況下，設計者可指定待實施之高階程式，諸如OPENCL®程式，該程式可使設計者能夠更高效且更容易地提供程式化指令，以在不具有低階硬體描述語言(例如，Verilog，極高速積體電路硬體描述語言(VHDL))之特定知識之情況下組配積體電路12之可程式化邏輯單元的集合。舉例而言，由於OPENCL®非常類似於諸如C++之其他高階程式設計語言，因此熟悉此類程式設計語言之可程式化邏輯之設計者可相比於需要學習不熟悉之低階硬體描述語言以在積體電路12中實施新功能性之設計者具有減少的學習曲線。
設計者可使用諸如因特爾(INTEL)公司之INTEL® QUARTUS®版本的設計軟體14來實施其高階設計。設計軟體14可使用編譯器16來將高階程式變換成較低階描述。編譯器16可將表示高階程式之機器可讀指令提供至主機18及積體電路12。主機18可接收可由核心程式20實施之主機程式22。為了實施主機程式22，主機18可經由通訊鏈路24將來自主機程式22之指令傳達至積體電路12，該通訊鏈路24可為例如直接記憶體存取(DMA)通訊或周邊組件互連高速(PCIe)通訊。在一些實施例中，核心程式20及主機18可實現積體電路12上之邏輯區塊26的組配。邏輯區塊26可包括電路系統及/或其他邏輯元件，且可經組配以實施算術運算，諸如加法及乘法。
設計者可使用設計軟體14產生及/或指定低階程式，諸如上文所描述之低階硬體描述語言。此外，在一些實施例中，系統10可實施為不具有單獨的主機程式22。此外，在一些實施例中，本文中所描述之技術可在電路系統中實施為不可程式化電路設計。因此，本文中所描述之實施例意欲為說明性而非限制性的。
現轉向積體電路12之更詳細論述，圖2為積體電路12作為可程式化邏輯裝置，諸如場可程式化閘陣列(FPGA)之實例的方塊圖。此外，應理解，積體電路12可為任何其他合適類型之可程式化邏輯裝置(例如，ASIC及/或特殊應用標準產品)。積體電路12可具有用於經由輸入/輸出接腳44驅動訊號離開裝置(例如積體電路12)及用於自其他裝置接收訊號之輸入/輸出電路系統42。互連資源46 (諸如全局及局部豎直及水平導電線及匯流排)及/或組配資源(例如硬連線耦接、不由使用者邏輯實施之邏輯耦接)可用於在積體電路12上路由訊號。另外，互連資源46可包括固定互連件(導電線)及可程式化互連件(亦即，各別固定互連件之間的可程式化連接件)。可程式化邏輯48可包括組合及順序邏輯電路系統。舉例而言，可程式化邏輯48可包括查找表、暫存器及多工器。在各種實施例中，可程式化邏輯48可經組配以執行定製邏輯功能。與互連資源相關聯之可程式化互連件可視為可程式化邏輯48之一部分。
諸如積體電路12之可程式化邏輯裝置可在可程式化邏輯48內包括可程式化元件50。舉例而言，如上文所論述，設計者(例如客戶)可(重新)程式化(例如，(重新)組配)可程式化邏輯48以執行一或多個所要功能。作為實例，一些可程式化邏輯裝置可藉由使用遮罩程式配置來組配可程式化元件50而進行程式化或重新程式化，該組配係在半導體製造期間執行。在半導體製造操作已完成之後組配其他可程式化邏輯裝置，諸如藉由使用電氣程式或雷射程式來程式化可程式化元件50。一般而言，可程式化元件50可基於任何合適的可程式化技術，諸如熔絲、反熔絲、電氣可程式化唯讀記憶體技術、隨機存取記憶體胞元、遮罩程式化元件等。
許多可程式化邏輯裝置經電氣程式化。藉由電氣程式配置，可程式化元件50可由一或多個記憶體胞元形成。舉例而言，在程式期間，使用輸入/輸出接腳44及輸入/輸出電路系統42將組配資料負載至記憶體胞元中。在一個實施例中，記憶體胞元可實施為隨機存取記憶體(RAM)胞元。基於本文中所描述之RAM技術的記憶體胞元之使用意欲僅為一個實例。另外，由於此等RAM胞元在程式期間經負載有組配資料，因此其有時稱作組配RAM胞元(CRAM)。此等記憶體胞元可各自提供對應靜態控制輸出訊號，該訊號控制可程式化邏輯48中之相關聯邏輯組件之狀態。舉例而言，在一些實施例中，可將輸出訊號施加至可程式化邏輯48內之金屬氧化物半導體(MOS)電晶體之閘極。
牢記圖1及圖2之論述，使用者(例如設計者)可使用設計軟體14在積體電路12之可程式化邏輯48上實施邏輯區塊26。特定言之，設計者可在高階程式中指定執行例如加法及乘法之數學運算。編譯器16可將高階程式變換成用於程式化可程式化邏輯48以執行加法之較低階描述。
一經程式化，積體電路12可處理資料集60，如圖3中所展示。圖3為包括積體電路12及記憶體64之應用程式系統62的方塊圖。應用程式系統62可表示使用積體電路12以基於來自積體電路12的計算結果或類似者而執行操作之裝置。積體電路12可直接接收資料集60。資料集60可在傳輸至積體電路12之前、期間或同時儲存至記憶體64中。
隨著頻寬及處理期望增加，諸如回應於第五代(5G)及較高通訊技術之出現及/或廣泛使用神經網路(例如，機器學習(ML)及/或人工智慧(AI)計算)以執行計算，可期望積體電路12處置資料集60之大小隨時間推移的後續增加。亦可期望積體電路12對使用5G或更高技術(例如，具有較高輸送量及/或高資料傳輸頻寬之訊號)傳輸之訊號執行數位訊號處理操作及ML操作。此等所要應用程式亦可在運行時間期間，諸如在部分重新組配期間動態地實施，該部分重新組配在積體電路之運行時間操作期間導致積體電路12之一部分的組配，而不導致積體電路12之另一部分的組配。至少出於此等原因，可能需要改良組配方法以符合技術操作之複雜度及時序規格。為此，至少包括可程式化邏輯48、輸入/輸出接腳44及互連資源46之可程式化邏輯66可充分利用1位元資料暫存器以使用微型分區(重新)組配可程式化邏輯48。使用微型分區程式化可程式化邏輯48中之電路系統功能可提供以下優勢：啟用唯寫重新組配、相對較小之區SEU偵測(例如，1位元區偵測)、相對較小之重新組配區粒度以及相對較大之並行組配(例如，1位元寬度之資料通道的並行組配)操作。如本文中所使用，術語微型分區係指具有相對較小之資料暫存器之可程式化邏輯的分區。在一個實例中，微型分區具有1位元資料暫存器。在一些實施例中，微型分區可具有較大資料暫存器，但仍可能小於分區中通常所發現之資料暫存器(例如，可能小於32位元、小於16位元、小於8位元)。
為了闡述重新組配區之較小粒度，圖4A為實例可程式化邏輯66之方塊圖。可程式化邏輯66可包括用以程式化可程式化邏輯66之控制器76。在程式化時，可程式化邏輯66之電路系統可用於執行數位訊號處理、機器學習處理、計算、邏輯功能或類似者(例如，由部分78表示)。然而，可在相對較大邏輯分區中劃分可程式化邏輯66，且因此部分80可分配至電路系統，而非對應於部分78之電路系統之區。資源之此過度分配可能浪費電路系統，因為部分80與部分78之間的大小差異表示未充分利用之可程式化邏輯66。應注意，當部分重新組配可程式化邏輯66時，可能需要滿足某些速度度量(例如，可能需要在相對快速時間量內完成部分重新組配)。舉例而言，在此等情況下可能發生資源之過度分配，因為可能改良資源之分配的較慢組配速度可能為非所要的。
實際上，若裝置建構於多個分區之可程式化邏輯中，則該裝置可能具有比期望分配至建構該裝置之更多或更少的邏輯(例如，邏輯算術區塊(LAB)、數字訊號處理(DSP)區塊)。由於使用矩形數目個分區來實施實例裝置，因此可能發生此過度分配。藉由重新配置互連件及/或收縮資料暫存器之資料寬度以形成微型分區，相對更精確量之邏輯(例如，更準確數目個LAB或DSP區塊)可經分配至裝置之實施。
當實施由使用如圖4B中所展示之微型分區邏輯區段之可程式化邏輯66中之部分78表示的電路系統時，在實施電路系統時可能浪費較少可程式化邏輯66。圖4B為使用微型分區實施之可程式化邏輯66的方塊圖。實際上，微型分區可准許對應於部分78之電路系統實施於由部分82表示之區中。儘管未按比例繪製，但實施對應於部分78之電路系統的部分82有效地利用可程式化邏輯66，其中實施部分78的部分80可以其他方式低效地利用可程式化邏輯66。
為了進一步闡述微型分區架構，圖5為可程式化邏輯66之方塊圖。可程式化邏輯66可使用互連資源46耦接於微型分區92之間。實際上，互連資源46可包括能夠用於在可程式化邏輯66內及/或積體電路12內將資料自第一位置移動至第二位置之資料移位暫存器、暫存器、邏輯閘、直接耦接、可程式化電路系統或類似者之任何合適組合。一或多個微型分區92可由控制器76利用資訊程式化以執行電路系統(諸如，對應於部分78之電路系統)之功能。然而，由於控制器76可傳輸組配資料(或任何合適資料)，因此用於將功能程式化至可程式化邏輯66中之區的粒度可減小。當此等粒度減小或變得更精確(例如更小)時，可程式化邏輯66之程式化可改良，因為電路設計可更有效地組配於可程式化邏輯66中。應注意，可程式化邏輯66及/或積體電路12可為任何合適類型之軟體或硬體或兩者之組合。積體電路12及/或可程式化邏輯66可為或包括可程式化邏輯48、可程式化元件50或類似者，以使得一或多個部分可重新程式化(例如可重新組配)。控制器76可使用互連資源46與微型分區92介接，互連資源46可包括介面匯流排，諸如進階介面匯流排(AIB)及/或嵌入式多晶粒互連橋(EMIB)。如上文所描述，可程式化邏輯66可為能夠執行多個任務之可重新程式化的電路。
圖6為兩個實例微型分區92 (例如，微型分區92A、微型分區92B)之方塊圖。本申請案描述微型分區92之特定架構，然而，應理解，可使用任何合適架構。實際上，每一微型分區92可包括能夠與互連資源46介接(此處展示為經由位址暫存器106 (AR)與微型分區92通訊)之一或多個邏輯存取區塊(LAB) 104 (例如八個LAB)。實際上，互連資源46可包括一或多個AR 106以傳輸及/或接收來自微型分區92之訊號，以及或替代其他控制電路、邏輯電路(例如，及(AND)閘極、或(OR)閘極、或非(not-OR)閘極、互斥或閘極、正反器、開關重設(SR)鎖存器)或類似者。亦應理解，相同或類似電路系統可包括於每一微型分區92中。
LAB 104可經由位址線緩衝器(ALB) 108自AR 106接收資料。ALB 108可各自包括數位訊號處理(DSP)電路系統及/或控制電路系統，其將資料自用於傳輸至微型分區92A之合適格式轉換成供LAB 104之電路系統使用之合適格式。有時，LAB 104可耦接至用於執行操作校驗及/或資料完整性操作之掃描暫存器。掃描暫存器可為專用資料傳輸路徑，諸如獨立於通過微型分區92之其他資料傳輸路徑而使用的路徑。
每一LAB 104可包括一些數目之算術邏輯元件電路系統(ALE) 110電路(例如十個ALE 110)。微型資料暫存器(µDR) 112可安置於ALE 110中之至少一些上，諸如安置於用於實體地形成積體電路之另一矽層或其他材料中。µDR 112以通訊方式將每一LAB 104耦接至ALB 108。LAB 104之每一ALE 110可共用及/或耦接至LAB寬控制區塊(LCB) 114。LAB 104藉由路由網狀架構116 (例如，組配隨機存取記憶體(CRAM)、組配記憶體)而彼此分離。在此實例中，µDR 112經由對應於微型分區92A之電路系統之列的中心延伸穿過LCB 114。
為了進一步闡述AR 106與微型分區92之間的互連件，圖7為列區(rows regions/row regions)124及AR 106中實施之列控制器126的方塊圖，從而說明列控制器126與來自圖6之微型分區92之間的通訊耦接。應注意，微型分區92有時可根據列區124來參考，因為如製造商設計或使用者設計之設計可經負載至微型分區92中以供實施。AR 106可包括任何合適控制系統電路系統及/或邏輯電路系統。實際上，AR 106可為來自因特爾公司之INTEL®STRATIX10®或INTEL®AGILEX®之位址暫存器。此外，所展示之AR 106安置於至少兩個微型分區92之間。存在一些實例，其中AR 106可藉由微型分區92之僅一個行區128安置(例如，定向於AR 106右側上或AR 106左側上)，以容納可程式化邏輯66或積體電路12之實體邊界或避免支援左側及右側資料移動圖案。各種列區124及行區128經配置為同一實體板上之柵格。
每一列控制器126可控制微型分區之列區124，且因此與先前所描述之ALB 108相關聯或為該ALB 108。對於微型分區實施方案，AR 106可在微型分區92之行區128 (例如行區128A、行區128B、行區128C、行區128D)之間重複及共用。舉例而言，行區128A與行區128B共用AR 106A，且鄰近於行區128C安置。行區128C之微型分區92可與行區128D之微型分區92共用AR 106B。因此，可使用由AR 106B之列控制器126獨立於經由AR 106A傳輸之至少一些訊號產生及/或傳輸的訊號來控制行區128C之微型分區92。儘管為同一列區124之部分，但可以與微型分區92B不同之方式控制微型分區92C，因為微型分區92與不同行區128相關聯。此外，儘管為同一行區(例如行區128C)之部分，但可以與微型分區92D不同之方式控制微型分區92C，因為微型分區92自單獨的列控制器126 (例如，列控制器126A、列控制器126B)接收控制訊號。微型分區92可經形成以將列區124劃分成較小部分，且因此提供較小粒度。
列控制器126可使用任何合適的通訊協定傳輸及/或接收來自各別微型分區92之訊號。舉例而言，列控制器126可使用串流協定傳輸一或多個串流資料包，諸如進階可擴展介面(AXI) 4串流，以在內部寫入暫存器(例如，各別列控制器126內部)處接收對應於同一符號中之位址(例如，相同包傳輸)的位址及資料。
每一AR 106可包括AR 106行區底部或頂部處之本端分區管理器(LSM) 130 (例如LSM 130A、LSM 130B)以與其對應CM 132介接。舉例而言，LSM 130A展示為位於AR 106A行區及CM 132A之頂部處且以通訊方式耦接至AR 106A行區及CM 132A。LSM 130A亦安置於可程式化邏輯66外部。每一AR 106可包括一個LSM 130，然而，應理解，LSM 130可由兩個或更多個AR 106共用，使得一個LSM 130控制兩個或更多個AR 106。
有時，LSM 130可與AR行管理器(CM) 132 (例如，CM 132A、CM 132B)整合以形成各別分區行管理器(SCM)。儘管經描繪為單獨區塊，但CM 132可包括於同一行管理器中。參考圖8在下文描述CM 132與相關聯AR 106之實例佈局。
每一CM 132可負責管理其對應AR 106之裝置與互連資源46之間的異動。舉例而言，CM 132A可與LSM 130A協調以將命令傳輸至微型分區92A及微型分區92B。CM 132及LSM 130可涉及將命令(諸如組配指令)自積體電路12之其他部分或自其他微型分區92路由至某些微型分區92。在互連資源46涉及使用晶片網路之情況下，CM 132可管理晶片網路與對應AR 106之間的異動。此配置可准許經由互連資源46實施之主控橋接器與從屬橋接器之間的相對高頻寬資料移動，此係由於例如CM 132可幫助協調多個微型分區及/或多個AR 106之間的傳輸，使得該傳輸可並行或至少在時間及/或順序上部分協調。
控制器，諸如控制器76可將包傳輸至LSM 130及/或CM 132中之每一者，該包包括用以執行組配及組配之測試的資料及命令。為了實施組配，一或多個LSM 130可藉由各別列控制器126產生各別可解譯命令，其中該等各別命令可用於控制一或多個微型分區92之組配。自控制器76傳輸至LSM 130之資料及命令可對應於電路設計之一部分，該電路設計由待實施於管理(例如以通訊方式耦接)於各別LSM 130之微型分區92之子集中的組配表示。一旦組配實施於可程式化邏輯66中(或至少部分地實施)，一或多個LSM 130便可測試所實施組配以校驗該組配如所預期操作。可使用由LSM 130自控制器76接收之資料及命令之一部分來執行測試。LSM 130可測試電路設計之對應於行區128與列區124之各別交叉點的各別部分，其在時間上至少部分地重疊至可程式化邏輯66之額外部分的程式化(例如組配)，諸如在一或多個其他列區124、行區128或微型分區92繼續經程式化(例如經組配)時。一或多個列控制器126可在重疊時間段並行及/或至少部分地程式化各別微型分區92。一旦程式化可程式化邏輯66之各部分，LSM 130便可在操作中協調且執行實施於一或多個微型分區92中之一或多個電路設計的全系統測試。除了校驗整個電路操作以外，所執行測試可包括校驗電路系統之部分之操作的聚合操作。每一LSM 130可操作為其微型分區92之本端組的管理引擎。
實際上，每一列控制器126可自其對應LSM 130接收命令且可對該命令進行解碼以產生控制訊號。控制訊號可控制微型分區92之對應列區124之操作。舉例而言，耦接於微型分區92C與微型分區92E之間的列控制器126A可產生用於控制安置於同一列區124中之微型分區92C及微型分區92E之操作的控制訊號。此外，每一LSM 130可控制兩個行區128，而非控制多個行區128之LSM 130。
舉例而言，LSM 130可產生與讀取操作及寫入操作相關聯之命令。在一些情況下，LSM 130亦可命令列控制器126在將資料傳輸至各別微型分區92之前解壓縮(例如解碼)與命令相關聯之資料。列控制器126可視為組配端點，其可經由互連資源46藉由自LSM 130及/或控制器76讀取及/或寫入至LSM 130及/或控制器76以讀取資料(例如，組配資料、測試資料)或將該資料寫入至微型分區92。應注意，儘管展示為包括43個列區124及43個列控制器126，但任何合適數目個列區124、行區128及類似者可用於積體電路12中以實施本文中所描述之系統及方法。
現繼續論述實例晶片佈局及AR 106 (亦即微型晶片網路)之實例，圖8為包括雙向資料路徑144及多個列控制器126之微型晶片網路(微型NOC) 142的方塊圖。此可擴展柱狀定向網路結構適配於可程式化邏輯66之網狀架構記憶體行內，且准許資料異動操作，如動態及/或靜態頻寬分配、虛擬通道及類似者。此網路結構可包括安置於可程式化邏輯66之外部部分之間的控制電路系統。舉例而言，CM 132可安置於可程式化邏輯66外部，及/或列控制器126可安置於可程式化邏輯之部分之間。每一微型NOC 142由將列控制器126之行互連至各別CM 132及各別LSM 130 (若使用)之雙向資料路徑144形成。微型NOC 142之子集可共用各別CM 132。
每一CM 132可耦接至晶片網路(NOC) 146。在一些情況下，互連資源46可包括及/或形成晶片網路(NOC) 146。NOC 146可圍繞可程式化邏輯66之部分周界及/或可程式化邏輯66之整個周界安置。當用於FPGA中時，FPGA晶粒之網狀架構可整合NOC 146。NOC 146可使用經由微型NOC 142發送之命令與個別列控制器126通訊，且因此與可程式化邏輯66通訊。在一些情況下，NOC 146可包括水平NOC電路系統及豎直NOC電路系統，使得NOC 146作為整體不連續。然而，即使在此等情況下，NOC 146亦與每一微型NOC 142水平地相交，且因此與對應於可程式化邏輯66之每一微型分區92水平地相交。可藉由使用列控制器126存取可程式化邏輯66以與對應微型分區92介接。此外，每一列控制器126可包括可在對相關聯可程式化邏輯66之存取之前、之後或結合該存取而存取的記憶體(例如，隨機存取記憶體(RAM)、快取記憶體)。圖8之列控制器126可包括列控制器126A。應注意，微型NOC 142中之一或多者可包括本文中未描繪或所描述之額外電路系統。
CM 132可橫跨多個微型NOC 142行(例如，一個、兩個、三個、十個、任何合適數目)。在此實例中，一個CM 132可控制五個微型NOC 142行。每一CM 132可與同耦接至CM 132之微型NOC 142之子集相關聯的列控制器126通訊。當傳輸命令時，CM 132可接收命令，基於該命令判定可程式化邏輯66之哪一部分通訊，且基於可程式化邏輯66之該部分判定哪一微型NOC 142傳輸命令。由於資料路徑144為雙向的，因此CM 132可在同一微型NOC 142上同時傳輸及接收訊息。
為接收及/或傳輸命令，CM 132可包括主控介面148及從屬介面150。在一些情況下，命令及/或資料可使用進階介面匯流排(AIB) 140自外部軟體或周邊組件傳達至各別微型NOC 142之各別列控制器126。
為了闡述資料處置操作，圖9為分別耦接至微型NOC 142 (142A1、142B1、142C1、142D1、142A2、142B2、142C2、142D2、142A3、142B3、142C3、142D3)之CM 132 (CM 132A、CM 132B、CM 132C)的方塊圖。每一CM 132與四個微型NOC 142通訊以執行異動。異動可來源於可程式化邏輯66之一部分、外部軟體、周邊組件、積體電路12之另一電路或能夠經由NOC 146通訊之任何合適硬體或軟體組件。
CM 132、NOC 146及/或微型NOC 142可實體地配置於積體電路12上以改良資料傳輸。舉例而言，CM 132可控制相對遠離安置之微型NOC 142之操作並與該等微型NOC通訊，諸如距CM 132 1公釐(mm)、2 mm、3 mm等(例如，任何合適距離)安置之微型NOC 142。CM 132亦可與微型NOC 142及/或NOC 146共整合以形成共整合通訊網路。共整合組件可實施為單個區塊而非將組件分離為各自經由高階金屬連接之單獨區塊，從而實現共整合組件之間的較高頻寬通訊、較高級別之資料完整性(例如，用於傳達資料之訊號的品質)或兩者。
此外，微型NOC 142可連接至由半靜態路由區塊(SR) 152表示之水平半靜態路由式管線列。每一各別SR區塊152之資料寬度可等於微型NOC 142資料路徑144之資料寬度(例如，其特徵為相同資料寬度)。SR區塊152向區塊的四個實體邊緣中之任一者提供非阻塞透通。以此方式，可實體地傳輸自在第一側上相交之第一實體路徑傳輸至SR區塊152的命令以自SR區塊152之其餘三個側中之任一者退出。具有非阻塞透通能力之SR區塊152可增加在CM 132與微型NOC 142之間傳遞資料時可使用之路由組合的數目。
有時，訊息可包括標識符，如將瞭解。SR區塊152可讀取標識符以判定何時將來自後續SR區塊之訊息朝向微型NOC 142轉發。
舉例而言，CM 132A可產生且傳輸用於轉換至耦接於微型NOC 142A1中之列控制器126A的訊息。訊息可包括指示微型NOC 142A1作為訊息之目的地的標識符(且可包括指示列控制器126A作為訊息之較特定目的地的標識符)。SR區塊152A可接收訊息，判定該訊息並非用於微型NOC 142B1，且回應於判定該訊息並非用於其對應微型NOC 142 (例如，微型NOC 142B1)而將該訊息傳遞至下游SR區塊152B。回應於接收訊息，SR區塊152B可重複由SR區塊152A執行之操作序列。實際上，SR區塊152B可接收訊息且判定是否經由管線級158A將訊息傳遞至下游SR區塊(未描繪)。然而，SR區塊152B可基於訊息之標識符判定該訊息經指定用於微型NOC 142A1，且回應於判定該訊息經指定用於其對應微型NOC 142 (例如微型NOC 142A1)而判定將該訊息轉發至微型NOC 142A1。利用箭頭說明「轉發」操作，從而展示訊息如何轉發且自路由網路154傳輸到各別微型NOC 142。應注意，逆向操作可適用。亦即，每一SR區塊152可執行訊息之標識符之類似分析以判定訊息之目的地CM 132且路由該訊息。
CM 132有時可將訊息自微型NOC 142而非其自身微型NOC傳遞至下游SR區塊152。為傳遞訊息，CM 132可讀取指示目的地微型NOC 142及/或列控制器126之訊息的標識符且判定在無其他程序之情況下使該訊息傳遞通過。用於使訊息傳遞通過CM 132之匯流排可能未經說明，且可經配置以使得匯流排在自其自身微型NOC 142接收訊息時並不中斷CM 132之通訊及/或協調CM 132之操作。
在一些情況下，每一SR區塊152及管線級158可根據程式化操作進行操作以在不首先解釋訊息之標識符的情況下傳遞或轉發訊息。舉例而言，SR區塊152可根據組配進行操作，該組配指示SR區塊152在自一個路徑接收訊息時預設向左傳遞，且在自第二路徑接收訊息時預設轉發至微型NOC 142。組配可經由核心程式20經由組配位元流或類似者程式化傳輸路徑，或可為硬寫碼組配。類似地，管線級158可在管線級158之第一側與第二側之間使所接收訊息傳遞通過。各別管線級158可不包括第三側或第四側上之輸入或輸出，或可不包括用於傳輸訊息之輸入或輸出。
CM 132與微型NOC 142之間的連接件可遵循1: 1比率，且可在設計期間按比例調整SR區塊152及/或管線級158之數目以保持比率恆定。採用CM 132控制六個微型NOC 142之操作的實例。此CM 132可具有六個連接件(例如，一個連接件對應六個微型NOC 142中之每一者)。六個連接件中之每一者可具有適合於在CM 132與微型NOC 142中之每一者之間傳輸訊息的多個管線級158及/或SR區塊152。管線級158及/或SR區塊152之數目可基於每一訊息橫越之實體佔據面積(例如，路由網路154的大小)、基於每一訊息橫越之邏輯佔據面積(例如，待應用於每一訊息之時脈延遲的數目)、基於邏輯設計考慮因素(例如，特定訊息可經反轉以返回至初始值的次數)或類似者而判定。
在一些裝置中，CM 132可經由管線級158及/或SR區塊152將訊息傳輸至對應於不同CM 132之子集的微型NOC 142。舉例而言，CM 132A可經由管線級158及/或SR區塊152將訊息傳輸至微型NOC 142B2。有時，為了橫越路由網路內之邊界，將訊息傳遞通過CM 132。每一CM 132亦可能夠在透通模式中操作，其中所接收訊息可經傳輸至CM 132之另一側。當使訊息傳遞通過時，CM 132可或可不檢測訊息之標頭以判定其管線級158中之哪一者輸出訊息。在一些情況下，CM 132將檢測留給路由網路154，其中路由網路154可將訊息傳輸至正確的微型NOC 142。
此外，CM 132有時可不具有透通模式。在此等情況下，CM 132使用NOC 146將訊息傳輸至微型NOC 142之另一子集。舉例而言，CM 132B可使用NOC 146將訊息傳輸至微型NOC 142D3，因為微型NOC 142D3位於經由SR區塊152之水平列可存取的CM 132B之微型NOC 142之對應子集外部。微型NOC 142A3可經由SR區塊152之水平列存取CM 132B，而微型NOC 142D3可不經由SR區塊152之水平列存取CM 132B，如通常以附圖標記156說明。
SR區塊152之每一水平列可對應於各別微型NOC 142。然而，任何數目個SR區塊152及對應微型NOC 142可在CM 132之間互連。SR區塊152及管線級158可添加潛時至訊息之傳輸路徑，且因此可用於均衡積體電路12之行或部分之間的時序。
為了闡述，圖10為耦接至微型NOC 142 (142A、142B、142C、142D)之各別CM 132 (稱為CM 132A)的方塊圖。CM 132A管理NOC 146與微型NOC 142中之一或多者之間的異動。每一CM 132可使用不同路徑以與對應於不同微型NOC 142之電路系統通訊。
CM 132A可包括用以接收異動之訊息的介面電路系統170，及用以在CM 132A與NOC 146或微型NOC 142之間進行傳輸之前改變命令之格式的資料轉譯器172。CM 132可根據從屬介面150處及/或主控介面148處所接收的命令藉由列控制器126產生可解譯訊息。各別列控制器126可在完成由訊息指示的交易之後更新訊息中之位元。有時，參考或針對同一位置的新命令在命令佇列174中延遲，且因此自寫入至該位置延遲至當前命令完成。
介面電路系統170可包括一或多個命令佇列174及一或多個狀態機176。介面電路系統170可管理經指定用於對應於CM 132之微型NOC 142A、142B、142C及142D之子集的異動。命令佇列174可將在從屬介面150處所接收的命令及/或用於自從屬介面150傳輸的命令儲存於一或多個佇列中。命令佇列174可將實際命令排入佇列，及/或可將命令之指示排入佇列，其中該指示可指示可自何處擷取實際命令。命令可啟動且控制CM 132A之間的微型NOC 142異動、微型NOC 142及資料端點(例如，列控制器126、可程式化邏輯66、其他微型NOC 142、積體電路12之電路系統、AXI介面端點)。
狀態機176可包括微型NOC 142之每一併發訊務線緒一個狀態機之比率。當每一微型NOC 142由相同類型及數量之組件形成時，命令佇列174及狀態機176中之每一者可包括相同數目個狀態機。
命令佇列174可包括從屬介面150 (例如從屬橋接器)之位址空間中的一組暫存器。命令佇列174可使用此位址空間中之命令指標。命令指標可在當前命令已發出時遞增至下一命令(例如，隨後排入佇列之命令)。命令佇列174及狀態機176可兩者均參考命令指標。狀態機176可使用命令指標依序地執行命令佇列174中之命令。
狀態機176可包括從屬介面150 (例如從屬暫存器空間)中之暫存器，其執行以下操作：「執行」、「運行」及「接受命令」。在「執行」操作期間，一或多個暫存器可處置資料以使狀態機176處理儲存於命令佇列174中之命令。在「運行」操作期間，一或多個暫存器可處置資料以指示狀態機176中之一或多者當前為處理命令。在「接受命令」操作期間，一或多個暫存器可處置資料以使狀態機176寫入至命令佇列174。「接受命令」操作可用於優雅地(例如不突然地)停止當前調度的命令。為此，狀態機176可准許將新命令寫入至命令佇列174，由此減小命令在執行中被停止之可能性。通過減小命令在執行中被停止之可能性，且因此減小來自停止執行的任性(或殘餘)資料在路徑或電路系統中殘餘之可能性，路由可變得不那麼複雜，因為資料處理路由可自一些電路設計排除。
資料轉譯器172及/或NOC 146可自介面電路系統170讀取及/或寫入至介面電路系統170，由此准許訊息交換發生在NOC 146與微型NOC 142之間。介面電路系統170可使用命令佇列174及/或狀態機176自所接收命令產生訊息。訊息可指示用於異動之微型NOC 142 (例如，資料路徑144、列控制器126)。然而，所接收命令可具有與微型NOC 142使用之格式不同的格式，諸如不同尋址方案或通訊協定之格式。資料轉譯器172可藉由微型NOC 142之組件在可解譯之第一格式與第二格式之間轉換訊息。
實際上，資料轉譯器172可將命令自用於記憶體異動(例如DDR命令)之格式轉換為用於可程式化邏輯異動(例如微型NOC命令)之格式。資料轉譯器172可使用查找表進行此操作，或其他合適關係的儲存電路。資料轉譯器172可判定命令是將異動用於單個微型NOC 142行還是多個微型NOC 142行。當命令向多個行指示異動時，資料轉譯器172可複製及修改所產生訊息以用於跨越多個行之異動。資料轉譯器172可選擇微型NOC 142行中之一或多者以傳輸所產生訊息。在選擇該等行後，資料轉譯器172可將選定行內之特定列控制器126之標識符嵌入至訊息中。列控制器126之子集可存取標識符以判定具有標識符之訊息是否經遞送至該列控制器126。當異動跨越兩個或更多個微型NOC 142行時，資料轉譯器172可將來自每一行之資料分類或包裝至合適字元位置，以用於DDR記憶體及/或另一周邊裝置存取。可由資料轉譯器172根據標識符查找分類或包裝。亦可類似地以相同或反向次序針對傳出訊息執行此等操作中之全部或一些。因此，資料轉譯器172亦為雙向電路。
此等產生及轉換操作可准許記憶體周邊裝置與可程式化邏輯之間的直接介接。直接在資料或命令源與端點之間介接的能力可在移動大量資料時減少操作複雜度，諸如可在機器學習應用、人工智慧應用、物聯網應用或類似者中發生。應注意，記憶體周邊裝置、可程式化邏輯或積體電路12或系統10之其他組件可基於系統10及/或積體電路12之組件正執行之操作類型而充當資料或命令源或充當端點。舉例而言，資料之端點基於特定異動為讀取還是寫入而改變。
資料轉譯器172可包括多個併發操作系統以准許重疊轉換操作。可在額外狀態機包括於介面電路系統170中時進行其他並行操作。當狀態機176包括第一數量之狀態機時，排入佇列之相同第一數量之未完成異動可藉由併發執行狀態機以一個且至少部分並行的方式執行。此外，由於每一微型NOC 142為雙向的，因此用於一或多個異動之多個命令可在相同微型NOC 142上或在不同微型NOC 142上至少部分地同時進行。如所描述之具有多個命令之微型NOC 142的並行傳輸能力可准許在一或多個異動之間利用每一微型NOC 142的全部或幾乎全部頻寬。
在產生訊息之後或在將訊息轉換成至NOC 146的輸出之前，資料轉譯器172可與一或多個訊息緩衝器178通訊。訊息緩衝器178分別保存等待自對應微型NOC 142傳送至介面橋接器(例如AXI橋接器)或自介面橋接器傳送至對應微型NOC 142的訊息資料。
與訊息緩衝器178及/或來自訊息緩衝器178之通訊可至少部分地藉由一或多個訊息管理器180管理。一個訊息管理器180可基於每一各別電路之構造而對應於一或多個訊息緩衝器178，或反之亦然。在圖10中展示1:1分配比率，但可使用其他排列。
在其最簡單模式中，訊息管理器180可依據駐存於命令佇列174中之命令發出訊息。在一些情況下，訊息管理器180可在自訊息緩衝器178讀取或寫入訊息資料時分配所參考頻寬。訊息管理器180 (未說明)之訊息排程器可基於所儲存組配而操作。經由從屬介面150接收之組配資料寫入可用於調整所儲存組配，且因此亦用於改變訊息排程器之操作。訊息管理器180可基於訊息之端點的位置(亦即，微型NOC 142行中目標列控制器126的物理位置)及/或基於訊息之相對優先級(例如，由訊息排程器判定)而判定向微型NOC 142發出訊息的次序。
訊息管理器180可使用訊息排程器以不同速率發出不同類型之訊息。訊息管理器180參考其儲存組配，以判定指派至不同微型NOC 142、不同資料源(例如，晶片上記憶體、晶片外記憶體)及/或列控制器126之不同子集的不同速率。由於每一列控制器126經指派以存取可程式化邏輯66之不同部分，因此定義對不同列控制器126及/或微型NOC 142之存取速率可用於調節或相對調整由可程式化邏輯66之不同部分執行的資料異動。此相對速率指派可准許較快速率分配至與較高優先級任務相關聯之可程式化邏輯66或分配至與同意較快速率之消費者相關聯之可程式化邏輯。
每一微型NOC 142可具有用於輸送資料之一或多個實體通道，其限制條件為實體通道之總實體寬度適配於可程式化邏輯66之鄰近部分與列控制器126之鄰近行之間的實體寬度內。可複製訊息緩衝器178及訊息管理器180，以及任何其他合適組件或路由以支援此等組件之複製，如路由至資料轉譯器172。複製此等組件可使得異動效能增加(例如，降低潛時、更多並行操作)，因為多個實體通道可以時域(例如時間)多工方式使用。CM 132可包括針對其微型NOC 142之子集中之每一微型NOC 142的一個訊息緩衝器178。
訊息管理器180可在微型NOC 142與NOC 146之間傳達訊息。訊息管理器180可監測頻寬級別及/或預測頻寬分配以判定訊息緩衝器178對於待排程之下一訊息及/或群組異動之狀態(例如，「就緒」狀態或「完成」狀態)具有空間。消費者協議、服務級別協議或類似者可儲存為可存取資料且用於定義傳輸速率及/或頻寬之相對分配。消費者協議及/或服務級別協議可包括由消費者同意及/或訂用不同服務品質(QoS)參數的效能量度。QoS參數可包括在每一排程週期分配給該消費者之總頻寬的比例及/或相對於其他消費者之其他傳輸速率的傳輸速率，其可相對於其他消費者之訊息增加對應於該消費者之應用之訊息的優先級。
進一步闡述此等異動及尋址方法，圖11為由CM 132使用之邏輯位址空間190的說明。每一CM 132可針對每一各別異動使用各別位址。尋址可在不同級別進行。積體電路12之裝置及/或應用可使用與用於參考列控制器126相同之尋址方案來參考CM 132。實際上，積體電路12可使用CM位址邏輯區192、行位址邏輯區194及/或列控制器位址邏輯區196。CM位址邏輯區192包括用於尋址各別區內之任何各別CM 132的位址。行位址邏輯區194包括用於尋址各別區內之任何各別微型NOC 142的位址。列控制器位址邏輯區196包括用於尋址各別區內之任何各別列控制器126的位址。因此，為了參考特定列控制器126，將利用CM位址邏輯區192內之索引標識某一CM 132，將利用行位址邏輯區194內之索引標識某一微型NOC 142，且自此處可利用列控制器位址邏輯區196內之索引標識某一列控制器126。
當尋址裝置群組及/或特定裝置相應區192、194、196時，積體電路之裝置可參考基礎位址及/或索引。實際上，當參考自基礎位址具有偏移之位址時可使用索引。在圖11中顯現各種基礎位址198 (198A、198B、198C)。若基礎位址為0，則裝置可使用索引以參考不同於基礎位址之特定位址(例如，0+3表示自基礎位址索引之3)來將偏移添加至基礎位址。由遞增基礎位址值之偏移產生的位址可參考對應於索引位置之組件。一般而言，此可稱為「索引」，亦即，藉由使用索引偏移與基礎位址之組合而間接存取位址值的過程。
裝置亦可使用邏輯位址直接尋址實體位址處之組件。直接位址可使用特定邏輯位址而無需自基礎位址偏移。
邏輯位址空間190可獨立於每一列控制器126之實體位置而定義。但邏輯位址空間190可不獨立於NOC邏輯至實體位址轉譯而定義，因為每一CM 132之實體位置可改變用於存取每一CM 132之相對尋址。可獨立於NOC邏輯至實體位址轉譯存在用於對應於各別CM 132之組件的位址。可藉由NOC 146之主控橋接器上之邏輯至實體位址轉換來到達CM 132，自該主控橋接器執行命令。
基於邏輯位址空間190之尋址可提供用以直接存取各別列控制器126之方法。對各別列控制器126之直接存取可實現對與各別列控制器126相對應之可程式化邏輯66之直接存取。實際上，根據基礎位址198C處理之基礎位址198C的命令可經由資料路徑144之相關聯部分傳遞至列控制器126。應注意，經尋址列控制器126及以通訊方式耦接至經尋址列控制器之資料路徑144的部分至少表示為節點200，且節點200可表示或包括其他電路系統。
簡化尋址方法可准許在一或多個微型NOC 142行上方進行資料打包，從而准許許多不同組合用於在可程式化邏輯66內儲存及存取資料。舉例而言，圖12為1行資料打包之說明，且圖13為4行資料打包之說明。條帶化方法可用於以「正確」或預期邏輯次序自各別列控制器126讀取及寫入資料，即使在無序地儲存或負載時亦如此。
圖12及圖13展示自RTL中之1024位元字轉換之後使用256位元寬度介面輸出(例如，至AXI橋接器或至CM 132的其他合適輸出介面)的256位元字。使用微型NOC 142移動之訊息216訊務向上或向下行進至各別微型NOC 142。訊息216具有標頭及酬載。完整酬載稱為資料，且酬載之任何空部分為各自能夠儲存資料的槽。訊息216說明於圖12及圖13中且展示為最初具有槽，且當訊息216傳輸至各別微型NOC 142上時，槽中之一些填充具有資料。應理解，酬載為包括有訊息之資料之一個實例。實際上，酬載可附加在訊息216之標頭及/或異動命令位元之後。
本文中所使用之資料大小為實例大小，且應理解，可使用任何合適的資料介面及儲存大小比率。圖12及圖13說明在輸出時，如何仍然能夠以「正確」或預期邏輯次序存取以不同於「正確」或預期邏輯次序之次序儲存的資料。為易於論述，本文中一起論述圖12及圖13。應注意，每一節點200表示各別列控制器126、資料路徑144之對應部分及對應微型分區92 (例如，可程式化邏輯66與列控制器126之間的介面)。
CM 132可在串流資料協定中與微型NOC 142通訊。遵循串流資料協定之訊息在資料路徑144上逐個地傳達。每一列控制器126可檢測每一訊息216。當訊息216橫穿至對應於列控制器126之資料路徑144之一部分中時，列控制器檢測訊息216之標頭以判定訊息216是否針對自身。實際上，列控制器126讀取訊息216之標識符。列控制器126可自CM 132或自資料路徑144之上游部分接收資料路徑144上的訊息(其中圖12中展示訊息216之路徑的箭頭展示訊息可在微型NOC 142之資料路徑144上行進之方向，使「E」資料214自「C」資料214向上游傳輸穿過「G」資料214)。應注意，「E」資料214對應於微型分區92，其安置於與對應於「C」資料214之微型分區92不同的位置(例如，相對於其對應微型NOC 142節點之不同位置)處。在標識符將另一列控制器126標識為目標端點時，列控制器126使用資料路徑144在下游傳遞訊息216。
然而，在標識符指示列控制器126作為目標端點時，列控制器126可根據經由訊息指示之異動命令操作，且因此可根據經程式化至列控制器126中之組配(例如，由訊息216或由先前所接收訊息標識之組配)儲存訊息216之資料中的至少一些。若異動命令指示讀取操作，則列控制器126可自其記憶體或自微型分區92讀取資料且將資料寫入至訊息216之槽218中。列控制器126可接著將訊息返回至資料路徑144。
由於資料路徑144根據串流資料協定傳輸，因此訊息216可在返回直至CM 132之前傳輸至微型NOC 142行之最後一個列控制器126。在一些情況下，列控制器126回應於第一次接收訊息216而擷取資料(例如，在資料路徑144上之向下傳輸上)，且可回應於第二次接收訊息216而將資料寫入至訊息216之槽218 (例如，在資料路徑144上之向上傳輸上)。
自每一列控制器126讀取之資料可以「正確」或預期邏輯次序儲存於緩衝器210中。CM 132可使用緩衝器來打包或解析訊息216之資料。緩衝器210可為減小或減少來自處理背壓(諸如，暫存器212與緩衝器210之間或在微型NOC 142與緩衝器210之間的背壓)之啟動-停止潛時的任何合適大小。資料214以擷取次序儲存於緩衝器210中，接著輸出至暫存器212。暫存器212可隨時間推移而填充具有資料(例如，由第一時間資料之「0」下標及下一時間資料之「1」下標表示)。暫存器212可為雙向的，且資料可基於來自CM 132之資料流之方向而自暫存器212讀取或寫入至暫存器212。應注意，訊息緩衝器178可包括緩衝器210及/或暫存器212，或緩衝器210及/或暫存器212可安置於可由CM 132存取之系統中的其他地方。
不管資料係以「正確」或預期邏輯次序自暫存器212讀取，資料214可根據不同次序儲存於可程式化邏輯66中。舉例而言，在圖13中，「D」資料214A儲存於等於訊息216之1的位元位置中，但首先輸入至訊息216中。若資料已以「正確」或預期邏輯次序儲存，則「D」資料214A已經為待儲存於訊息216中之第二資料。與每一資料214相關聯之條帶標識符(SID)向各別列控制器126指示即使當資料以其他方式無序地儲存時，哪個槽插入資料214。由於「D」資料214A對應於SID=1，因此節點200A之列控制器知道將「D」資料214A寫入第二槽218中。無序地儲存但使用此等條帶標識符方法在訊息216中重新佈置之資料可在訊息216自微型NOC 142退出時以其「正確」或預期邏輯次序輸出。圖13展示SID，且應注意，類似過程可用於圖12中展示之系統中以經由微型NOC 142讀取資料214 (如藉由使用具有各別資料214之SID所指示)。SID可按照訊務標識符(TID)定義，其中TID用於標識各別微型NOC 142。TID可對應於各別微型NOC 142之邏輯位址(例如，以引導路由網路154將訊息216導向至何處)。
為了詳細闡述，CM 132可使用SID以標識經由資料路徑144發送之各別訊息216中的槽218位置。所標識槽218向列控制器126指示槽218中之哪一者內寫入其讀取資料。訊息216及其具有或不具有資料之槽返回至CM 132。CM 312可在其處理操作中使用訊息216與來自列控制器126之資料。條帶標識符准許在微型NOC 142行中自上而下(或反之亦然)行進之訊息使用邏輯次序而非實體次序來組織訊息或組織訊息內的資料。此減少或完全消除重排序緩衝器以在輸出之前重排序行資料，且因此可產生相對於使用重排序緩衝器之其他方法的高效較低成本電路設計。
圖12與圖13的不同之處在於圖13之資料使用資料條帶化方法存取。圖12展示在同一群組之所有資料儲存於同一微型NOC 142行中時出現的字計數頻寬。實際上，圖12中展示之資料214屬於資料之同一群組，且在輸出至暫存器212之前將負載至同一緩衝器210。相反，圖13展示用於在使用資料條帶化過程跨越不同微型NOC 142行儲存同一群組之資料時將資料214移動至暫存器212的過程。實際上，基於資料214之讀取次序將資料214寫入至可程式化邏輯66中。讀取次序定義在自緩衝器210讀取資料214時裝置所遵循之次序。讀取次序箭頭220展示實例讀取次序。讀取次序箭頭220突出顯示可如何在第二資料214「B 0」之前讀取資料214「A 0」，及所讀取之最後的資料214「H 0」可如何對應於第八讀取位置。在資料條帶化過程中，軟體、CM 132、編譯器16、設計軟體14、主機18或類似者可在判定微型NOC 142中之哪一者寫入資料214時考慮此讀取次序。舉例而言，資料214「A 0」及資料214「B 0」儲存於與不同微型NOC 142相關聯之記憶體中，使得一者之讀取可不延遲另一者之讀取。
圖13中所說明之操作可能夠相對於圖12中所說明之操作更加管線化。大體而言，管線化操作可產生具有改良輸送量及減少執行時間之操作。由於圖13中所說明之操作基於使儲存器中之資料條帶化的過程而啟用管線化讀取操作，因此使用此類操作之積體電路12可具有類似效能改良。
此等條帶化方法可准許將字寬度自列控制器126之原來寬度(例如，32至40位元或任何基礎位寬度)擴展至由相同或不同微型NOC 142中之多個列控制器126之資料寬度之串聯形成的任意寬度。圖14說明此寬度擴展之實例。
圖14為暫存器傳送級(RTL)設計檔案中參考之記憶體空間索引及藉由CM 132實施之相關聯資料條帶化的說明。在此實例中，來自兩個微型NOC 142之資料將具有在使用4個列控制器126 (例如4個節點200)之RTL中具有128位元有效資料寬度之記憶體236中的打包表示。類似於圖12及圖13，圖14亦具有用於自每一列控制器126提取資料的邏輯次序，其不同於微型NOC 142內部及微型NOC 142之間的實體次序。舉例而言，資料214「B」儲存於與資料214「A」不同之行中，且在資料214「D」之後。應注意，資料214可跨越多個節點200或完全儲存於一個節點200內。RTL指示資料214之部分(例如程式碼240)之串聯，且使資料214之部分與邏輯讀取次序相關聯。串聯可准許較大字拆分成較小字以用於經由列控制器126儲存，其中資料可獨立於邏輯讀取次序以任何合適次序跨越列控制器126實體地儲存。
待負載或卸載至節點200中之資料可來自晶片外記憶體，諸如記憶體236。記憶體236可包括任何合適類型之記憶體，諸如記憶體64、雙倍資料速率(DDR)記憶體、唯讀記憶體、讀寫記憶體、高頻寬記憶體等。記憶體236有時亦可為安置於另一組件或裝置中之記憶體，而非作為專屬記憶體裝置。
微型NOC 142之每一節點200可具有其自身的指派標識符(MID)。微型NOC 142之每一節點200具有其自身MID，但不同微型NOC 142行中之節點200可共用MID。MID可經指派至單個列控制器126或列控制器126之群組。記憶體控制器238可使用MID來參考單個列控制器126。舉例而言，在至目標列控制器126之訊息中包括MID可指示目標列控制器126，其中每一列控制器126具有單獨MID。記憶體控制器238可使用參考列控制器126之群組的MID以在可程式化邏輯66之不同部分之間形成字，諸如負載/卸載分批操作、先進先出(FIFO)串流操作或類似者。當同步時，記憶體控制器238及/或CM 132可使用個別尋址的列控制器126來執行操作。舉例而言，若記憶體控制器238將個別地存取同步為群組但具有各別MID之列控制器126，則關於同步之細節可提供於系統級處，諸如在設計階段期間或利用對人機介面之輸入。記憶體控制器238可指示各別CM 132關於如何儲存資料及/或是否使用同步以形成「寬字」(亦即，跨越不同節點200內之多個儲存位置的所儲存資料)。
記憶體控制器238可使用此等分批或分批類操作以擷取或儲存對應於寬字之資料。當資料在形成寬字之多個節點200之間移動時，CM 132可在操作完成時接收確認訊號(或指示)，傳信所接收資料表示全寬字，且因此為最後的。CM 132以維持來自形成寬字之不同節點200之資料之間的同步的方式自微型NOC 142接收資料。舉例而言，在個別尋址操作中，讀取操作及/或寫入操作可使節點200處之同步訊號切換。此切換可用於在不同列控制器126之間於系統級處同步完成各別讀取操作或寫入操作。記憶體控制器238及/或CM 132可在個別尋址的列控制器126之間執行負載/卸載分批操作、FIFO分批操作或系統級同步操作以寫入或讀取寬字。
一或多個列控制器126可使用同一MID來參考。實際上，CM 132可使用一個MID呼叫列控制器126之群組。CM 132可使用MID利用單一命令參考列控制器126之群組，諸如在執行分批操作時。
實例分批操作包括負載及/或卸載操作，其可涉及在對應於列控制器126之群組的可程式化邏輯66與同一或多個CM 132通訊之裝置之間傳輸的相對大量資料。當執行負載或卸載操作時，CM 132可指示目標群組中之每一各別列控制器126重複類似操作。負載及卸載操作亦可使用同步訊號切換以同步系統級處之讀取或寫入操作。自各別列控制器返回至發起CM 132之命令完成回應可指示群組之相關聯操作完成。命令完成回應可藉由群組之最後一個列控制器126產生以執行指示群組之操作完成的操作。CM 132可使用NOC 146將命令完成回應傳輸至發起裝置(例如，請求分批命令之效能的裝置)。
CM 132可使用共用MID以在執行FIFO分批操作時存取列控制器126之群組。此模式需要群組中之相關聯列控制器126監測及控制就緒/有效訊號以保持其自身同步。對於讀取操作，此意謂追蹤共用就緒訊號。就緒訊號可支援關於撤銷確證之就緒潛時。訊號撤銷確證之指示可幫助准許就緒訊號之管線化以增大能夠同步之列控制器126的跨度。對於寫入操作，微型NOC 142判定群組中之列控制器126中之每一者具有準備傳送之足夠的及特定量的資料。驗證每一者皆準備好傳送資料，從而減小由於一些列控制器126在不同時間準備好而分批操作在部署時失步的可能性。因此，微型NOC 142可將資料傳送至CM 132，且可在FIFO分批操作期間使每一列控制器126保持邏輯上彼此同步。在一些情況下，自資料條帶化之潛時節省可藉由FIFO分批寫入操作補償移動資料時的此有意延遲，從而使潛時差可忽略。
為了重申，個別列控制器126經由與節點200之關聯與可程式化邏輯66之部分及資料路徑144之分區相關聯。微型NOC 142中之每一節點200經指派不同MID，且不同微型NOC 142可共用同一範圍之MID。此使得對微型NOC 142行中相對位置處之不同節點200之實體位置的參考在微型NOC 142之間相同(因為幾何形狀對於設計可為恆定的)。微型NOC 142使用訊務標識符(TID)而彼此區別。包開始程式碼及包結束程式碼可用於在各別訊息中劃分MID、TID、SID、標頭及酬載。在一些情況下，包開始程式碼及包結束程式碼僅區分訊息之開始/停止，且每一標頭、MID、TID、SID、標頭及酬載具有每一異動之一致且已知的大小。此等程式碼可由具有與預期儲存於酬載中之資料不同之值的資料製成。經指定用於在目標微型NOC 142上傳輸之訊息(亦即訊務)包括目標微型NOC 142之TID。舉例而言，圖9及圖10之SR區塊152可參考TID以判定是轉發還是傳遞訊息。當頻寬或QoS度量並未由所接收命令直接暗示(亦即，將某一微型NOC 142指定於較低頻寬或較小優先級)時，TID可用於分配頻寬及/或管理QoS度量至各別節點200。TID亦定義行內及/或跨行之條帶化集合，且可用於執行圖13中所展示之資料條帶化。
實際上，MID可用於對節點200進行未條帶化資料寫入操作且標識哪些節點200在讀取操作之後返回讀取資料。TID可用於自節點之資料讀取操作及用於條帶化資料寫入操作。舉例而言，圖12之訊息216可包括寫入命令及MID。當訊息216之MID匹配節點200 (例如，指派至列控制器126)之MID時，節點200自訊息216獲取儲存於訊息216中之資料且將資料寫入至其裝置中。當如此進行時，列控制器126可自訊息216移除資料，從而留下槽218。對於非條帶化讀取操作，若訊息216之TID匹配指派至包括節點200之微型NOC 142的TID，則節點200 (亦即，使用列控制器126)可將其資料寫入至訊息216之槽218中，且將訊息216標記為藉由將其MID寫入至訊息216之標頭中而獲得。然而，對於條帶化讀取操作及/或條帶化寫入操作，訊息216之TID標識哪些節點200應回應於訊息，且SID定義訊息216中之哪個槽屬於該節點200。遵循此等過程可准許CM 132藉由產生視需要及/或如QoS協議所定義而分配資源(例如頻寬)之訊息集合來控制微型NOC 142上之每一頻寬分配及QoS度量。
使用者可直接具現化RTL中之列控制器126，且可經由在RTL中可用之記憶體構造，諸如經由參考列控制器126 (及因此節點200)之子集的MID (或TID)來推斷列控制器126之具現化。此可包括自高階語言產生之RTL，諸如OPENCL®或在高階綜合(HLS)操作期間使用之語言。此記憶體可視為可程式化邏輯66中之邏輯記憶體，因為其尚未置放至實體位置中。結束用於列控制器126之實體節點200為設計軟體14及/或編譯器16在編譯期間置於設計以產生組配位元流時所作出的選擇。
現參考關於直接尋址操作之更多細節，圖15為第一實例記憶體操作之說明。在此實例中，目標節點200藉由可程式化邏輯66A之一部分產生之命令來尋址，該可程式化邏輯66A不同於對應於目標節點200之可程式化邏輯。來自詢問裝置之命令可遵循類似方法尋址目標節點200或一或多個其他目標節點200。此外，儘管此等操作經描述為由CM 132執行，但任何合適處理器可執行操作中之一些或全部，諸如記憶體控制器238及/或另一CM 132。
如上文所描述，每一經啟用列控制器126 (例如，對應於各別經啟用節點200)具有積體電路12之全局位址空間中的位址。位址可包括標識特定微型NOC 142內之列控制器126之位置的MID與TID之組合或與該組合相關聯。
讀取操作及/或寫入操作可遵循以在任何介面橋接器(AXI橋接器)上發出讀取命令或寫入命令之裝置開始的過程。在此實例中，可程式化邏輯66A產生讀取命令或寫入命令(例如，在操作「1」處)。為易於揭露，讀取命令及/或寫入命令概括為「存取命令」。CM 132可自NOC 146接收已發出存取命令，且可在已發出存取命令中執行指定操作(例如，在操作「2」處)。所產生訊息可包括TID及MID以導引經由路由網路154至目標節點200之傳輸。一旦訊息位於微型NOC 142上(例如，經由資料路徑144傳輸)，經尋址節點200就將訊息標識為其自身，且可基於藉由存取命令指示之異動類型自訊息216擷取資料或將資料寫入至訊息216。經尋址節點200可將修改訊息返回至微型NOC 142。當CM 132接收訊息或確認訊號時，CM 132經由NOC 146將異動結果返回至從屬介面248 (例如，在操作「3」處)。從屬介面248將異動結果傳遞至可程式化邏輯66，該可程式化邏輯66最終將異動結果、異動完成訊息或確認或兩者傳輸至請求主控實體、可程式化邏輯66A (例如，在操作「4」處)。舉例而言，當請求主控實體為AXI主控裝置時，返回至請求主控實體之異動完成訊息或確認包括或為AXI異動完成訊息。
直接尋址操作有時可使用CM 132與節點200之間的可見訊號交換來針對直接尋址操作之不同過程發出訊號(例如，就緒訊號、確認訊號)。此外，直接尋址操作有時可使用每當節點200之異動完成時切換之確認訊號。此訊號切換可用於追蹤例如系統使用率以導引未來設計決策。舉例而言，軟體可藉由基於系統使用率作出之一或多個設計決策而比較系統使用率，以減小過度程式化及/或過度使用可程式化邏輯66之一個區域而非另一個的可能性。亦應注意，異動大小可由請求異動之介面的大小定義。在此情況下，異動大小可等於主控介面246及/或從屬介面248之資料寬度。然而，在其他情況下，可基於請求電路或應用(例如請求主控裝置)使用其他資料寬度。
現參考關於負載/卸載操作之更多細節，圖16為實例卸載操作之說明，且圖17為負載操作之實例。負載/卸載操作可負載或卸載一或多個節點200。實例包括將資料移動至一或多個節點200中或從該一或多個節點200中移出，該一或多個節點200對應於AI計算之權重、對應於用於訊號處理之常數、對應於OPENCL®計算之編組或未編組資料，及類似者。待負載或卸載至節點200中之資料可來自晶片外記憶體，諸如記憶體236。記憶體236可包括任何合適類型之記憶體，諸如記憶體64、雙倍資料速率(DDR)記憶體、唯讀記憶體、讀寫記憶體、高頻寬記憶體等。記憶體236有時亦可為安置於另一組件或裝置中之記憶體，而非作為專屬記憶體裝置。用於卸載之資料亦可來自任何可尋址介面，諸如從屬介面(例如，自任何可尋址介面存取)。此可包括軟邏輯從屬器、一或多個處理器或任何合適之資料產生組件。應注意，微型NOC 142亦可在同一晶片上之一或多個節點200之間移動資料。
負載及卸載操作可使用命令及訊號交換過程，因為該等操作使得資料區塊在端點與一或多個指定節點200之間經由一或多個CM 132交換。當另一裝置可存取移動資料時，可認為命令完成，諸如可程式化邏輯66之請求部分、主控裝置、以通訊方式耦接至NOC 146或記憶體236之裝置。
現參考圖16，在CM 132與來自可程式化邏輯66A之命令的目標節點200之間的正在進行的異動可在CM 132發出對應於命令之訊息之前完成。大體而言，當操作正在進行時，CM 132准許正在進行的操作在發出衝突操作之前完成。來自任何主控、詢問裝置之任何命令可遵循類似方法尋址一或多個目標節點200。此外，儘管此等操作經描述為由CM 132執行，但任何合適處理器可執行操作中之一些或全部，諸如記憶體控制器238及/或另一CM 132。
為了闡述卸載操作，CM 132可根據利用圖15描述之直接尋址操作使用軟邏輯異動將資料寫入至目標節點200中(例如在操作「1」處)。當可程式化邏輯66A向主控介面246發出卸載命令(例如，在操作「2」處)時，此可為正在進行的異動。可程式化邏輯66A產生之命令可為用以控制從屬介面150之暫存器的寫入命令，且該命令可包括描述哪一節點為微型NOC 142之目標的參數、資料將自目標節點200移動至從屬裝置之從屬裝置的位址範圍，以及異動的大小。CM 132可參考參數及任何內部訊息協定以自目標節點200擷取資料(例如，在操作「3」處)。如本文中所描述，CM 132之提取可涉及擷取跨多個節點200及/或多個微型NOC 142條帶化的資料，可涉及在異動結束時將訊號自節點200之列控制器126切換至節點200之可程式化邏輯66中，可涉及等待將確認訊號傳輸至主控介面246直至命令完成，或類似者。CM 132可基於參數將來自讀取異動(亦即，自目標節點200讀取資料)之結果作為寫入異動發出至從屬介面256 (例如，在操作「4」處)。從屬介面256可將用於實施之寫入異動傳輸至記憶體236。若CM 132接收到的異動多於CM 132執行異動之速率，則每一各別CM 132中之命令佇列174可將一或多個未完成異動排入佇列。
現參考圖17，圖16之相同CM 132協調負載操作。此處依賴於圖16之復述來描述負載操作。類似於卸載操作，經程式化至可程式化邏輯66A中之使用者邏輯及/或功能可產生指示負載操作之命令(例如，在操作「1」處)。可程式化邏輯66A產生之命令可為用以控制從屬介面150之暫存器的寫入命令，且該命令可包括描述哪一節點為微型NOC 142之目標的參數、資料將自目標節點200移動至從屬裝置之從屬裝置的位址範圍，以及異動的大小。在一些情況下，NOC 146之介面電路系統可檢查來自主控介面246之寫入命令以判定CM 132對應於目標節點200。基於經判定CM 132，NOC 146將寫入命令路由至從屬介面150。此寫入命令可視為負載命令。CM 132在從屬介面150處接收寫入命令且檢查該寫入命令以判定晶片外記憶體位址。CM 132可經由NOC 146向從屬介面256發出晶片外記憶體讀取命令，以請求返回寫入命令指示之晶片外記憶體位址所指定的資料(例如，在操作「2」處)。
NOC 146將返回資料自從屬介面256路由至主控介面148，以向CM 132提供返回資料(例如，在操作「3」處)。CM 132基於從屬介面150 (來自原始負載命令)及/或內部訊息協定中指定之參數將返回資料傳輸至目標節點200 (例如，在操作「4」處)。如本文中所描述，CM 132可讀取跨多個目標節點200及/或多個微型NOC 142條帶化之資料。條帶化資料之讀取可涉及在異動結束時將訊號自目標節點200之列控制器126切換至目標節點200之可程式化邏輯66中，可涉及等待將確認訊號傳輸至主控介面246直至命令完成，或類似者。一旦已針對每一參考目標節點200完成負載命令，其他裝置或操作便可使用儲存於目標節點200中之負載資料(例如，在操作「5」處)。如先前所指出，每一各別CM 132中之命令佇列174可將一或多個未完成異動排入佇列。
現參考關於FIFO讀取/寫入操作之更多細節，圖18為實例FIFO讀取操作之說明，且圖19為實例FIFO寫入操作。FIFO讀取/寫入操作可類似於負載/卸載操作，但不同之處在於資料在一或多個目標節點200與諸如記憶體236之從屬裝置之間持續串流傳輸，而非資料區塊。兩種類型操作之間的一個差異為目標節點200可以像具有就緒/有效訊號之輸入FIFO及/或輸出FIFO一樣起作用。
現參考圖18，一或多個目標節點200在經指示經由CM 132自記憶體236讀取資料之前藉由來自CM 132之訊息尋址。來自詢問裝置之命令可遵循類似方法尋址目標節點200或另一目標節點200(或節點200之群組)。此外，儘管此等操作中之一些經描述為由CM 132執行，但任何合適處理器可執行操作中之一些或全部，諸如記憶體控制器238及/或另一CM 132。
為了闡述卸載操作，可程式化邏輯66A可向主控介面246發出FIFO讀取命令。可程式化邏輯66A產生之命令可為用以控制從屬介面150之暫存器的寫入命令，且該命令可包括描述哪一節點為微型NOC 142之目標的參數、資料將自目標節點200移動至從屬裝置之從屬裝置的位址範圍，以及異動的大小(例如，在操作「1」處)。CM 132可參考參數及任何內部訊息協定以自目標目的地(在此情況下，記憶體236之記憶體位址)擷取資料。CM 132可藉由經由在主控介面148處存取命令之NOC 146傳輸命令而進行該操作。
NOC 146可將命令自主控介面148傳遞至從屬介面256 (例如，在操作「2」處)。記憶體236可在從屬介面256處返回請求資料，且NOC 146可將資料自從屬介面256傳遞至CM 132之主控介面148 (例如，在操作「3」處)。CM 132可啟動目標節點200以分別發出分別表示目標節點200中之每一者中之可用空間的信用(例如，所監測信用級別)。CM 132可將資料之第一部分傳輸至目標節點200作為用以在自記憶體236發送全部資料之前測試傳輸之方式(例如，在操作「4」處)。目標節點200中之一或多者可確證有效訊號指示第一部分資料至CM 132之成功初始傳輸(例如，在操作「5」處)。回應於有效訊號，CM 132繼續進行在目標節點200與記憶體236之間交換資料(例如，在操作「6」處)。此FIFO讀取模式可繼續，直至CM 132經指示終止操作，直至計時器逾期跟蹤操作之執行，直至目標節點200耗盡信用，或類似者，此時FIFO讀取操作停止或暫停(例如，在將額外信用添加至目標節點200之信用級別時)。每一各別CM 132中之命令佇列174可准許連續複雜的資料移動模式。
現參考圖19，一或多個目標節點200在經指示經由CM 132將其資料負載至記憶體236之前藉由來自CM 132之命令尋址。圖19之許多操作類似於圖18中之操作，但次序相反。此處依賴於圖18之復述來描述圖19。
實際上，可程式化邏輯66A可向主控介面246發出FIFO寫入命令(例如，在操作「1」處)。FIFO寫入命令可包括待負載至從屬介面150之類似於圖18之操作「1」處所描述之參數的參數。回應於在從屬介面150處接收FIFO寫入命令，CM 132可向對應於訊息緩衝器(例如，圖10之訊息緩衝器178)中之可用空間的目標節點200發出信用(例如，增加信用級別，指派信用級別)。在準備好接收資料時，目標節點可確證就緒訊號(例如，在操作「2」處)。使用者邏輯及/或應用程式可藉由在確證就緒訊號時確證有效訊號而將資料寫入至目標節點中(例如，在操作「3」處)。在進行此操作時，目標節點200可將記貸節點資料(亦即，經由FIFO寫入命令指定之資料)發送至CM 132 (例如，在操作「4」處)。CM 132經由介面148及256接收記貸節點資料且將其傳遞至記憶體236 (例如，在操作「5」處)。記貸節點資料可儲存於來自操作「1」之原始寫入命令中所指定的目標位址處，但應注意，記憶體控制器238可能在原始目標位址與實際儲存位置之間轉譯或重定向。此資料交換繼續進行，直至目標節點200 FIFO接近滿及/或直至耗盡原始寫入命令中之經定義資料大小。在CM 132達到藉由來自可程式化邏輯66A之原始寫入命令之參數而設置之異動的臨限值計數級別時，CM 132可判定經定義資料大小已耗盡(例如在操作「6」處)。每一各別CM 132中之命令佇列174可准許連續複雜的資料移動模式。
儘管圖15至圖19描述產生異動請求之可程式化邏輯66A，但應理解，任何裝置硬體及/或軟體(諸如軟邏輯、硬邏輯或硬處理器系統(HPS))及/或PCIe有時可產生存取命令。一個實例可為駕駛員在HPS上執行，且另一實例可為加速器功能單元(AFU)將神經網路權重自一或多個記憶體負載至目標節點200中。可程式化邏輯66A外部產生之命令可使用圖11之尋址空間參考一或多個CM 132、一或多個微型NOC 142、一或多個列控制器126或類似者。
此外，儘管圖15至圖19描述由一或多個CM 132執行之直接尋址及分批尋址操作，但CM 132亦可執行其他操作。舉例而言，CM 132可將命令填補至不同字大小或自命令去除填補，以使其與由列控制器126使用之協定相容。CM 132可回應於來自記憶體控制器238之命令而操作，該等命令可包括資訊，如利用額外位元填補命令之指示、命令類型、用於由命令指示之操作的狀態及控制位元、資料傳送大小(例如，准許在分批操作期間傳輸之位元的量)以及發送操作結果之目的地的緩衝位址。資料傳送大小可以字為單位定義異動長度，且可等於命令指示分批操作時群組中之列控制器126的數目。
本文中所描述之系統及方法可與單個消費者應用或與多個消費者應用一起使用。舉例而言，多個消費者可具有在可程式化邏輯66中經程式化之各別設計。在此等情況下，積體電路12之裝置，諸如NOC 146、記憶體控制器238及CM 132可平衡多個消費者中之每一者的異動。實際上，多個消費者可具有相等頻寬分配，且使用循環排程方法為每一消費者同等地拉動異動之異動排程協定可工作。
然而，可出現不同消費者為不同頻寬支付之情況。為管理具有一或多個不同指派頻寬之消費者的異動之排程，CM 132可包括一或多個信用級別。信用級別可表示用於CM 132、微型NOC 142、列控制器126或其任何組合之分配頻寬。積體電路12之控制器，諸如記憶體控制器238可將異動信用分配至CM 132，且回應於該分配，CM 132可使用分配信用增加信用級別中之一或多者。此等信用可為信用之指示，數值之此數位表示指示信用級別。CM 132可在利用目標節點200排程異動時參考信用級別以幫助控制背壓。此可准許資料在從屬裝置與具有端對端流量控制之目標節點200之間移動。應注意，如本文中所描述，CM 132可使用訊息管理器180監測頻寬級別及/或預測頻寬分配，以判定訊息緩衝器178有空間用於排程下一訊息及/或群組異動之狀態(例如「就緒」狀態或「完成」狀態)。由訊息管理器180監測之頻寬級別可包括或為信用級別。以此方式，信用級別之值可表示分配至對應於信用級別之消費者之總頻寬的比例(亦即，指派至消費者之列控制器126、節點200、微型NOC 142、CM 132)。總頻寬分配之比例可判定在每一排程循環處向信用級別指派多少頻寬。總頻寬分配之比例亦可相對於其他消費者之其他傳輸速率設置傳輸速率，以相對於其他消費者之應用增加或減少對應於該消費者應用之訊息的優先級。
在一些情況下，訊息216可包括廣播及/或多播命令。以此方式，一或多個節點200可對訊息216之命令作出回應。舉例而言，經部署至一個MID、整個微型NOC 142或類似者之下的節點200之群組的組配可經由同一訊息216廣播。
訊息216可包括引起冷或溫重設之效能的指示(例如，冷重設及/或溫重設訊號亦與訊息216中之資料一起發送)。冷重設在經由訊息216 (例如，經由MID之節點200、經由MID之節點群組、經由TID之微型NOC行)尋址至重設狀態之每一端點處獲取邏輯。重設節點200可在冷重設之後重新組配。溫重設在節點200中重設足夠的邏輯以校驗至節點200之訊息216理想地起作用。可在溫重設期間監測度量以校驗效能，諸如完成操作之總時間、潛時、積壓或類似者。溫重設可不影響列控制器126之記憶體中之使用者資料內容及/或儲存於可程式化邏輯66中之內容，且冷重設可清除列控制器126及/或節點200之使用資料內容。溫重設可使得微型NOC 142重新加工及/或重新初始化，以便回應於自溫休息判定微型NOC 142未按需要操作而調整微型NOC 142之操作。
在一些系統中，組配位元流可將微型NOC 142及微型分區支援架構程式化至可程式化邏輯66A中。一些系統可使CM 132在通電及/或初始化時將標識符指派至組件。此可隨時間推移在負載至積體電路12中之組配位元流之間併入有指派至一或多個CM 132之數個列控制器126及/或數個微型NOC 142的變化，從而增加架構之靈活性且准許重新設計。為此，當積體電路12通電時，每一各別CM 132走向每一節點200，從而向每一節點200指派用於該微型NOC 142之各別MID。有時，精密訊息可用於將MID選擇性地指派至未標記節點200。CM 132可傳輸精密訊息。每一節點200可看到精密訊息，且在已加工節點200或其已經指派MID之情況下傳遞該精密訊息。最終，精密訊息由缺乏MID且尚未加工之節點200接收。此節點將假定由精密訊息指示之MID。精密訊息說明CM 132可用於將MID指派至節點200之過程。實際上，在啟動處，每一節點可能尚未經加工且因此可能缺乏MID，但CM 132可藉由將精密訊息依序輸出至節點中之每一者而將各別MID指派至每一節點。
每一訊息緩衝器178之大小可基於微型NOC 142之配置而判定。實際上，在判定各別訊息緩衝器178之大小時，設計軟體14、編譯器16及/或主機18可考慮可在任一個時間出現之各別微型NOC 142與CM 132A之間的未完成異動的最大數目或可能數目。每一訊息緩衝器178之大小可經選擇以適應未完成異動之最大或預期數目。
簡要地參考設計及編譯操作，編譯器16、主機18及/或設計軟體14可知曉哪一個暫存器傳送級(RTL)軟邏輯用於在可程式化邏輯66中實施電路系統應用程式。編譯器16、主機18及/或設計軟體14可使用此資訊將NOC 146之主控橋接器組配為具有所使用列控制器126及/或微型NOC 142之標識符。編譯器16、主機18及/或設計軟體14亦可使用此資訊產生用於尋址包括檔案之名稱。在寫入RTL時，設計軟體14例如可使用具有所定義資料源及資料端點但不具有所定義記憶體及邏輯位置之占位器區塊。在編譯期間，可產生包括記憶體及邏輯位置以實施待由占位器區塊執行之操作的「包括檔案」。包括檔案可包括推斷(或在RTL中具現化)之邏輯記憶體與位址之間的一或多個命名關聯。編譯器16、主機18及/或設計軟體14可在編譯操作之RTL分析階段中產生包括檔案。舉例而言，可在定義記憶體映射以藉由可程式化邏輯66導引未來記憶體異動時產生包括檔案。支援命令介面之NOC 146的主控橋接器可提供與實體CM 132之轉譯。包括檔案可提供CM 132之邏輯位址。編譯器16、主機18及/或設計軟體14可在設計擬合操作之後產生NOC邏輯至實體位址轉譯表，且可將轉譯表作為裝置組配之部分儲存於主控橋接器中。
在設計階段期間，與設計軟體14相關聯之可視化工具可展示設計中之列控制器126之實體位置。可視化工具亦可展示列控制器位置對設計具有之時序影響，以及預期頻寬或潛時。時序、頻寬及/或潛時度量可針對整個設計、針對設計彼此比較之部分或類似者展示。利用可視化工具，使用者可執行列控制器126之手動置放以判定置放之影響。可能直至重新編譯設計之後才在所呈現度量中反映置放之影響。
雖然本揭露內容中所闡述之實施例可能易受各種修改及替代形式影響，但特定實施例已在圖式中作為實例展示，且已在本文中詳細描述。舉例而言，可實施本文中所描述之實施例及/或技術之任何合適組合。此外，可使用數字格式之任何合適組合(例如，單精度浮點、半精度浮點、bfloat16、延伸精度及/或類似者)。此外，每一DSP電路系統及/或DSP架構可包括任何合適數目個元件(例如，加法器、乘法器64、路由及/或類似者)。因此，應理解，本揭露內容並不意欲限於所揭示之特定形式。本揭露內容將涵蓋屬於如由以下隨附申請專利範圍定義之本揭露內容之精神及範圍內的所有修改、等效物及替代例。
本揭露內容之技術效應包括提供微型分區架構之系統及方法。藉由准許可程式化網狀架構之程式化發生在網狀架構之較小區上方，本文中所描述之微型分區架構有益於可程式化邏輯裝置，諸如場可程式化閘陣列及/或其他可組配裝置之操作。本文中所描述之系統及方法可使得1位元寬資料暫存器(例如微型資料暫存器((DR))將資料傳輸至可程式化網狀架構之較小區或自該等區傳輸資料。通過結合微型分區使用微型晶片網路(微型NOC)可進一步改良微型分區架構所帶來的益處。每一微型分區對應於列控制器，且列控制器經由共用資料路徑與控制系統通訊。控制系統可藉由協調跨越一或多個微型NOC及跨越一或多個列控制器之資料讀取及寫入操作來改良微型分區架構內之資料異動。跨越微型分區架構之協調操作實現微型分區架構組件內之記憶體與外部記憶體之間的大規模資料移動。此外，本文中描述使得能夠分別尋址每一列控制器及/或每一微型NOC之尋址過程。實現微型NOC之個別化尋址的此等系統及方法可改良資料處置操作，因為資料可不按邏輯次序儲存於微型分區架構內。 實例實施例
實例實施例1   一種積體電路，其包含：
一第一晶片網路，其安置於以一列及行柵格配置之多個微型分區之至少一部分周邊周圍，其中該等多個微型分區包含以通訊方式耦接至一第一列控制器之一第一微型分區；以及
一控制器，其經組配以使用一第二晶片網路沿列之一行將一命令及第一資料自一第二列控制器傳輸至該第一列控制器，其中該第一列控制器經組配以使用該第一資料回應於該命令而執行一操作，且經組配以在該操作使得產生第二資料時使用該第二晶片網路將該第二資料返回至該控制器。
實例實施例2   如實例實施例1之積體電路，其中該等多個微型分區包含安置於該列及該行柵格內與該第一微型分區不同之一位置處的一第二微型分區，且其中該第一列控制器經組配以至少部分地與程式化該第二微型分區之該第二列控制器並行地程式化該第一微型分區。
實例實施例3   如實例實施例1之積體電路，其中該第二晶片網路包含一資料路徑，該資料路徑表徵為與該控制器之一路由區塊相同的一資料寬度。
實例實施例4   如實例實施例1之積體電路，其包含安置於該第一列控制器下方之一第三列控制器，其中該第三列控制器及該第一列控制器耦接至一共用資料路徑，且其中該第一列控制器經組配以在准許該第二列控制器存取該命令之前存取經由該共用資料路徑傳輸之該命令。
實例實施例5   如實例實施例1之積體電路，其中一串流資料包包含該命令及該第一資料，且其中該串流資料包包含該命令作為一標頭之部分。
實例實施例6   如實例實施例5之積體電路，其中該第一列控制器經組配以：
判定該標頭匹配與該第一列控制器相關聯之一標識符之至少一部分；以及
自一共用資料路徑移位該串流資料包以停止該串流資料包經由該共用資料路徑之傳輸。
實例實施例7   如實例實施例5之積體電路，其中該標頭包含該第一列控制器之一指示。
實例實施例8   如實例實施例1之積體電路，其中該第一微型分區包含各自耦接至一資料暫存器之多個邏輯存取區塊。
實例實施例9   如實例實施例8之積體電路，其中該資料暫存器包含一1位元寬資料路徑、一第一正反器及一第二正反器，且其中該1位元寬資料路徑耦接於該第一正反器與該第二正反器之間。
實例實施例10 一種方法，其包含：
自可程式化邏輯電路系統之一部分接收一存取命令；
判定在該存取命令中指定之一目標節點；
使用該目標節點判定一目標微型晶片網路行；
產生一訊息，以致使讀取或寫入與該目標節點相關聯之資料，其中該訊息包含包含該目標節點之一目標微型晶片網路行之一第一標識符；以及
將該訊息輸出至路由網狀架構，該路由網狀架構經組配以基於該第一標識符傳遞或轉發該訊息。
實例實施例11 如實例實施例10之方法，其包含：
自該存取命令判定一參數；以及
自該參數判定該目標節點。
實例實施例12 如實例實施例10之方法，其包含：
產生該訊息以包含該目標節點之一第二標識符，其中該目標節點與該目標微型晶片網路行之一第一節點之間的每一節點判定該訊息之該第二標識符是否匹配其自身標識符。實例實施例13    如實例實施例11之方法，自一路由網路接收該訊息，其中該訊息包含在該目標節點將所請求資料插入至該訊息中之前預先儲存於該目標節點中的該所請求資料。
實例實施例14 如實例實施例13之方法，回應於該目標節點將該所請求資料插入至該訊息中而接收一經切換確認訊號。
實例實施例15 一種系統，其包含：
可程式化邏輯電路系統，其包含組配記憶體；
第一控制電路系統，其安置於該可程式化邏輯電路系統之部分之間；以及
第二控制電路系統，其安置於該可程式化邏輯電路系統外部，其中該第二控制電路系統經組配以：
自可程式化邏輯電路系統之一部分接收一存取命令；
判定在該存取命令中指定之一目標節點；
使用該目標節點判定一目標微型晶片網路行；
產生一訊息，以致使與該目標節點相關聯之資料之一讀取或寫入，其中該訊息包含包含該目標節點之一目標微型晶片網路行之一標識符；以及
將該訊息輸出至路由網狀架構，該路由網狀架構經組配以基於該標識符傳遞或轉發該訊息以將該訊息路由至該第一控制電路系統。
實例實施例16 如實例實施例15之系統，其中該第一控制電路系統經組配以至少部分地基於藉由使該訊息之目標資料移位通過該微型分區之每一1位元資料暫存器至少一次而自該目標節點之一微型分區之該等多個組配記憶體中的至少一些讀取該資料。
實例實施例17 如實例實施例15之系統，其中該第一控制電路系統經組配以至少部分地基於藉由使該訊息之目標資料移位通過該微型分區之每一1位元資料暫存器不超過一次而將該資料寫入至該目標節點之一微型分區之該等多個組配記憶體中的至少一些。
實例實施例18 如實例實施例15之系統，其中該目標節點包含用於執行校驗操作之一掃描暫存器。
實例實施例19 如實例實施例15之系統，其中該訊息包含經組配以指示待由該目標節點實施之一命令的一標頭。
實例實施例20 如實例實施例19之系統，其中該目標節點之一列控制器經組配以接收該訊息，且在校驗該標頭包含與該列控制器之標識符相匹配之一標識符之後，產生多個控制訊號以實施該命令。
本文中呈現及主張之技術經參考且應用於明確地改良本技術領域且因而並未抽象、無形或純理論的實際性質之材料物件及具體實例。此外，若附加至本說明書之末尾之任何申請專利範圍含有指定為「用於[執行][功能]…之構件」或「用於[執行][功能]…之步驟」的一或多個元件，則意欲根據35 U.S.C. 112(f)來解譯此類元件。然而，對於含有以任何其他方式指定之元件之任何申請專利範圍，意欲不根據35 U.S.C. 112(f)來解譯此類元件。
10:系統 12:積體電路 14:設計軟體 16:編譯器 18:主機 20:核心程式 22:主機程式 24:通訊鏈路 26:邏輯區塊 42:輸入/輸出電路系統 44:輸入/輸出接腳 46:互連資源 48,66:可程式化邏輯 50:可程式化元件 60:資料集 62:應用程式系統 64,236:記憶體 76:控制器 78,80,82:部分 92,92A,92B,92C,92D,92E:微型分區 104:邏輯存取區塊 106,106A,106B:位址暫存器 108:位址線緩衝器 110:算術邏輯元件 112:微型資料暫存器 114:LAB寬控制區塊 116:網狀架構 124:列區 126,126A,126B:列控制器 128,128A,128B,128C,128D:行區 130,130A,130B:本端分區管理器 132,132A,132B,132C:行管理器 140:進階介面匯流排 142,142A1,142A2,142A3,142B1,142B2,142B3,142C1,142C2,142C3,142D1,142D2,142D3:微型晶片網路 144:資料路徑 146:晶片網路 148,246:主控介面 150,248,256:從屬介面 152,152A,152B:半靜態路由區塊 154:路由網路 156:附圖標記 158:管線級 170:介面電路系統 172:資料轉譯器 174:命令佇列 176:狀態機 178:訊息緩衝器 180:訊息管理器 190:邏輯位址空間 192:CM位址邏輯區 194:行位址邏輯區 196:列控制器位址邏輯區 198,198A,198B,198C基:礎位址 200,200A:節點 210:緩衝器 212:暫存器 214,214A:資料 216:訊息 218:槽 220:讀取次序箭頭 238:記憶體控制器
本揭露內容之優勢可在閱讀以下詳細描述且參考圖式之後變得顯而易見，在圖式中：
圖1為根據實施例之用於程式化積體電路之系統的方塊圖；
圖2為根據實施例之圖1之積體電路的方塊圖；
圖3為根據實施例之包括圖1之積體電路及記憶體之應用程式系統的方塊圖；
圖4A為根據實施例之使用分區分配實施之圖1之積體電路之可程式化邏輯的方塊圖；
圖4B為根據實施例之使用微型分區分配實施之圖1之積體電路之可程式化邏輯的方塊圖；
圖5為根據實施例之圖4B之可程式化邏輯的方塊圖；
圖6為根據實施例之圖5之可程式化邏輯之微型分區的方塊圖；
圖7為根據實施例之可程式化邏輯的一部分及用於可程式化邏輯之該部分之至少一些控制電路系統的方塊圖；
圖8為根據實施例之耦接至圖7之列控制器之微型晶片網路資料路徑的方塊圖；
圖9為根據實施例之與圖8之行管理器(CM)相關聯之實例資料流的說明；
圖10為根據實施例之圖8之行管理器(CM)的方塊圖；
圖11為根據實施例之與圖10之行管理器(CM)相關聯之邏輯位址空間的說明；
圖12為根據實施例之可由圖10之行管理器(CM)使用之1行資料打包的說明；
圖13為根據實施例之可由圖10之行管理器(CM)使用之4行資料打包的說明；
圖14為根據實施例之藉由圖10之行管理器(CM)自暫存器傳送級(RTL)設計檔案參考之記憶體空間索引的說明；
圖15為根據實施例之由圖10之行管理器(CM)執行之第一實例記憶體操作的說明；
圖16為根據實施例之由圖10之行管理器(CM)執行之第二實例記憶體操作的說明；
圖17為根據實施例之由圖10之行管理器(CM)執行之第三實例記憶體操作的說明；
圖18為根據實施例之由圖10之行管理器(CM)執行之第四實例記憶體操作的說明；且
圖19為根據實施例之由圖10之行管理器(CM)執行之第五實例記憶體操作的說明。
66:可程式化邏輯
92,92A:微型分區
126A:列控制器
132:行管理器
140:進階介面匯流排
142:微型晶片網路
144:資料路徑
146:晶片網路
148:主控介面
150:從屬介面

Claims (20)

  1. 一種積體電路，其包含： 一第一晶片網路，其安置於以一列及行柵格配置之多個微型分區之至少一部分周邊周圍，其中該等多個微型分區包含以通訊方式耦接至一第一列控制器之一第一微型分區；以及 一控制器，其經組配以使用一第二晶片網路沿列之一行將一命令及第一資料自一第二列控制器傳輸至該第一列控制器，其中該第一列控制器經組配以使用該第一資料回應於該命令而執行一操作，且經組配以在該操作使得產生第二資料時使用該第二晶片網路將該第二資料返回至該控制器。
  2. 如請求項1之積體電路，其中該等多個微型分區包含安置於該列及行柵格內與該第一微型分區不同之一位置處的一第二微型分區，且其中該第一列控制器經組配以至少部分地與程式化該第二微型分區之該第二列控制器並行而程式化該第一微型分區。
  3. 如請求項1之積體電路，其中該第二晶片網路包含一資料路徑，該資料路徑表徵為與該控制器之一路由區塊相同的一資料寬度。
  4. 如請求項1之積體電路，其包含安置於該第一列控制器下方之一第三列控制器，其中該第三列控制器及該第一列控制器耦接至一共用資料路徑，且其中該第一列控制器經組配以在准許該第二列控制器存取該命令之前存取經由該共用資料路徑傳輸之該命令。
  5. 如請求項1之積體電路，其中一串流資料包包含該命令及該第一資料，且其中該串流資料包包含該命令作為一標頭之部分。
  6. 如請求項5之積體電路，其中該第一列控制器經組配以： 判定該標頭匹配與該第一列控制器相關聯之一標識符之至少一部分；以及 自一共用資料路徑移位該串流資料包以停止該串流資料包經由該共用資料路徑之傳輸。
  7. 如請求項5之積體電路，其中該標頭包含該第一列控制器之一指示。
  8. 如請求項1之積體電路，其中該第一微型分區包含各自耦接至一資料暫存器之多個邏輯存取區塊。
  9. 如請求項8之積體電路，其中該資料暫存器包含一1位元寬資料路徑、一第一正反器及一第二正反器，且其中該1位元寬資料路徑耦接於該第一正反器與該第二正反器之間。
  10. 一種方法，其包含： 自可程式化邏輯電路系統之一部分接收一存取命令； 判定在該存取命令中指定之一目標節點； 使用該目標節點判定一目標微型晶片網路行； 產生一訊息，以致使讀取或寫入與該目標節點相關聯之資料，其中該訊息包含含有該目標節點之一目標微型晶片網路行之一第一標識符；以及 將該訊息輸出至路由網狀架構，該路由網狀架構經組配以基於該第一標識符傳遞或轉發該訊息。
  11. 如請求項10之方法，其包含： 自該存取命令判定一參數；以及 自該參數判定該目標節點。
  12. 如請求項10之方法，其包含： 產生該訊息以包含該目標節點之一第二標識符，其中該目標節點與該目標微型晶片網路行之一第一節點之間的每一節點判定該訊息之該第二標識符是否匹配其自身標識符。
  13. 如請求項11之方法，自一路由網路接收該訊息，其中該訊息包含在該目標節點將所請求資料插入至該訊息中之前預先儲存於該目標節點中的該所請求資料。
  14. 如請求項13之方法，回應於該目標節點將該所請求資料插入至該訊息中而接收一經切換確認訊號。
  15. 一種系統，其包含： 可程式化邏輯電路系統，其包含組配記憶體； 第一控制電路系統，其安置於該可程式化邏輯電路系統之部分之間；及 第二控制電路系統，其安置於該可程式化邏輯電路系統外部，其中該第二控制電路系統經組配以： 自可程式化邏輯電路系統之一部分接收一存取命令； 判定在該存取命令中指定之一目標節點； 使用該目標節點判定一目標微型晶片網路行； 產生一訊息，以致使與該目標節點相關聯之資料之一讀取或寫入，其中該訊息包含含有該目標節點之一目標微型晶片網路行之一標識符；以及 將該訊息輸出至路由網狀架構，該路由網狀架構經組配以基於該標識符傳遞或轉發該訊息以將該訊息路由至該第一控制電路系統。
  16. 如請求項15之系統，其中該第一控制電路系統經組配以至少部分地基於藉由使該訊息之目標資料移位通過該微型分區之每一1位元資料暫存器至少一次而自該目標節點之一微型分區中之至少一些的該等多個組配記憶體讀取該資料。
  17. 如請求項15之系統，其中該第一控制電路系統經組配以至少部分地基於藉由使該訊息之目標資料移位通過該微型分區之每一1位元資料暫存器不超過一次而將該資料寫入至該目標節點之一微型分區中之至少一些的該等多個組配記憶體。
  18. 如請求項15之系統，其中該目標節點包含用於執行校驗操作之一掃描暫存器。
  19. 如請求項15之系統，其中該訊息包含經組配以指示待由該目標節點實施之一命令的一標頭。
  20. 如請求項19之系統，其中該目標節點之一列控制器經組配以接收該訊息，且在校驗該標頭包含與該列控制器之標識符相匹配之一標識符之後，產生多個控制訊號以實施該命令。
TW110135371A 2020-12-23 2021-09-23 微型晶片網路及微型分區基礎結構 TW202226032A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/132,663 US20220197855A1 (en) 2020-12-23 2020-12-23 Micro-network-on-chip and microsector infrastructure
US17/132,663 2020-12-23

Publications (1)

Publication Number Publication Date
TW202226032A true TW202226032A (zh) 2022-07-01

Family

ID=77989736

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110135371A TW202226032A (zh) 2020-12-23 2021-09-23 微型晶片網路及微型分區基礎結構

Country Status (5)

Country Link
US (1) US20220197855A1 (zh)
EP (1) EP4020246A1 (zh)
JP (1) JP2022100242A (zh)
CN (1) CN114662432A (zh)
TW (1) TW202226032A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11580054B2 (en) * 2018-08-24 2023-02-14 Intel Corporation Scalable network-on-chip for high-bandwidth memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE421823T1 (de) * 2004-08-12 2009-02-15 Koninkl Philips Electronics Nv Integrierte schaltung und verfahren zur paketvermittlungssteuerung
US10355909B1 (en) * 2017-02-21 2019-07-16 Intel Corporation Configuration of a programmable device
US10587534B2 (en) * 2017-04-04 2020-03-10 Gray Research LLC Composing cores and FPGAS at massive scale with directional, two dimensional routers and interconnection networks
US11169822B2 (en) * 2019-02-14 2021-11-09 Xilinx, Inc. Configuring programmable logic region via programmable network

Also Published As

Publication number Publication date
CN114662432A (zh) 2022-06-24
EP4020246A1 (en) 2022-06-29
JP2022100242A (ja) 2022-07-05
US20220197855A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
US11677662B2 (en) FPGA-efficient directional two-dimensional router
US11681645B2 (en) Independent control of multiple concurrent application graphs in a reconfigurable data processor
US11580054B2 (en) Scalable network-on-chip for high-bandwidth memory
EP3298740B1 (en) Directional two-dimensional router and interconnection network for field programmable gate arrays
US10924430B2 (en) Streaming platform flow and architecture for an integrated circuit
US11709664B2 (en) Anti-congestion flow control for reconfigurable processors
Shelburne et al. Metawire: using FPGA configuration circuitry to emulate a network-on-chip
GB2502861A (en) Network-on-chip comprising distributed reorder buffers
EP3975428A2 (en) Logic fabric based on microsector infrastructure with data register having scan registers
CN112084729A (zh) 用于逻辑器件的粗粒度可编程路由网络
TW202226032A (zh) 微型晶片網路及微型分區基礎結構
EP3975427A2 (en) Logic fabric based on microsector infrastructure
US20220196735A1 (en) Debug trace microsectors
KR102584507B1 (ko) 링크 계층 데이터 패킹 및 패킷 흐름 제어 기법
CN112970010B (zh) 流式传输平台流和架构
Bates Modernization of the Third Generation CiNIC for Multi-Gigabit Rates