TW202211232A - 具有進階突發模式位址比較器的靜態隨機存取記憶體 - Google Patents

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Abstract

提供一種記憶體，其被配置為實踐正常讀取操作以及突發模式讀取操作兩者。突發模式位址比較器將當前列位址與來自先前讀取操作的先前列位址進行比較，以決定讀取操作是正常讀取操作還是突發模式讀取操作。突發模式位址比較器調用突發模式，儘管存在針對不等於先前列位址的列位址的中介寫入操作。

Description

具有進階突發模式位址比較器的靜態隨機存取記憶體
本專利申請主張於2020年8月31日遞交的名稱為“SRAM WITH ADVANCED BURST MODE ADDRESS COMPARATOR”的非臨時申請No. 17/008,433的優先權，所述申請被轉讓給本申請的受讓人並且透過引用的方式明確地被併入本文中。
本申請涉及記憶體，並且更具體地，本申請涉及具有突發模式位址比較器的低功率記憶體。
在常規的靜態隨機存取記憶體（SRAM）中，在讀取操作期間的位元線電壓差不是全軌(full rail)的，而是等於電源電壓的分數。例如，如果電源電壓為一伏，則電壓差可能僅為100毫伏或更低。為了對這種相對小的電壓差進行響應並且關於被儲存在位元格中的內容作出位元決策，典型的感測放大器需要相對大的增益量，並且因此在行間隔內不配適，使得每個感測放大器是跨經多工的一組行而多工的。因此，突發模式讀取操作不可用於具有感測放大器多工的SRAM。
因此，在本領域中存在對於具有突發模式讀取操作的SRAM的需求。
根據本公開內容的第一方面，提供一種用於記憶體的突發模式位址比較器，其包括：鎖存器，其被配置為響應於用於在第一讀取操作之後的寫入操作的第二列位址等於第一列位址，來將鎖存器輸出信號設定；第一多個邏輯閘，其被配置為響應於用於所述記憶體的當前列位址等於所述第一列位址來斷言位元比較字；第一電晶體，其被配置為在每個寫入操作期間關斷以及在每個讀取操作期間接通；第二電晶體，其具有耦接到用於突發模式信號的突發模式節點的第一終端，並且具有透過所述第一電晶體耦接到地的第二終端；以及第二多個邏輯閘，其被配置為在所述鎖存器輸出信號被斷言時響應於所述位元比較字的斷言而將所述第二電晶體接通以使所述突發模式節點接地，以及在所述鎖存器輸出信號被重設時不響應於所述位元比較字的斷言而將所述第二電晶體接通。
根據本公開內容的第二方面，提供一種用於記憶體的突發模式方法，其包括：在針對所述記憶體中的第一列的第一讀取操作期間，對用於感測放大器的一對感測節點進行預充電：在所述預充電之後在所述感測放大器中鎖存第一位元信號；在所述第一讀取操作之後的寫入操作中，寫入所述記憶體中的第二列；以及在所述寫入操作之後針對所述第一列的第二讀取操作中，將被鎖存在所述感測放大器中的所述第一位元信號傳輸到資料輸出鎖存器中，而在所述第二讀取操作期間不對所述一對感測節點進行預充電並且在所述第二讀取操作期間不斷言用於所述第一列的字線。
根據本公開內容的第三方面，公開一種記憶體，其包括：字線；多個行，所述多個行中的每一行包括在所述行與所述字線的交點處的位元格、一對位元線以及透過一對感測節點耦接到所述一對位元線的感測放大器；突發模式阻斷鎖存器，其被配置為響應於在針對第一列位址的初始讀取操作之後針對所述第一列位址的寫入操作，將鎖存器輸出信號設定；突發模式位址比較器，其被配置為針對在所述初始讀取操作之後的一系列後續讀取操作，響應於用於每個後續讀取週期的列位址並且響應於所述鎖存器輸出信號來決定每個後續讀取操作是突發模式讀取操作還是隨機讀取操作；以及感測節點預充電電路，其被配置為在每個隨機讀取操作中對每一行的一對感測節點進行預充電，以及在每個突發模式讀取操作中不對每一行的一對感測節點進行預充電。
透過下文的具體實施方式，可以更好地明白這些優勢和額外優勢。
諸如SRAM的記憶體被提供有根據行和列排列的多個位元格。每一行具有對應的位元線對。每一列具有對應的字線。在每一行和每一列的交點處，存在位元格中的對應位元格。每一行包括其自己的感測放大器，所述感測放大器在隨機讀取操作期間將位元決策鎖存到其位元格中的一個位元格。在隨機讀取操作中，斷言被存取的列的字線，使得每一行的感測放大器鎖存來自所述行與被存取的列共用的位元格的位元決策。
位址比較器控制每個讀取操作作為隨機讀取操作還是突發模式讀取操作來發生。在任一類型的讀取操作中，被存取的列由唯一的列位址識別。突發模式遵循針對具有第一列位址的列的隨機讀取操作。位址比較器在被定向到相同的列位址的後續讀取操作中調用突發模式，只要沒有中介寫入操作被定向到相同的列位址。因此，即使針對其它列發生了中介寫入操作，位址比較器仍然將調用突發模式。
所產生的突發模式在本文中還被表示為進階突發模式讀取操作，因為儘管存在針對其它列的中介寫入操作，但是在感測放大器中被鎖存的位元決策不被廢除。這在節省功率方面是非常有利的，因為在突發模式讀取操作期間不斷言被存取的列的字線。類似地，在突發模式讀取操作期間，感測放大器不被預充電，以進一步節省功率。
下文的討論將針對簡化感測放大器實現方式的有利電荷轉移實現方式。然而，將認識到的是，只要每一行具有其自己的感測放大器，就可以使用任何常規的鎖存感測放大器。如前所討論的，在讀取操作（隨機或突發模式）期間，針對行的位元線對的位元線電壓差不是全軌的，而是等於電源電壓的分數。因此，常規的SRAM感測放大器需要增益來將所述部分位元線電壓差放大為等於電源電壓或接地的“全軌”位元決策。因此，常規的SRAM感測放大器相對大，使得行間隔將必須相應地大，以容納具有其自己的常規SRAM感測放大器的每一行。本文公開的電荷轉移使得每一行具有緊密的感測放大器，諸如由一對交叉耦接的邏輯閘（例如，一對交叉耦接的NAND閘）實現的重設-設定正反器（reset-set flip-flop）。
在隨機讀取操作之前，用於各行的位元線對被預充電至記憶體電源電壓。然後，時鐘信號觸發自定時時鐘電路，以斷言用於各列中的被定址的列的字線。被斷言的字線使得在列的位元格中的存取電晶體接通，使得被定址的列中的位元格可以影響對應的位元線對的預充電狀態。根據被定址的位元格的二進制內容，每個位元線對中的位元線中的一個位元線將被略微放電到低於記憶體電源電壓，而每個位元線對中的第二位元線保持被充電至記憶體電源電壓。
每一行具有其自己的感測放大器，當字線電壓被斷言時，所述感測放大器基於跨越所述行的位元線對而引發的電壓差來鎖存位元決策。來自感測放大器/行的位元決策可以被排列為多組經多工的行。在字線與一組經多工的行的交點處的位元格在本文中被表示為位元格組，使得僅行位址跨越位元格組而不同。每組經多工的行包括行多工器，所述行多工器從所述組的感測放大器中選擇以驅動對應的資料輸出鎖存器。由行多工器進列的選擇取決於行位址。每個感測放大器包括一對感測放大器節點，其用於在隨機讀取操作中的感測啟用時段期間耦接到行的位元線。感測放大器節點在隨機讀取操作之前被預充電，但是所述預充電可以是接地的放電（與將位元線預充電至電源電壓相比）。隨機讀取操作以來自被定址的行的位元決策被鎖存在資料輸出鎖存器中而結束。
連續讀取操作是另一隨機讀取操作還是突發模式讀取操作，這部分地取決於連續讀取操作的位址是否被定向到相同的列。注意的是，在隨機讀取操作期間，被定址的一組經多工的行中的每個感測放大器鎖存針對位元格組的位元決策。如果對與在先前讀取操作中定址的列相同的列進行定址（只要針對所述相同的列沒有發生中介寫入操作），本文公開的突發模式位址比較器有利地針對連續讀取操作調用突發模式。以這種方式，在突發模式讀取操作中利用來自先前隨機讀取操作的被鎖存的位元決策，而無需重新斷言字線，並且儘管存在針對其它列的寫入操作。類似地，在突發模式讀取操作期間，位元線不被預充電，感測放大器節點也不被預充電，以便降低功耗。
在突發模式位址比較器調用突發模式之前，應當發生隨機讀取操作，使得感測放大器鎖存其位元決策。一旦發生隨機讀取操作，只要正在對與在先前隨機讀取操作中定址的列相同的列進行定址（假設不存在針對所述列的中介寫入），就可以反覆地調用突發模式。例如，假設四行被多工，並且針對四行中的第一行發生初始隨機讀取操作。如果連續讀取操作被定向到相同的列，而沒有針對所述相同的列的任何中介寫入操作，則位址比較器啟動突發模式。例如，可以在第一突發模式讀取操作中讀四行中的第二行。然後，可以在第二突發模式讀取操作中讀取四行中的第三行，以此類推。字線、位元線和感測放大器節點在突發模式讀取操作期間不被預充電，這大大降低功耗。
一般來說，行位址通常小於列位址，因為行多工一般小於列數量。例如，對於具有4:1行多工的實施例來說，僅兩個位址位元是必要的以識別被定址的行。相比而言，在具有128列的實施例中，列位址將是七位以識別被定址的列。因此，下文的討論將假設列位址位元是讀取位址中的最高有效位元，而行位址位元是最低有效位元。在這樣的實施例中，突發模式位址比較器因此用於決定用於當前讀取操作的讀取位址的最高有效位元是否等於用於先前隨機讀取操作中的讀取位址的最高有效位元。更一般地，突發模式位址比較器用於決定當前讀取位址的列位址部分是否等於先前隨機讀取位址的列位址部分。如果列位址相等，則突發模式位址比較器針對當前讀取週期調用突發模式。如果列位址不相等，則突發模式位址比較器不針對當前讀取週期調用突發模式。
下文的討論將針對用於由本文公開的突發模式位址比較控制的突發模式記憶體的有利電荷轉移實施例。然而，將認識到的是，本文公開的突發模式位址比較適用於其中每一行包括鎖存感測放大器的任何SRAM。在電荷轉移記憶體實現方式中，由於透過電荷轉移電晶體的控制而實現的電荷轉移操作，密度不因缺少跨越多個行多工單個感測放大器而被妨礙。用於一行的每個位元線透過對應的電荷轉移電晶體耦接到用於所述行的感測放大器的感測放大器節點。每個電荷轉移電晶體的源極耦接到其位元線，而每個電荷轉移電晶體的汲極耦接到其感測放大器節點。因此，每個電荷轉移電晶體的閘極到源極電壓是透過其閘極電壓和其位元線電壓決定的。下文的討論將假設每個電荷轉移電晶體是p型金屬氧化物半導體（PMOS）電晶體，但是將認識到的是，電荷轉移還可以利用n型金屬氧化物半導體（NMOS）電晶體來實現。
在初始隨機讀取操作的字線斷言之前，位元線被預充電至電源電壓，而感測放大器節點全部被放電。然後，在字線斷言時段內斷言字線，在字線斷言時段期間，針對每個位元線對引發位元線電壓差，所述位元線電壓差取決於在字線和針對一組經多工的行的位元線對的交點處的每個位元格中儲存的位元。根據所述位元，每個位元線對中的真位元線或補碼（complement）位元線從預充電狀態（電源電壓）被略微放電。所產生的位元線電壓差不是全軌的，而僅是電源電壓的分數（例如，大約100 mv）。為了從這樣相對小的位元線差形成位元決策，傳統上需要高增益感測放大器。這樣的高增益感測放大器需要大量的晶粒空間，使得其通常將是跨越一組行而多工的。但是本文討論的電荷轉移技術導致跨越用於位元線對的一對感測節點的位元線電壓差的放大。由於這種放大，所產生的感測放大器不需要高增益，而是可以由相對密集且具有相對低功耗的重設-設定（RS）鎖存器來實現。因此，每一行可以具有其自己的感測放大器。
電荷轉移發生在電荷轉移時段期間，其在字線斷言時段的結束附近開始。在電荷轉移時段之前，每個電荷轉移電晶體的閘極電壓維持在電源電壓處，使得每個電荷轉移電晶體關斷。電荷轉移時段相對於字線的斷言被延遲，使得可以針對每個位元線對引發位元線電壓差。在電荷轉移時段期間，電荷轉移電晶體的閘極電壓以某個轉換（slew）速率從電源電壓朝著接地下降。例如，相對小的反相器或虛設位元線電壓可以用於控制電荷轉移電晶體的閘極電壓。根據正在讀取的位元值，每個位元線對中的真位元線或補碼位元線將從其預充電狀態（電源電壓）略微下降。所述位元線在下文的討論中被稱為被部分充電的位元線。但是每個位元線對中的剩餘位元線將保持被充電至電源電壓。在下文的討論中，所述位元線被稱為被完全充電的位元線。
在電荷轉移時段期間，一組經多工的行中的每個電荷轉移電晶體的閘極電壓下降，使得用於被完全充電的位元線的電荷轉移電晶體的閘極到源極電壓（閘極到位元線電壓）滿足其閾值電壓。但是被部分充電的位元線的電壓降低使得所述相同的閘極電壓不滿足用於被部分充電的位元線的電荷轉移電晶體的閾值電壓。因此，僅有用於位元線對中的被完全充電的位元線的電荷轉移電晶體最初將向其感測節點傳導電荷。與位元線的電容相比，感測節點的電容可能相對小，因此所產生的電荷轉移使得感測節點幾乎被充電到電源電壓。相比而言，用於被部分放電的位元線的感測節點保持其放電預設狀態，使得用於被存取的位元線對的感測節點之間的電壓差幾乎為全軌（電壓差幾乎等於電源電壓）。因此，電荷轉移導致將相對小的位元線電壓差放大為感測節點上的幾乎全軌電壓差，使得感測放大器可以是諸如由一對交叉耦接的NAND閘形成的相對緊密且低功率的RS鎖存器。由感測放大器進行的感測發生在感測啟用期間。
在圖1中示出示例電荷轉移SRAM 100，其包括突發模式位址比較器101，突發模式位址比較器101有利地調用突發模式（儘管存在針對不同列的中介讀取操作）。位元線bl和補碼位元線blb的位元線對穿過第一行。位元格105位於第一行和字線wl的交點處。位元格105由一對交叉耦接的反相器形成。反相器中的第一反相器的輸出節點是位元格105的真（Q）輸出。所述輸出節點透過NMOS存取電晶體M4耦接到位元線bl。類似地，反相器中的剩餘的第二反相器的輸出節點是位元格105的補碼（QB）輸出，其透過NMOS存取電晶體M3耦接到補碼位元線blb。字線wl耦接到存取電晶體的閘極，使得Q和QB節點在字線斷言時段期間驅動其相應的位元線。
SRAM 100包括第二行，第二行在其與字線wl的交點處具有位元格。由於第二行是第一行中的結構的重複，所以為了說明清楚，在圖1中未示出針對第二行的細節。這兩個行透過行多工器125進行多工。如果讀取操作（無論是隨機模式還是突發模式）被定向到位元格105，則行多工器125選擇來自感測放大器110的針對第一行的感測放大器輸出。例如，行多工器125可以包括用於第一行的三態緩衝器130和用於第二行的三態緩衝器135。用於未被選擇的行的三態緩衝器被三態化以形成行多工器125中的選擇。行多工器125的輸出被鎖存在資料輸出鎖存器140中。
第一行的位元格105和第二行中的對應的位元格形成位元格組，所述位元格組共用識別字線wl和一組經多工的行的公共位址。在位元格組內僅有行位址改變。無論讀取操作是否在突發模式下發生，每個讀取操作都是響應於記憶體時鐘信號102的週期的。假設第一記憶體時鐘週期對應於涉及不同的字線和/或行的讀取操作，並且所述第一記憶體時鐘週期之後是其中讀取操作被定向到位元格105的第二記憶體時鐘週期。對於所述第二讀取操作，突發模式位址比較器101不啟動突發模式，因為在第一記憶體時鐘週期中解碼的先前位址識別不同的字線和/或不同組的經多工的行。
在隨機讀取操作期間的字線斷言之前，位元線預充電電路150將位元線bl和blb預充電至電源電壓。對位元線的這樣的預充電是常規的，並且因此在圖1中未示出針對位元線預充電電路150的細節。各種動作（諸如在讀取操作期間對位元線的預充電、用於字線斷言的脈衝寬度以及感測放大器110的啟用）的時序是由如記憶體時鐘信號102觸發的自定時時鐘電路155控制的。這些動作在讀取操作期間的時序是常規的。然而，將自定時時鐘電路155從這樣的常規功能修改為適應突發模式。因此，自定時時鐘電路155是響應於突發模式信號（諸如有效（active）低位準突發模式信號145（突發_n））的，使得字線不被斷言，位元線不被預充電，並且在突發模式操作期間電荷轉移電晶體不被接通。
為了控制突發模式是否是有效的，突發模式位址比較器101斷言或解除斷言突發模式信號145。如本文所使用的，當信號具有邏輯真狀態時，無論邏輯真狀態是有效高位準還是有效低位準，信號被稱為“斷言”（或等效地“設定”）。相反，當信號具有邏輯假狀態時，無論邏輯真狀態是有效高位準還是有效低位準，信號在本文中被視為“重設”。在替代實施例中，突發模式信號可以替代地是有效高位準信號。如果突發模式位址比較器101沒有斷言突發模式信號145，則SRAM 100實現隨機讀取操作，其中第二記憶體時鐘週期觸發自定時時鐘電路155對字線wl的電壓的充電。在所述字線斷言之前，位元線預充電電路150將位元線bl和blb預充電至電源電壓。在位元線預充電之後，位元線預充電電路150使位元線浮動。位元線bl透過PMOS電荷轉移電晶體P1耦接到感測放大器110的對應感測節點sl。類似地，補碼位元線blb透過PMOS電荷轉移電晶體P2耦接到對應的感測節點slb。在字線斷言之前，自定時時鐘電路155將電荷轉移電晶體的閘極電壓rm充電至電源電壓，以防止到感測節點的任何電荷轉移。因為突發模式不是有效的，所以自定時時鐘電路155在字線斷言之前將感測節點預充電信號（cts_pre_n）充電至電源電壓。被充電的感測節點預充電信號驅動NMOS電晶體M1和NMOS電晶體M2的閘極。電晶體M1和M2的源極聯結到地，而其汲極分別聯結到補碼感測節點slb和感測節點sl。因此，感測節點預充電信號的斷言將對用於第一行的感測節點sl和感測節點slb兩者進行放電，因為電晶體M1和M2兩者都接通以將其相應的位元線耦接到地。如前所述，第二行具有如針對第一行所示的相同結構。
因此，對於其中突發模式不是有效的正常讀取操作，在字線斷言之前，兩個行將使其感測節點放電並且使其位元線預充電。但是，如果連續讀取操作被定向到第二行，則突發模式位址比較器101透過斷言突發模式信號145來啟動突發模式。自定時時鐘電路155透過防止字線wl的斷言來對突發模式信號145的斷言進行響應。類似地，在突發模式期間，自定時時鐘電路155將閘極電壓信號rm維持在電源電壓處，以防止電荷轉移電晶體P1和P2導通。此外，在突發模式讀取操作期間，自定時時鐘電路155將感測放大器預充電信號cts_pre_n保持在接地，以防止對感測節點sl和slb的預充電。
在隨機讀取操作期間，透過字線電壓的斷言將存取電晶體M4和M3接通，這使得位元線bl或blb中的一者從其預充電狀態略微地放電，這取決於被儲存在位元格105中的二進制內容。這種略微的位元線放電透過電荷轉移時段放大，在電荷轉移時段期間電荷轉移電晶體P1和P2如下被接通。電荷轉移時段是由閘極電壓rm的放電觸發的。閘極電壓rm的放電在字線電壓仍然被斷言時開始。閘極電壓rm的放電可以在字線電壓已經被放電之後結束。閘極電壓rm的放電具有相對於其的某個斜率。由於閘極電壓rm的這種低於瞬時的放電，所以閘極電壓rm將放電至針對其源極聯結到被完全充電的位元線的電荷轉移電晶體的閾值電壓，但是將仍然高於針對其源極聯結到被部分放電的位元線的電荷轉移電晶體的閾值電壓。因此，在另一電荷轉移電晶體從被部分放電的位元線傳導電荷之前，用於被完全充電的位元線的電荷轉移電晶體將向其感測節點傳導電荷。例如，假設位元線bl是被完全充電的位元線，使得電荷轉移電晶體P1在電荷轉移電晶體P2之前開始導通。因此，在補碼感測節點電壓slb增加之前，感測節點電壓s1將增加。
感測節點sl連接到感測放大器110中的NAND閘115的輸入。類似地，感測節點slb聯結到感測放大器110中的NAND閘120的輸入。NAND閘115和120交叉耦接以形成RS鎖存器。將感測節點預充電至零伏使得NAND閘115和120的兩個輸出被斷言為高至電源電壓。NAND閘120的輸出還形成用於第一行的輸出終端。第二行（未示出）中的對應NAND閘形成用於第二行的輸出終端。與如由電容器Cbl概念上表示的位元線電容相比，如由電容器Cs概念上表示的感測節點的電容是相對小的。因此，電荷轉移電晶體P1在電荷轉移電晶體P2導通之前開始導通的短暫時間量導致感測節點sl的電壓的顯著增加（與感測節點slb相比）。電壓的這種增加超過用於NAND閘115的閾值電壓，使得其輸出被放電至零。NAND閘115的零輸出強化NAND閘120的二進制高輸出，使得被儲存在位元格105中的二進制一值被鎖存在感測放大器110中。
如果讀取操作是針對第一行，則行多工器125針對第一行中的感測放大器110的輸出終端進行選擇，使得在第一儲存週期中將位元格105的二進制內容鎖存到資料輸出鎖存器140中。但是注意的是，用於第二行的感測放大器還鎖存在位元格組中的剩餘位元格中儲存的位元。如果連續讀取操作被定向到所述剩餘位元格，則將不廢除所述位元感測。突發模式位址比較器101偵測到針對第二讀取操作的位址被定向到相同的位元格組，並且因此透過斷言突發模式信號145來觸發針對第二記憶體時鐘週期的突發模式。響應於突發模式信號145的斷言，自定時時鐘電路155防止在第二記憶體時鐘週期期間對字線wl電壓的充電。類似地，自定時時鐘電路155防止在第二記憶體時鐘週期期間斷言感測節點預充電信號。此外，自定時時鐘電路155還防止由於突發模式操作而在第二記憶體時鐘週期期間對閘極電壓rm的放電。行多工器125然後透過三態緩衝器135針對第二行進行選擇，使得來自第二行的位元格的位元可以被儲存在資料輸出鎖存器140中。
為了協助在感測放大器110內進行鎖存，感測節點預充電信號驅動PMOS電晶體P5的閘極，PMOS電晶體P5使其源極聯結到用於電源電壓的電源節點。電晶體P5的汲極連接到一對PMOS電晶體P4和P3的源極。電晶體P4的汲極聯結到感測節點sl，而電晶體P3的汲極聯結到補碼感測節點slb。NAND閘115的輸出驅動電晶體P4的閘極。類似地，NAND閘120的輸出驅動電晶體P3的閘極。例如，假設NAND閘115的輸出是低位準。所述低位準輸出使電晶體P4接通以強化感測節點sl的完全充電狀態，其進而強化NAND閘115的零輸出。相反，假設在感測啟用時段之後，NAND閘120的輸出是低位準。電晶體P3然後將被接通。對電晶體P3的接通強化補碼感測節點slb的完全充電狀態，這進而強化NAND閘120的零輸出。以這種方式，加強或強化對感測放大器110中的所感測的位元的鎖存。
將認識到的是，本文公開的突發模式操作不限於任何特定的行多工大小。例如，在圖2中示出SRAM 200，其中，行多工器125將四行多工，範圍從第一行CTS_Cell0到第四行CTS_Cell3。每一行在所述行與字線wl的交點處具有位元格。每一行內的結構如關於SRAM 100所討論的。為了說明清楚，僅詳細示出第一行CTS_Cell0。由於在共用資料輸出鎖存器140的一組經多工的行中存在四行，因此存在四個解碼位元bst_0、bst_1、bst_2和bst_3以及它們的控制行多工器125選擇哪一行的補碼。如關於記憶體100所討論的，行多工器125利用包括三態緩衝器130的三態緩衝器來實現，但是將認識到的是，在SRAM 200中可以使用其它類型的行多工器。閘極電壓rm控制每一行中的電荷轉移電晶體。類似地，如關於SRAM 100所討論的，感測節點預充電信號（cts_pre_n）透過每一行中的電晶體M1和M2控制對感測節點的預充電以及透過每一行中的電晶體P3、P4和P5控制鎖存強化。
由於存在四行，因此在位元格組中針對每個位元格位址僅有兩位元（例如，兩個最低有效位元）不同。在初始非突發模式讀取操作期間，閘極電壓rm的放電可以由自定時時鐘電路155中的反相器（未示出）來執行。反相器相對小，使得閘極電壓rm的放電具有某個轉換，使得相對於到對應的感測節點的電荷轉移發生位元線電壓差的放大。根據哪一行被定址，行多工器125選擇來自被定址的位元格的對應位元，並且將其鎖存到資料輸出鎖存器140中。然而，四行中的每一行中的感測放大器110鎖存其對應的位元決策。如果後續讀取操作被定向到相同的位元格組，則突發模式位址比較器101啟動突發模式。
在圖3中更詳細地示出用於突發模式位址比較器101的實施例300。列位址為n位元，範圍從第0位址位元Addr[0]到第（n-1）位址位元Addr[n-1]。透過對應的位元比較器305將針對當前記憶體週期（讀取和寫入兩者）的每個位址位元與針對先前讀取週期的對應位元進行比較。因此，存在用於位址位元Addr[0]的位元比較器305、用於位址位元Addr[1]的位元比較器305、用於位址位元Addr[2]的位元比較器305等等，直到針對最終位址位元Addr[n–1]提供最終位元比較器305為止。每個位元比較器305形成具有取決於對應的位元比較的二進制狀態的一位輸出信號。由於存在用於n位元寬的讀取位址的n位元比較器305，因此它們的一位輸出信號形成n位元寬的位元比較字321。
每個位元比較器305包括用於在讀取操作期間儲存其列位址位元的記憶體。例如，記憶體可以由主鎖存器310和從鎖存器315形成，主鎖存器310和從鎖存器315依次鎖存來自讀取位址的對應位元。如本文所使用的，術語“鎖存器”指可以是同步的（例如，暫存器或正反器）或非同步的（例如，重設-設定鎖存器）的任何合適的儲存元件。每個主鎖存器310由記憶體操作時鐘（aclk）計時，所述記憶體操作時鐘（aclk）由諸如自定時時鐘電路155的時鐘控制器響應於記憶體時鐘信號102的斷言而斷言。記憶體時鐘信號102被斷言為開始讀取或寫入操作。每個從鎖存器315由讀取時鐘來計時。讀取時鐘僅由時鐘控制器響應於用於讀取操作的記憶體時鐘信號的斷言而斷言。透過主鎖存和從鎖存的延遲是一個記憶體時鐘週期，使得由從鎖存器315儲存的位址位元是從先前讀取操作到記憶體時鐘信號102的當前週期的位址位元。每個位元比較器305還包括XOR閘320，XOR閘320將來自其從鎖存器315的對應的當前位址位元和對應的先前位址位元進行互斥或。因此，如果當前位址位元和對應的先前位址位元相同，則來自每個XOR閘320的一位輸出信號將接地。注意的是，無論當前記憶體時鐘週期是用於讀取操作還是寫入操作，都將執行這種比較。因此，如果當前記憶體週期被定向到如在先前讀取操作中定址的列，則N位元寬的比較字321將全部為零。因此，在當前列位址等於先前讀取操作中的列位址時，比較字是有效低位準信號。相反，如果當前記憶體週期未被定向到在先前讀取操作中定址的相同列位址，則所述N位元寬的比較字中的位元中的至少一位元將被充電至記憶體電源電壓。XOR閘320是第一多個邏輯閘的示例，其被配置為響應於用於記憶體的當前列位址等於用於讀取操作的先前列位址來斷言位元比較字。
平行地排列的多個OR閘330處理由XOR閘320形成的N位元寬的輸出信號。XOR閘320被排列為XOR閘組，使得來自每一組XOR閘320的輸出位元驅動OR閘330中的對應一者。每個OR閘330的輸入寬度為三位元，但是在替代實施例中，可以增加或減少所述輸入寬度。最終OR閘330還將記憶體時鐘信號102的被偶數個反相器340延遲的延遲版本進行OR，以產生經延遲的時鐘信號（cd）。經延遲的時鐘信號cd和記憶體時鐘信號102之間的延遲控制針對突發模式的突發模式啟用信號en_bst的脈衝寬度，如本文將進一步解釋的。最終OR閘330還處理來自重設-設定突發模式阻斷鎖存器345的輸出信號。通常，目標是：如果當前讀取操作被定向到在先前讀取操作中發生的相同列，當在先前讀取操作之後並且在當前讀取操作之前尚不存在針對相同列的中介寫入操作時，啟用突發模式。
突發模式阻斷鎖存器345僅在針對相同列的中介寫入操作的情況下被設定，如本文將進一步解釋的。因此，在不存在針對相同列的中介寫入操作的情況下，來自突發模式鎖存器345的輸出信號被重設。如果當前列位址等於先前讀取操作的列位址，則在從記憶體時鐘信號102的斷言到經延遲的時鐘信號cd的斷言的延遲時段期間，來自OR閘330的輸出信號將全部為低位準。因此，如果所儲存的列位址與當前列位址匹配，則來自OR閘330的輸出信號在延遲時段期間將全部為低位準。
OR閘330的輸出由NOR閘335處理以形成突發模式啟用信號en_bst。因此，如果當前列位址等於針對先前讀取週期的列位址，則突發模式啟用信號en_bst在延遲時段期間將為高位準。在替代實施例中，OR閘330可以由對來自XOR閘320的輸出、經延遲的時鐘信號cd和來自突發模式鎖存器345的輸出信號進行處理的單個OR閘代替。在這樣的實施例中，NOR閘335可以由反相器代替以產生突發模式啟用信號en_bst。延遲時段的長度由透過反相器340的延遲來決定。突發模式啟用信號en_bst驅動NMOS電晶體M5的閘極，NMOS電晶體M5具有連接到NMOS電晶體M7的汲極的源極。電晶體M7的汲極連接到地。有效低位準寫入啟用信號we_n驅動電晶體M7的閘極。在針對寫入操作的記憶體時鐘週期期間，有效低位準寫入啟用信號we_n接地，並且在針對讀取操作的記憶體時鐘週期期間被斷言為電源電壓。因此，電晶體M5的汲極將在當前列位址與先前讀取操作的列位址匹配的讀取操作的延遲時段期間接地。但是，即使在當前列位址與先前讀取操作的列位址匹配的寫入操作期間突發模式啟用信號en_bst被斷言，電晶體M7也將關斷，以防止電晶體M5響應於突發模式啟用信號en_bst的斷言而將其汲極接地。電晶體M7也可以被表示為第一電晶體，而電晶體M5可以被表示為第二電晶體。
電晶體M5的汲極連接到NMOS電晶體M6的源極，NMOS電晶體M6也可以被表示為第三電晶體。由於記憶體時鐘信號102驅動電晶體M6的閘極，所以當針對兩個連續讀取操作而言當前列位址與先前列位址匹配，而沒有針對相同列的任何中介寫入操作時，電晶體M6的汲極將響應記憶體時鐘信號102的上升邊緣而接地。一旦由反相器340建立的延遲時段到期，突發模式啟用信號en_bst將成為低位準以關斷電晶體M5。電晶體M6的汲極電壓形成用於突發模式信號145的突發模式節點。因此，如果針對讀取操作的當前列位址與先前讀取操作的列位址匹配，而沒有針對相同的列位址的任何中介寫入操作，則突發模式信號145將被放電到地，以表示突發模式是有效的。由一對反相器形成的脈衝鎖存器325鎖存突發模式信號145。在一個實施例中，OR閘330和NOR閘335是第二多個邏輯閘的示例，其被配置為響應於位元比較字的斷言來將第一電晶體（M5）接通以使突發模式節點接地。
針對每個連續讀取操作重新評估突發模式信號145。因此，突發模式信號145應當在記憶體時鐘信號102的下一週期之前透過被充電至記憶體電源電壓來重設。例如，突發模式信號145可以由PMOS電晶體P6進行重設，PMOS電晶體P6具有連接到電晶體M6的汲極的汲極。電晶體P6也可以被表示為第四電晶體。電晶體P6的源極連接到用於記憶體電源電壓的電源節點。如果電晶體P6被接通，則電晶體M6的汲極以及因此突發模式信號145將被充電至記憶體電源。諸如由自定時時鐘電路155產生的自定時有效低位準就緒信號（ready_n）驅動電晶體P6的閘極以控制突發模式信號145是否被重設。自定時時鐘電路155可以在正常讀取操作期間使用ready_n信號的下降邊緣來觸發字線的釋放。儘管自定時時鐘電路155在突發模式操作期間不斷言字線，但是ready_n信號的下降邊緣便於控制突發模式信號145的重設。在替代實施例中，諸如記憶體時鐘信號102的下降邊緣的其它適當的信號可以用於驅動電晶體P6的閘極以控制突發模式信號145的重設。
當突發模式啟用信號en_bst和寫入啟用信號（WE）兩者被斷言時，諸如AND閘355的第一邏輯閘將突發模式鎖存器345設定。寫入啟用信號在每個寫入操作中被斷言。但是，只有當針對中介寫入操作的列位址與先前隨機讀取操作中的列位址相同時，才斷言突發模式啟用信號en_bst。在這種情況下，AND閘355斷言其輸出信號以將突發模式鎖存器345設定。然後，即使當由於列位址匹配而斷言位元比較字321時，由於透過突發模式鎖存器345的設定將來自最終OR閘330的輸出信號驅動為高位準，後續讀取操作也被強制為隨機讀取操作。當讀取信號（rd）和有效低位準就緒信號ready_n的補碼（就緒）兩者被斷言時，諸如AND閘350的第二邏輯閘將突發模式鎖存器345重設。針對每個讀取操作斷言讀取信號rd。類似地，就緒信號將在讀取操作中的字線斷言之後被斷言。因此，無論讀取操作是隨機讀取操作還是突發模式讀取操作，AND閘350都將用於在每個讀取操作中將突發模式鎖存器345重設。
在圖4中示出用於一系列突發模式讀取操作和中介寫入操作的時序圖。讀取和寫入操作是響應於記憶體時鐘信號（CLK）的週期的。在初始記憶體時鐘週期中，針對第一列發生隨機讀取（R）操作。在第二記憶體時鐘週期中，相同的第一列在另一讀取操作中被定址，所述另一讀取操作針對第一列而發生，使得調用突發模式。然後，第一寫入操作在第三記憶體時鐘週期中針對第二列而發生。由於這不是針對第一列的中介寫入操作，因此在第四記憶體時鐘週期中針對第一列的讀取操作再次是突發模式讀取操作。然後，第二寫入操作在第五記憶體時鐘週期中針對第三列而發生。由於這同樣不是針對第一列的中介寫入操作，因此在第六記憶體時鐘週期中針對第一列的讀取操作再次是突發模式讀取操作。
現在將關於圖5的流程圖討論突發模式位址比較的方法。所述方法包括如下的動作500：在針對記憶體中的第一列的第一讀取操作期間對用於感測放大器的一對感測節點進行預充電。對記憶體100或200中的感測節點sl和slb進行預充電是動作500的示例。所述方法還包括如下的動作505：在第一讀取操作中的預充電之後在感測放大器中鎖存第一位元信號。RS正反器110的鎖存是動作505的示例。此外，所述方法包括動作510，其在第一讀取操作之後的寫入操作中發生，並且包括：寫入記憶體中的第二列。關於圖4討論的寫入操作中的任一寫入操作是動作510的示例。最後，所述方法包括動作515，其在寫入操作之後針對第一列的第二讀取操作中發生，並且包括：在第二讀取操作期間將被鎖存在感測放大器中的第一位元信號傳輸到資料輸出鎖存器，而不對所述一對感測節點進行預充電。在突發模式讀取操作期間將被鎖存在RS正反器110中的位元傳輸到資料輸出鎖存器140中是動作515的示例。
如本文所討論的具有突發模式位址比較的記憶體可以被併入到各種各樣的電子系統中。例如，如圖6所示，根據本公開內容，行動電話600、膝上型計算機605和平板計算機610全部可以包括具有突發模式位址比較器的記憶體。諸如音樂播放器、視頻播放器、通信設備和個人計算機等其它示例性電子系統也可以被配置有根據本公開內容構造的突發模式位址比較器。
如本領域技術人員到目前為止認識的，並且根據即將到來的特定應用，可以在不脫離本公開內容的範圍的情況下，在本公開內容的設備的材料、裝置、配置和使用方法中進行許多修改、替換和變型以及對上述材料、裝置、配置和使用方法進行許多修改、替換和變型。鑒於此，本公開內容的範圍應當不限於本文示出和描述的特定實施例（因為它們僅僅是透過其一些示例的方式）的範圍，而是應當完全相稱於下文所附的申請專利範圍以及它們的功能性等效物的範圍。
100:靜態隨機存取記憶體（SRAM） 101:突發模式位址比較器 102:記憶體時鐘信號 105:位元格 110:感測放大器 115:NAND閘 120:NAND閘 125:行多工器 130:三態緩衝器 135:三態緩衝器 140:資料輸出鎖存器 145:突發模式信號 150:位元線預充電電路 155:自定時時鐘電路 dout:輸出資料 P1:PMOS電荷轉移電晶體 P2:PMOS電荷轉移電晶體 P3:PMOS電荷轉移電晶體 P4:PMOS電荷轉移電晶體 P5:PMOS電荷轉移電晶體 M1:NMOS電晶體 M2:NMOS電晶體 M3:NMOS電晶體 M4:NMOS電晶體 bl:位元線 sl:感測節點 cbl:電容器 cs:電容器 blb:補碼位元線 slb:感測節點 Q:真 QB:補碼 wl:字線 rm:閘極電壓 cts_pre_n:感測節點預充電信號 200:SRAM CTS_Cell0:第一行 CTS_Cell1:第二行 CTS_Cell2:第三行 CTS_Cell3:第四行 bst_0:解碼位元 bst_0,1,2,3:四個解碼位元 bstb_0,1,2,3:四個補碼解碼位元 300:突發模式位址比較器 305:位元比較器 310:主鎖存器 315:從鎖存器 320:XOR閘 321:位元比較字 325:脈衝鎖存器 330:OR閘 335:NOR閘 340:反相器 345:突發模式阻斷鎖存器 350:AND閘 355:AND閘 addr[0]:位址位元 addr[1]:位址位元 addr[2]:位址位元 addr[n-1]:位址位元 CA:當前位置 PA:先前位置 aclk:記憶體操作時鐘 rclk:時鐘信號 clk:記憶體時鐘信號 cd:經延遲的時鐘信號 rd:讀取信號 en_bst:突發模式啟用信號 we_n:有效低位準寫入啟用信號 P6:PMOS電荷轉移電晶體 M5:NMOS電晶體 M6:NMOS電晶體 M7:NMOS電晶體 500:步驟 505:步驟 510:步驟 515:步驟 600:行動電話 605:膝上型計算機 610:平板計算機
圖1示出根據本公開內容的一方面的SRAM，所述SRAM包括用於調用突發操作模式（儘管存在中介寫入操作）的突發模式位址比較器。
圖2示出根據本公開內容的一方面的對圖1的SRAM的修改，在圖1中，行多工是4:1多工。
圖3是根據本公開內容的一方面的用於示例突發模式位址比較器的電路圖。
圖4是根據本公開內容的一方面的用於在具有中介寫入操作的情況下的各種隨機和突發模式讀取的時序圖。
圖5是根據本公開內容的一方面的突發模式位址比較方法的流程圖，在所述方法中，儘管存在中介寫入操作，仍然發生突發模式。
圖6示出根據本公開內容的一方面的一些示例電子系統，每個電子系統併入具有突發模式位址比較的SRAM。
透過參考下文的具體實施方式，可以最佳地理解本公開內容的實施例以及其優勢。應當認識到的是，相似的圖式標記用於識別在這些圖中的一個或多個圖式中示出的相似元素。
100:靜態隨機存取記憶體(SRAM)
101:突發模式位址比較器
102:記憶體時鐘信號
105:位元格
110:感測放大器
115:NAND閘
120:NAND閘
125:行多工器
130:三態緩衝器
135:三態緩衝器
140:資料輸出鎖存器
145:突發模式信號
150:位元線預充電電路
155:自定時時鐘電路
dout:輸出資料
P1:PMOS電荷轉移電晶體
P2:PMOS電荷轉移電晶體
P3:PMOS電荷轉移電晶體
P4:PMOS電荷轉移電晶體
P5:PMOS電荷轉移電晶體
M1:NMOS電晶體
M2:NMOS電晶體
M3:NMOS電晶體
M4:NMOS電晶體
bl:位元線
sl:感測節點
cbl:電容器
cs:電容器
blb:補碼位元線
slb:感測節點
Q:真
QB:補碼
wl:字線
rm:閘極電壓
cts_pre_n:感測節點預充電信號

Claims (22)

  1. 一種用於記憶體的突發模式位址比較器，包括： 位址記憶體，其被配置為儲存用於第一讀取操作的第一列位址； 鎖存器，其被配置為響應於用於在所述第一讀取操作之後的寫入操作的第二列位址等於所述第一列位址，將鎖存器輸出信號設定； 第一多個邏輯閘，其被配置為響應於用於所述記憶體的當前列位址等於所述第一列位址來斷言位元比較字； 第一電晶體，其被配置為在每個寫入操作期間關斷以及在每個讀取操作期間接通； 第二電晶體，其具有耦接到用於突發模式信號的突發模式節點的第一終端，並且具有透過所述第一電晶體耦接到地的第二終端；以及 第二多個邏輯閘，其被配置為在所述鎖存器輸出信號被斷言時響應於所述位元比較字的斷言而將所述第二電晶體接通以使所述突發模式節點接地，以及在所述鎖存器輸出信號被重設時不響應於所述位元比較字的斷言而將所述第二電晶體接通。
  2. 根據請求項1所述的記憶體，還包括： 耦接在所述第二電晶體的所述第二終端和所述突發模式節點之間的第三電晶體，其中，所述第三電晶體被配置為響應於用於所述記憶體的記憶體時鐘信號而接通。
  3. 根據請求項1所述的記憶體，其中，所述位址記憶體包括多個主從式鎖存器，並且其中，每個從鎖存器是響應於讀取時鐘信號的。
  4. 根據請求項1所述的記憶體，其中，所述第一多個邏輯閘包括多個XOR閘。
  5. 根據請求項4所述的記憶體，其中，所述第二多個邏輯閘包括： 多個OR閘，其被配置為處理所述位元比較字；以及 NOR閘，其被配置為處理來自所述多個OR閘的多個輸出信號，其中，所述NOR閘還被配置為驅動所述第二電晶體的閘極。
  6. 根據請求項5所述的記憶體，其中，所述多個OR閘中的最終OR閘還被配置為處理用於所述記憶體的記憶體時鐘信號的延遲版本以及所述鎖存器輸出信號。
  7. 根據請求項2所述的記憶體，還包括： 自定時時鐘電路，其被配置為響應於所述記憶體時鐘信號來斷言自定時時鐘信號；以及 耦接在用於記憶體電源電壓的電源節點和所述突發模式節點之間的第四電晶體，其中，所述第四電晶體被配置為響應於所述自定時時鐘信號的下降邊緣來接通。
  8. 根據請求項7所述的記憶體，其中，所述第一電晶體是n型金屬氧化物半導體（NMOS）電晶體，所述第二電晶體是NMOS電晶體，所述第三電晶體是NMOS電晶體，並且所述第四電晶體是p型金屬氧化物（PMOS）電晶體。
  9. 根據請求項1所述的記憶體，還包括： 包括第一感測放大器的第一行，所述第一感測放大器被配置為透過第一對感測節點感測來自第一位元格的第一位元，以在用於所述第一行的第一輸出終端處輸出所述第一位元， 包括第二感測放大器的第二行，所述第二感測放大器被配置為透過第二對感測節點感測來自第二位元格的第二位元，以及在用於所述第二行的第二輸出終端處輸出所述第二位元； 資料輸出鎖存器； 行多工器，其被配置為在來自所述第一輸出終端的所述第一位元和來自所述第二輸出終端的所述第二位元之間進行選擇，以向所述資料輸出鎖存器提供經選擇的位元； 感測節點預充電電路，其被配置為響應於感測節點預充電信號的斷言來對所述第一對感測節點和所述第二對感測節點進行預充電；以及 自定時時鐘電路，其被配置為在其中所述突發模式信號未被斷言的讀取週期中斷言所述感測節點預充電信號。
  10. 根據請求項9所述的記憶體，其中，所述第一感測放大器包括第一重設-設定鎖存器，並且其中，所述第二放大器包括第二重設-設定鎖存器。
  11. 根據請求項9所述的記憶體，其中，所述第一行包括透過第一電荷轉移電晶體耦接到所述第一感測節點的位元線，並且還包括透過第二電荷轉移電晶體耦接到所述第二感測節點的補碼位元線，其中，所述自定時時鐘電路還被配置為在其中所述突發模式信號被斷言的讀取週期中維持所述第一電荷轉移電晶體和所述第二電荷轉移電晶體關斷。
  12. 根據請求項11所述的記憶體，其中，所述第一電荷轉移電晶體和所述第二電荷轉移電晶體各自包括PMOS電晶體。
  13. 根據請求項5所述的記憶體，還包括： 第一邏輯閘，其被配置為在寫入啟用信號被斷言時，響應於來自所述NOR閘的輸出信號的斷言來將所述鎖存器輸出信號設定；以及 第二邏輯閘，其被配置為響應於讀取啟用信號的斷言而將所述輸出信號重設。
  14. 根據請求項13所述的記憶體，其中，所述第一邏輯閘和所述第二邏輯閘各自包括AND閘。
  15. 根據請求項1所述的記憶體，其中，所述記憶體被併入行動電話中。
  16. 一種用於記憶體的突發模式方法，包括： 在針對所述記憶體中的第一列的第一讀取操作期間，對用於感測放大器的一對感測節點進行預充電： 在所述預充電之後在所述感測放大器中鎖存第一位元信號； 在所述第一讀取操作之後的寫入操作中，寫入所述記憶體中的第二列；以及 在所述寫入操作之後針對所述第一列的第二讀取操作中，將被鎖存在所述感測放大器中的所述第一位元信號傳輸到資料輸出鎖存器中，而在所述第二讀取操作期間不對所述一對感測節點進行預充電。
  17. 根據請求項16所述的突發模式方法，還包括： 在所述第一讀取操作期間斷言字線；以及 在所述字線被斷言時，啟動電荷轉移時段，在所述電荷轉移時段中，從第一預充電位元線到所述一對感測節點中的第一感測節點的第一電荷轉移取決於第一位元的二進制值，其中，對所述第一位元信號的所述鎖存是響應於所述第一電荷轉移的，並且其中，所述字線在所述第二讀取操作期間不被斷言。
  18. 根據請求項17所述的突發模式方法，還包括： 在所述電荷轉移時段之前對所述一對感測節點進行放電。
  19. 根據請求項16所述的突發模式方法，其中，所述一對感測節點在所述第二讀取操作期間不響應於突發模式信號的斷言而被預充電。
  20. 一種記憶體，包括： 字線； 多個行，所述多個行中的每一行包括在所述行與所述字線的交點處的位元格、一對位元線以及透過一對感測節點耦接到所述一對位元線的感測放大器； 突發模式阻斷鎖存器，其被配置為響應於在針對第一列位址的初始讀取操作之後針對所述第一列位址的寫入操作，將鎖存器輸出信號設定； 突發模式位址比較器，其被配置為針對在所述初始讀取操作之後的一系列後續讀取操作，響應於用於每個後續讀取週期的列位址並且響應於所述鎖存器輸出信號，來決定每個後續讀取操作是突發模式讀取操作還是隨機讀取操作；以及 感測節點預充電電路，其被配置為在每個隨機讀取操作中對每一行的一對感測節點進行預充電，以及在每個突發模式讀取操作中不對每一行的一對感測節點進行預充電。
  21. 根據請求項20所述的記憶體，還包括： 自定時時鐘電路，其中，所述自定時時鐘電路被配置為在每個正常讀取操作中斷言所述字線，以及在每個突發模式讀取操作中不斷言所述字線。
  22. 根據請求項20所述的記憶體，其中，所述突發模式阻斷鎖存器還被配置為在每個隨機讀取操作中和在每個突發模式讀取操作中將所述鎖存器輸出信號重設。
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