TW202209324A - 採用非對稱寬度讀取和寫入字線的靜態隨機存取記憶體（ｓｒａｍ）位元單元和相關方法 - Google Patents

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Abstract

揭示採用非對稱寬度的讀取和寫入字線（WWL）以用於降低記憶體寫入時延並提高記憶體寫入存取效能的靜態隨機存取記憶體（SRAM）位元單元，以及相關的製造方法。在示例性態樣中，基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省，SRAM位元單元採用增加寬度的寫入字線。增加寫入字線的寬度可以降低寫入字線的電阻，並且作為結果，減小對SRAM位元單元的記憶體寫入時延。在某些示例性態樣中，可以保持金屬線間距和SRAM位元單元的金屬線之間的最小距離，用於在減小SRAM位元單元的寫入字線的電阻的情況下保持與現有製造製程的製造相容性。

Description

採用非對稱寬度讀取和寫入字線的靜態隨機存取記憶體（SRAM）位元單元和相關方法
本案的技術大體而言係關於用於讀取和寫入資料的電腦系統的記憶體，尤其係關於採用靜態隨機存取記憶體（SRAM）位元單元的記憶體。
基於處理器的電腦系統包括用於資料儲存的記憶體。存在不同類型的記憶體，每種記憶體具有某些獨特的特徵。例如，靜態隨機存取記憶體（SRAM）是一種可以被採用在基於處理器的電腦系統中的記憶體。例如，與動態隨機存取記憶體（DRAM）不同，SRAM可以儲存資料而無需定期刷新記憶體。SRAM包含在SRAM陣列中以記憶體行和列安排的複數個SRAM位元單元（亦稱為「位元單元」）。針對SRAM陣列中的任何給定行，SRAM陣列中的每一列包括SRAM位元單元，單個資料值或位元在SRAM位元單元中被儲存。使用對應於包括特定SRAM位元單元的SRAM位元單元行的讀取和寫入字線，對特定SRAM位元單元執行記憶體讀取和寫入操作。
圖1是標準的六（6）個電晶體（6-T）的SRAM位元單元100的電路圖。SRAM位元單元100包括兩（2）個交叉耦合的反相器102（0）、102（1），該兩（2）個交叉耦合的反相器102（0）、102（1）由電源電壓VDD 供電。交叉耦合的反相器102（0）、102（1）相互加強以在相應的真儲存節點（T）103T和互補儲存節點（C）103C上以電壓的形式留存資料。每個反相器102（0）、102（1）包括被串聯耦合到相應的下拉N型場效應電晶體（NFET）104N（0）、104N（1）的相應的上拉P型場效應電晶體（PFET）104P（0）、104P（1）。NFET存取電晶體106（0）、106（1）被耦合到相應的交叉耦合的反相器102（0）、102（1）以向SRAM位元單元100提供相應的組合讀取/寫入埠108（0）、108（1）。在讀取操作中，位元線BL和互補位元線BLB均基於電源電壓VDD 被預充電到電壓。隨後，被耦合到NFET存取電晶體106（0）、106（1）的閘極G（0）、G（1）的字線WL被斷言以評估真儲存節點103T和互補儲存節點103C上的差分電壓來讀取SRAM位元單元100。字線WL的斷言將使NFET存取電晶體106（0）或106（1）根據SRAM位元單元100的儲存狀態在相應位元線BL或互補位元線BLB上釋放預充電電壓。在寫入操作中，位元線BL和互補位元線BLB被預充電到表示不同邏輯值的電壓，其中位元線BL上的電壓表示要被寫入的邏輯值。隨後，被耦合到NFET存取電晶體106（0）、106（1）的閘極G（0）、G（1）的字線WL被斷言，此舉基於在位元線BL和互補位元線BLB上預充電的電壓，使電壓被斷言到真儲存節點103T和互補節點103C。
SRAM位元單元，如圖1中的SRAM位元單元100，作為互補金屬氧化物半導體（CMOS）電路被製造為半導體晶圓或晶粒中的記憶體的部分。根據電路單元設計，根據預先設計的電路佈局來製造SRAM位元單元。電路佈局規定了針對PFET、NFET的放置以及在PFET、NFET與位元線和字線之間形成互連的金屬線的放置的佈局設計。SRAM位元單元中金屬線的設計和放置不僅對於為正確的電路操作提供必要的連接很重要，而且對於實現SRAM位元單元的所需效能亦很重要。例如，對SRAM位元單元的記憶體存取時間受SRAM位元單元中的電流路徑的電阻的影響。電流路徑的電阻受形成SRAM位元單元中的位元線、字線和互連的金屬線的長度和體積的影響。例如，由於字線的上升時間較慢，SRAM位元單元中增加的電阻可以導致記憶體存取時間增加。
本文中所揭示的態樣包括採用非對稱寬度的讀取和寫入字線的靜態隨機存取記憶體（SRAM）位元單元。亦揭示相關的製造方法。採用非對稱寬度的讀取和寫入字線的SRAM位元單元可以降低記憶體寫入時延並提高記憶體寫入存取效能。SRAM位元單元可以根據實例中的電路單元設計佈局以單元電路中的互補金屬氧化物半導體（CMOS）電路的形式被提供。針對SRAM位元單元的電路單元中的寫入字線和讀取字線的佈局而提供的佈線區域基於SRAM位元單元的設計規則約束。在本文中所揭示的示例性態樣中，基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省，SRAM位元單元採用增加寬度的寫入字線。增加寫入字線的寬度可以降低寫入字線的電阻，並且作為結果，減小對SRAM位元單元的記憶體寫入時延。在某些示例性態樣中，可以保持金屬線間距和SRAM位元單元的金屬線之間的最小距離，用於在減小SRAM位元單元的寫入字線的電阻的情況下保持與現有製造製程的製造相容性。減小讀取字線的寬度以允許增加寬度的寫入字線可以不會以無法容忍的方式充分損害讀取存取時延以影響SRAM位元單元的整體所需的記憶體存取時延。在一些實例中，基於針對SRAM位元單元而提供的讀取和寫入埠的數目，SRAM位元單元包括具有比一或多個寫入字線更小的寬度的多個讀取字線。
在其他示例性態樣，SRAM位元單元的讀取字線被設置在比積體電路（IC）的SRAM位元單元中的寫入字線更高的金屬層中。其中設置有寫入字線的金屬層包括讀取字線互連，該讀取字線互連經由一或多個讀取字線互連垂直互連存取（過孔）被耦合到更高金屬層中的讀取字線。被連接到讀取字線互連的讀取字線互連過孔在至少一維（例如，寬度）上大於將寫入字線互連到SRAM位元單元的更低金屬層及/或電晶體的寫入字線過孔。增加讀取字線互連過孔的尺寸可以減緩由於減小讀取字線互連的寬度而可能存在於讀取字線中的任何增加的電阻。讀取字線互連的寬度可以被擴大以適應與擴大的讀取字線互連過孔的整個區域的連接。
在另一個示例性態樣中，SRAM位元單元中的寫入字線過孔的寬度比讀取字線互連過孔的寬度大至少50%。
在另一示例性態樣中，SRAM位元單元包括在包含寫入字線的金屬層和包含讀取字線的金屬層之間的金屬層中的第二讀取字線互連。第二讀取字線互連在寬度上被擴大到與經擴大的讀取字線互連過孔的整個區域的連接。
在另一示例性態樣中，在與寫入字線相同的金屬層中，寫入字線與讀取字線互連的寬度之比在1.1和2.2之間。
在另一示例性態樣中，SRAM位元單元包括與至少一個寫入埠分開的兩（2）個或更多個讀取埠。讀取埠包括在金屬層上作為寫入字線的兩（2）個或更多個相應的讀取字線互連。讀取字線互連是在SRAM位元單元的單元電路中被提供的不連續互連。
在該態樣，在一個示例性態樣中，提供了一種IC。IC包括半導體層。半導體層包括SRAM位元單元電路，該SRAM位元單元電路包括儲存節點、被耦合到儲存節點的寫入存取電路以及被耦合到儲存節點的第一讀取存取電路。IC亦包括被設置在半導體層上方的第一金屬層。第一金屬層包括被耦合到寫入存取電路的寫入字線（WWL），WWL具有在第一方向上延伸的縱軸並且在與第一方向正交的第二方向上具有寬度。第一金屬層亦包括被耦合到第一讀取存取電路的第一RWL的第一讀取字線（RWL）互連，第一RWL互連具有在第一方向上延伸的縱軸並且在第二方向上具有寬度。WWL的寬度大於第一RWL互連的寬度。IC亦包括被設置在第一金屬層上方的第二金屬層。第二金屬層包括第一RWL的第二RWL互連，該第二RWL互連具有在第二方向上延伸的縱軸。第二金屬層亦包括被耦合到第一RWL互連和第二RWL互連的第一RWL互連過孔，第一RWL互連過孔在第一方向上具有長度。第一RWL互連過孔的長度大於第一RWL互連的寬度。
在另一示例性態樣中，提供了一種IC。IC包括半導體層。半導體層包括SRAM位元單元電路，該SRAM位元單元電路包括儲存節點、被耦合到儲存節點的寫入存取電路和被耦合到儲存節點的讀取存取電路。IC亦包括被設置在半導體層上方的第一金屬層。第一金屬層包括被耦合到寫入存取電路的WWL，WWL具有在第一方向上延伸的縱軸並且在與第一方向正交的第二方向上具有寬度。第一金屬層亦包括被耦合到讀取存取電路的第一RWL的第一RWL互連。第一RWL互連具有在第一方向上延伸的縱軸和在第二方向上的寬度。WWL的寬度與第一RWL互連的寬度的比率在1.1至2.2之間。
在另一示例性態樣中，提供了一種IC。IC包括半導體層。半導體層包括SRAM位元單元電路，該SRAM位元單元電路包括儲存節點、被耦合到儲存節點的寫入存取電路和被耦合到儲存節點的讀取存取電路。IC亦包括被設置在半導體層上方的第一金屬層。第一金屬層包括被耦合到寫入存取電路的WWL。WWL具有在第一方向上延伸的縱軸和在與第一方向正交的第二方向上的寬度。第一金屬層亦包括被耦合到讀取存取電路的第一RWL的第一RWL互連。第一RWL互連具有在第一方向上延伸的縱軸和在第二方向上的寬度。WWL的寬度大於第一RWL互連的寬度。IC亦包括被耦合到WWL的WWL過孔，該WWL過孔在第一方向上具有長度。IC亦包括被設置在第一金屬層上方的第二金屬層。第二金屬層包括第一RWL的第二RWL互連，該第二RWL互連具有在第二方向上延伸的縱軸。IC亦包括被耦合到第一RWL互連和第二RWL互連的第一RWL互連過孔，第一RWL互連過孔在第一方向上具有長度。第一RWL互連過孔的長度大於WWL過孔的長度。
在另一示例性態樣中，提供一種製造IC的方法。該方法包括以下步驟：形成半導體層。該方法亦包括以下步驟：在半導體層中形成SRAM位元單元電路，其中SRAM位元單元電路包括儲存節點、被耦合到儲存節點的寫入存取電路和被耦合到儲存節點的第一讀取存取電路。該方法亦包括以下步驟：在半導體層上方形成第一金屬層，包括形成被耦合到寫入存取電路的寫入字線（WWL），WWL具有在第一方向上延伸的縱軸並且在與第一方向正交的第二方向上具有寬度，以及形成被耦合到第一讀取存取電路的第一讀取字線（RWL）的第一RWL互連，第一RWL互連具有在第一方向上延伸的縱軸並且在第二方向上具有寬度。WWL的寬度大於第一RWL互連的寬度。
現在參考附圖，描述了本案的若干示例性態樣。用語「示例性」在本文中被用來表示「用作示例、實例或說明」。在本文中被描述為「示例性」的任何態樣未必被解釋為優選於或優於其他態樣。
本文中所揭示的態樣包括採用非對稱寬度的讀取和寫入字線的靜態隨機存取記憶體（SRAM）位元單元。亦揭示相關的製造方法。採用非對稱寬度的讀取和寫入字線的SRAM位元單元可以降低記憶體寫入時延並提高記憶體寫入存取效能。在實例中，可以根據電路單元設計佈局在單元電路中以互補金屬氧化物半導體（CMOS）電路的形式提供SRAM位元單元。針對SRAM位元單元的電路單元中的寫入字線和讀取字線的佈局而提供的佈線區域基於用於SRAM位元單元的設計規則約束。在本文中所揭示的示例性態樣中，基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省，SRAM位元單元採用增加寬度的寫入字線。增加寫入字線的寬度可以降低寫入字線的電阻，並且因此減少對SRAM位元單元的記憶體寫入時延。在某些示例性態樣，可以保持金屬線間距和SRAM位元單元的金屬線之間的最小距離，用於在減小SRAM位元單元的寫入字線的電阻的情況下保持與現有製造製程的製造相容性。減小讀取字線的寬度以允許增加寬度的寫入字線可以不會以無法容忍的方式充分損害讀取存取時延來影響SRAM位元單元的整體所需的記憶體存取時延。在一些實例中，基於針對SRAM位元單元而提供的讀取和寫入埠的數目，SRAM位元單元包括多條讀取字線，該多條讀取字線具有比一或多條寫入字線更小的寬度。
在該態樣，圖2A是根據電路單元佈局202的示例性SRAM位元單元電路200（「SRAM位元單元200」）的頂視圖。SRAM位元單元200是例如可以在半導體晶粒206中製造的積體電路（IC）204的部分。SRAM位元單元200被配置為基於存在於（多個）內部儲存節點上的充電電壓來儲存邏輯值（例如，「0」或「1」）的記憶體狀態。SRAM位元單元200可以被包括在包含複數個SRAM位元單元200（例如，諸如以行和列組織）的記憶體陣列中以構成用於電子設備（諸如基於處理器的系統）的記憶體。如下文將更詳細論述的，基於經由採用具有降低的寬度W2 的讀取字線（RWL）208R而實現的電路單元佈局202中的面積節省，SRAM位元單元200採用具有增加的寬度W1 的寫入字線（WWL）208W。WWL 208W是作為SRAM位元單元200的部分的金屬線，被配置為承載電壓信號，該電壓信號在SRAM位元單元200中控制寫入操作的啟用以寫入要被儲存在SRAM位元單元200中的資料。RWL 208R是作為SRAM位元單元200的部分的金屬線，被配置為承載在SRAM位元單元200中控制讀取操作的啟用以讀取被儲存在SRAM位元單元200中的資料的電壓信號。增加WWL 208W的寬度W1 可以降低WWL 208W的電阻，減小對SRAM位元單元200的記憶體寫入時延。例如，WWL 208W的寬度W1 與RWL 208R的寬度W2 的比率可以介於1.1至2.2之間。
期望最小化其中包括WWL 208W和RWL 208R的SRAM位元單元200的電阻，以降低對SRAM位元單元200的記憶體存取時延。例如，WWL 208W上的電壓信號的上升時間影響在SRAM位元單元200中控制記憶體寫入操作的時延的元件（例如，電晶體）的啟用。因此，在該實例中，WWL 208W被製造為具有比RWL 208R的寬度W2 更大的寬度W1 ，以降低記憶體寫入時延。類似地，RWL 208R上的電壓信號的上升時間影響在SRAM位元單元200中控制記憶體讀取操作的時延的元件（例如，電晶體）的啟用。
繼續參考圖2A，IC 204中的SRAM位元單元200基於製造技術根據佈局佈線（PR）設計規則而被製造，使得存在統轄在IC 204中形成的金屬線之間的間距或距離的經限定的金屬線間距。在該實例中，WWL 208W和RWL 208R是形成在被設置在IC 204的半導體層210上方的金屬層中的金屬線。WWL 208W是沿著縱軸LA1 延伸的金屬線，該縱軸LA1 在圖2A中所示的X軸的方向上延伸。WWL 208W在與X軸方向和縱軸LA1 的方向正交的Y軸方向上具有寬度W1 。RWL 208R是沿著縱軸LA2 延伸的金屬線，縱軸LA2 在圖2A中所示的X軸的方向上延伸。RWL 208R在與X軸方向和縱軸LA2 的方向正交的Y軸方向上具有寬度W2 。SRAM位元單元200的金屬線間距在圖2A中被示為「P1 」。在IC 204中形成的金屬線之間亦存在距離，其被示為WWL 208W和RWL 208R之間的距離D1 ，以避免或防止金屬線之間的短路。
該實例中的SRAM位元單元200被製造，使得若WWL 208W和RWL 208R的寬度W1 、W2 是相同的寬度，則金屬間距P1 被保持為金屬間距P1 的樣子。若出於相容性或其他製程製造考慮而期望不改變電路單元佈局202的金屬間距P1 ，則此舉可能是重要的。此外，在圖2A中的SRAM位元單元200中，WWL 208W和RWL 208R之間的距離D1 根據可用的製造技術至少被保持為指定的最小距離。此舉經由降低RWL 208R的寬度W2 以提供附加區域來擴大WWL 208W的寬度W1 而實現。在決定WWL 208W和RWL 208R之間的距離D1 時，WWL 208W和RWL 208R之間形成的電容亦可以被考慮到。
根據SRAM位元單元200所需的電路單元佈局202，SRAM位元單元200的元件包括WWL 208W和RWL 208R並且被製造在一或多個金屬層中，該一或多個金屬層在圖2A中的Z軸方向上被設置在半導體層210上方。例如，如圖2B中的SRAM位元單元200的另一頂視圖所示，圖2B中的SRAM位元單元200包括儲存節點212，其被配置為儲存將記憶體狀態表示為邏輯值（例如，邏輯「0」或「1」）的充電電壓。例如，儲存節點212可以由兩個交叉耦合的反相器電路（如圖1中的習知六（6）個電晶體的SRAM位元單元中所提供的）形成。寫入存取電路214W（例如可以是陰型（N型）場效應電晶體（FET）（NFET））形成在半導體層210中並被耦合到儲存節點212和WWL 208W。寫入存取電路214W向SRAM位元單元200提供寫入埠。在該實例中，WWL 208W上的電壓信號控制寫入存取電路214W的啟用來將寫入位元線耦合到儲存節點212以用於寫入操作。例如，若寫入存取電路214W是NFET，則NFET 將經由在WWL 208W上施加電壓信號來施加達到或超過NFET的閾值電壓以啟用NFET的閘源電壓而被啟用。回應於寫入存取電路214W被啟用用於對SRAM位元單元200的寫入操作，被耦合到寫入存取電路214W的寫入位元線上的以電壓形式的資料被傳遞到儲存節點212。
繼續參考圖2B，讀取存取電路214R（例如亦可以是NFET）形成在半導體層210中，並且被耦合到儲存節點212和RWL 208R。讀取存取電路214R向SRAM位元單元200提供讀取埠。在該實例中，RWL 208R上的電壓信號控制讀取存取電路214R的啟用來將RWL 208R耦合到儲存節點212以用於讀取操作。例如，若讀取存取電路214R是NFET，則NFET將經由在RWL 208R上施加電壓信號來施加達到或超過NFET的閾值電壓以啟用NFET的閘源電壓而被啟用。回應於讀取存取電路214R被啟用用於對SRAM位元單元200的讀取操作，以電壓形式被儲存在儲存節點212中的資料經由讀取存取電路214R從儲存節點212被傳遞給耦合的讀取位元線。
根據設計和可用於SRAM位元單元200的佈置和佈線的區域，WWL 208W和RWL 208R可以被提供在用於SRAM位元單元200的IC 204中的一或多個金屬層中。在該實例中，WWL 208W被設置和佈線在半導體層210上方的第二金屬層（M2層）中。WWL 208W在Z軸方向上延伸到相鄰的SRAM位元單元（未圖示）中，其中SRAM位元單元200是IC 204中的記憶體陣列中的一行SRAM位元單元的部分。WWL 208W經由被連接到WWL 208W的WWL過孔216W穿過M2層下方的金屬一層（M1層）而被耦合到寫入存取電路214W。
此外，在該實例中，RWL 208R被設置並且被佈線在半導體層210上方的第二金屬層（M2層）中。該實例中的RWL 208R是被用來將RWL 208R分佈在若干金屬層上的金屬線中以用於佈線的RWL互連218R。此舉可能是因為WWL 208W在M2層中的佈線佔用了M2層中太多的面積，以致於無法允許RWL 208R在M2層中的完全佈線。在該實例中，RWL互連218R被耦合到儲存節點212。RWL互連218R亦經由RWL過孔216R被耦合到M2層下方的讀取存取電路214R。RWL 208R亦延伸到M2層上方的第四金屬層（M4層）中。在該態樣，為了擴展RWL互連218R到M4層的耦合，在第三金屬層（M3層）中提供第二RWL互連220R。第二RWL互連220R在與RWL互連218R的縱軸LA2 正交的Y軸方向上具有縱軸LA3 。M2層中的RWL互連218R經由中間RWL互連過孔222R被連接到M3層中的第二RWL互連220R。如圖2B所示，在該實例中，RWL互連過孔222R在其X軸方向上的長度L1 在RWL過孔216R的X軸方向上的長度L2 和WWL過孔216W的長度L3 上被擴大。在一個實例中，RWL互連過孔222R在其X軸方向上的長度L1 在RWL過孔216R的長度L2 及/或WWL過孔216W的長度L3 上被擴大並且比RWL過孔216R的長度L2 及/或WWL過孔216W的長度L3 大至少50%。此外，如圖2B所示，第二RWL互連220R的長度L4 大於RWL互連過孔222R的長度L1 ，使得RWL互連過孔222R和第二RWL互連220R之間存在全連接。提供寬度經擴大的第二RWL互連220R和RWL互連過孔222R可以減輕RWL 208R中電阻的增加，該電阻的增加可能由於RWL互連218R的寬度被降低而發生。
圖2A和圖2B中的SRAM位元單元200具有到儲存節點212中的一個讀取埠和一個寫入埠。然而，可能需要提供具有多於一個的讀取埠的SRAM位元單元200，使得兩個電路源可以同時讀取儲存節點212。在該態樣，圖3是具有兩（2）個單獨的讀取埠和一（1）個單獨的寫入埠的示例性十（10）個電晶體（10T）的SRAM位元單元300的示意圖。如以下開始於圖4更詳細論述的，SRAM位元單元300的寫入埠包括WWL，該WWL在SRAM位元單元300的電路單元佈局中經由採用降低的讀取埠的寬度RWL而具有增加的寬度以降低WWL的電阻，用於減小的記憶體寫入時延。
在該態樣，SRAM位元單元300包括由電源電壓VDD 供電的兩（2）個交叉耦合的反相器電路302（0）、302（1）。交叉耦合的反相器電路302（0）、302（1）相互加強以在相應的真儲存節點（T）304T和互補儲存節點（C）304C上以電壓的形式保留資料。反相器電路302（0）的第一反相器輸入I1 被耦合到反相器電路302（1）的第二反相器輸出O2 。反相器電路302（1）的第二反相器輸入I1 被耦合到反相器電路302（0）的第一反相器輸出O1 。每個反相器電路302（0）、302（1）包括被串聯耦合到相應的下拉N型場效應電晶體（NFET）306N（0）、306N（1）（N1、N2）的相應的上拉P型場效應電晶體（PFET）306P（0）、306P（1）（P1、P2）。NFET存取電晶體N3、N4形式的寫入存取電路308（0）、308（1）被耦合到相應的反相器電路302（0）、302（1）以向SRAM位元單元100提供寫入埠310W。在寫入操作中，寫入位元線WBL和互補寫入位元線WBLB被預充電到表示不同邏輯值的電壓，其中寫入位元線WBL上的電壓表示要被寫入的邏輯值。隨後，被耦合到NFET存取電晶體N3、N4的閘極G（0）、G（1）的WWL被斷言，此舉使電壓基於在寫入位元線WBL和互補寫入位元線WBLB上預充電的電壓被斷言到真儲存節點304T和互補節點304C。
圖3中的SRAM位元單元300亦包括兩個讀取埠312R（0）、312R（1）。每個讀取埠312R（0）、312R（1）包括NFET N6、N8形式的相應的讀取存取電路314（0）、314（1），NFET N6、N8的閘極G被耦合到相應的讀取字線RWL0、RWL1。NFET N6、N8的汲極被耦合到相應的讀取位元線RBL0、RBL1。NFET N6、N8被耦合到相應的NFET N5、N7，NFET N5、N7的閘極被耦合到相應的互補儲存節點304C和真儲存節點304T。在使用讀取埠312R（0）作為實例的讀取操作中，讀取位元線RBL0基於電源電壓VDD 被預充電到電壓。隨後，被耦合到NFET N6的閘極G的讀取字線RWL0被斷言以提供從NFET N6到NFET N5的電流路徑。若互補儲存節點304C是邏輯「1」啟用，則被耦合到NFET N5的閘極G的互補儲存節點304C將使NFET N5導通，並且若互補儲存節點304C是邏輯「0」，則將NFET N5拉至接地或電壓VSS 或拉至讀取位元線RBL0的電壓。
圖4是根據電路單元佈局402的圖3中的SRAM位元單元300的示例性電路單元示意圖的頂視圖，該電路單元佈局402基於經由針對其相應讀取埠312R（0）、312R（1）採用降低寬度的讀取字線RWL0和RWL1而實現的電路單元佈局面積節省來針對寫入埠310W採用增加寬度的WWL，以降低WWL的電阻，用於減小記憶體寫入時延。為了對稱，讀取埠312R（0）、312R（1）被設置在真和互補儲存節點304T、304C的每一側上。SRAM位元單元300可以被包括在包含（例如，諸如以行和列組織的）複數個SRAM位元單元300的記憶體陣列中以構成用於電子設備（諸如基於處理器的系統）的記憶體。如下文將更詳細論述的，基於經由採用具有降低寬度的W4 、W5 的讀取字線RWL0、RWL1而實現的電路單元佈局402中的面積節省，SRAM位元單元300採用具有增加寬度的W3 的寫入字線WWL，該W4 、W5 小於寫入字線WWL的寬度W3 。例如，讀取字線RWL0、RWL1的寬度W4 、W5 可以為20-24 nm，寫入字線WWL的寬度W3 可以為35-40 nm。寫入字線WWL是作為SRAM位元單元300的部分的金屬線，其被配置為承載電壓信號，該電壓信號控制SRAM位元單元300中的寫入操作的啟用以寫入要儲存在SRAM位元單元300中的資料。讀取字線RWL0、RWL1是作為SRAM位元單元300的部分的金屬線，其被配置為承載電壓信號，該電壓信號控制SRAM位元單元300中的讀取操作的啟用以讀取被儲存在SRAM位元單元300中的資料。增加寫入字線WWL的寬度W3 可以降低寫入字線WWL的電阻，從而減少對SRAM位元單元300的記憶體寫入時延。例如，寫入字線WWL的寬度W3 與讀取字線RWL0、RWL1中的任一或兩者的寬度W4 或寬度W5 的比率可以在1.1至2.2之間。
期望使其中包括寫入字線WWL和讀取字線RWL0、RWLl的SRAM位元單元300的電阻最小化，以降低對SRAM位元單元300的記憶體存取時延。例如，寫入字線WWL上的電壓信號的上升時間影響SRAM位元單元300中控制記憶體寫入操作的時延的元件（例如，電晶體）的啟用。因此，在該實例中，寫入字線WWL被製造為具有比讀取字線RWL0、RWL1的寬度W4 、W5 更大的寬度W3 以降低記憶體寫入時延。類似地，讀取字線RWL0、RWL1上的電壓信號的上升時間影響SRAM位元單元300中控制記憶體讀取操作的時延的元件（例如，電晶體）的啟用。
繼續參考圖4，根據基於製造技術的佈局佈線（PR）設計規則，在IC 404中製造SRAM位元單元300，使得存在經定義的金屬線間距，該經定義的金屬線間距統轄在IC 404中形成的金屬線之間的間距或距離。在該實例中，寫入字線WWL和讀取字線RWL0、RWL1是形成金屬層中的金屬線，該等金屬層被設置在IC 404的半導體層410上方。寫入字線WWL是沿著在圖4所示的X軸方向上延伸的縱軸LA4 而延伸的金屬線。寫入字線WWL在與X軸方向和縱軸LA4 的方向正交的Y軸方向上具有寬度W3 。讀取字線RWL0、RWL1是沿著在圖4所示的X軸方向上延伸的縱軸LA5 而延伸的金屬線。讀取字線RWL0、RWL1在與X軸方向和縱軸LA5 的方向正交的Y軸方向上具有相應的寬度W4 、W5 。SRAM位元單元300的金屬線間距在圖4中被示為「P2 」。例如，金屬線間距P2 可以是48至54奈米(nm)。在IC 404中形成的金屬線之間亦存在距離，其被示為寫入字線WWL和讀取字線RWL0、RWL1之間的距離D2 ，以避免或防止金屬線之間的短路。例如，距離D2 可以是22至24 nm。
該實例中的SRAM位元單元300被製造使得金屬間距P2 被保持為若寫入字線WWL和讀取字線RWL0、RWLl的寬度W3 、W4 、W5 是相同寬度的情況。若出於相容性或其他製程製造考慮而期望不改變電路單元佈局402的金屬間距P2 ，則此舉可能是重要的。此外，在圖4的SRAM位元單元300中，根據可用的製造技術，寫入字線WWL和讀取字線RWL0、RWL1之間的距離D2 至少被保持為指定的最小距離。此舉經由減小讀取字線RWL0、RWL1的寬度W4 、W5 以提供額外區域來擴大寫入字線WWL的寬度W3 而被實現。在決定寫入字線WWL與讀取字線RWL0、RWL1之間的距離D2 時，亦可以考慮寫入字線WWL與讀取字線RWL0、RWL1之間形成的電容。
根據SRAM位元單元300所需的電路單元佈局 402，包括寫入字線WWL和讀取字線RWL0、RWLl的SRAM位元單元300的元件被製造在一或多個金屬層中，該一或多個金屬層在圖4中的Z軸方向上被設置在半導體層410上方。例如，如圖4中的SRAM位元單元300所示，SRAM位元單元300中包括圖3中所描述的真和互補儲存節點304T、304C，被配置為將表示記憶體狀態的充電電壓儲存為邏輯值（例如，邏輯「0」或「1」）。寫入存取電路308（0）、308（1）形成在半導體層410中並且被耦合到相應的真和互補儲存節點304T、304C和寫入字線WWL。如圖3中所論述的，寫入存取電路308（0）、308（1）向SRAM位元單元300提供寫入埠。在該實例中，寫入字線WWL上的電壓信號控制寫入存取電路308（0）、308（1）的啟用，以將寫入位元線WBL、WBLB（圖3）耦合到相應的真和互補儲存節點304T、304C，用於寫入操作。回應於寫入存取電路308（0）、308（1）被啟用以用於對SRAM位元單元300的寫入操作，被耦合到寫入存取電路308（0）、308（1）的寫入位元線WBL、WBLB上的電壓形式的資料被傳遞到相應的真和互補儲存節點304T、304C。
繼續參考圖4，讀取存取電路314（0）、314（1）形成在半導體層410中並且被耦合到真和互補儲存節點304T、304C和相應的讀取字線RWL0、RWL1。在該實例中，讀取字線RWL0、RWL1上的電壓信號控制讀取存取電路314（0）、314（1）的啟用以將相應的讀取位元線RBL0、RBL1（圖3）耦合到儲存節點304T、304C，用於讀取操作。回應於讀取存取電路314（0）、314（1）被啟用以用於對SRAM位元單元300的讀取操作，以電壓形式被儲存在真和互補儲存節點304T、304C中的資料由讀取存取電路314（0）、314（1）從相應的真和互補儲存節點304T、304C被傳遞給耦合的讀取位元線RBL0、RLB1。
根據設計和可用於SRAM位元單元300的佈局和佈線的區域，寫入字線WWL和讀取字線RWL0、RWLl可以被設置在用於SRAM位元單元300的IC 404中的一或多個金屬層中。在該實例中，寫入字線WWL被設置和佈線在半導體層410上方的第二金屬層（M2層）中。寫入字線WWL在X軸方向上延伸到相鄰的SRAM位元單元（未圖示）中，其中SRAM位元單元300是IC 404中的記憶體陣列中的一行SRAM位元單元的部分。寫入字線WWL經由被連接到寫入字線WWL的WWL過孔416W（0）、416W（1）穿過M2層下方的金屬一層（M1層）被耦合到寫入存取電路308（0）、308（1）。
此外，在該實例中，讀取字線RWL0、RWLl被設置和佈線在半導體層410上方的第二金屬層(M2層)中。M2層中的讀取字線RWL0是RWL互連418R（0），該RWL互連418R（0）被用來將讀取字線RWL0分佈在若干金屬層上的金屬線中以用於佈線。M2層中的讀取字線RWL1是RWL互連418R（1），該RWL互連418R（1）被用來將讀取字線RWL1分佈在若干金屬層上的金屬線中以用於佈線。此舉可能是因為寫入字線WWL在M2層中的佈線佔用了M2層中太多的面積，以致於無法完全佈線M2層中的讀取字線RWL0、RWL1。RWL互連418R（0）、418R（1）如M2層所示被斷開連接。就此而言，在該實例中，RWL互連418R（0）、418R（1） 經由相應的RWL過孔416R（0）、416R（1）穿過M2層下方的金屬一層（M1層）被耦合到相應的讀取存取電路314（0）、314（1）。讀取字線RWL0、RWL1亦延伸到M2層上方的第四金屬層（M4層）中。就此而言，為了將RWL互連418R（0）、418R（1）的耦合延伸到M4層，在第三金屬層（M3層）中提供第二RWL互連420R（0）、420R（1）。第二RWL互連420R（0）、420R（1）各自在與RWL互連418R（0）、418R（1）的縱軸LA5 正交的Y軸方向上具有縱軸LA6 、LA7 。M2層中的RWL互連418R（0）、418R（1）經由相應的中間RWL互連過孔422R（0）、422R（1）被連接到M3層中的相應的第二RWL互連420R（0）、420R（1）。
如圖4所示，在該實例中，相應的RWL互連過孔422R（0）、422R（1）在其X軸方向上的長度L5 、L6 在RWL過孔416R（0）、416R（1）在X軸方向上的長度L7 、L8 和WWL過孔416W（0）、416W（1）在X軸方向上的長度L9 、L10 上被擴大。在一個實例中，RWL互連過孔422R（0）、422R（1）在其X軸方向上的長度L5 、L6 在讀取寫入線RWL0、RWL1的寬度W4 、W5 及/或WWL過孔416W（0）、416W（1）的長度L9 、L10 上被擴大並且比讀取寫入線RWL0、RWL1的寬度W4 、W5 及/或WWL過孔416W（0）、416W（1）的長度L9 、L10 大至少50%。此外，如圖4所示，RWL互連420R（0）、420R（1）在X軸方向上的長度L11 、L12 大於RWL互連過孔422R（0）、422R（1）的長度L5 、L6 ，使得RWL互連過孔422R（0）、422R（1）和相應的RWL互連420R（0）、420R（1）之間存在全連接。例如，RWL互連420R（0）、420R（1）的長度L11 、L12 可以是62 nm。RWL互連過孔422R（0）、422R（1）的長度L5 、L6 可以是35-40 nm。提供被擴大寬度的RWL互連420R（0）、420R（1）和RWL互連過孔422R（0）、422R（1）可以緩解讀取字線RWL0、RWL1中電阻的增加，該電阻的增加可能由於其相應的RWL互連418R（0）、418R（1）的寬度被減小而發生。
圖5是根據電路單元設計佈局502的圖4中的SRAM位元單元300的另一頂視圖，用於說明目的。圖3和圖4中的SRAM位元單元300之間的共用元件在圖5中圖示並且不再重新描述。基於製造技術，根據佈局佈線（PR）設計規則，圖5中的SRAM位元單元300被製造在IC 504中，使得存在經定義的金屬線間距，該經定義的金屬線間距統轄在IC 504中形成的金屬線之間的間距或距離。圖3的SRAM位元單元300中所示的NFET N1至N8在圖5的SRAM位元單元300中被示為N1至N8。圖3的SRAM位元單元300中所示的PFET P1、P2在圖5的SRAM位元單元300中被示為P1、P2。
為了說明SRAM位元單元300的示例性佈局的進一步細節，提供了圖6A至圖6C。圖6A至圖6C是圖5中的SRAM位元單元300的組合的M2、M3和M4層的電路單元佈局602（3）以及M2和M4層的示例性電路單元佈局602（1）、602（2）的頂視圖。圖6A圖示了SRAM位元單元300的M2層的頂視圖。圖5中的SRAM位元單元300與圖6A中的SRAM位元單元300的M2層之間的共用元件利用共用元素被圖示並且不再重新描述。圖6B圖示了圖5中的SRAM位元單元300的金屬四（M4）層的佈局602（2）。如圖6B所示，讀取字線RWL0、RWL1在X軸方向上連續延伸。RWL互連過孔422R（0）、422R（1）被圖示，將M4層中的讀取字線RWL0、RWL1連接到M3層中的RWL互連420R（0）、420R（1）以連接到M2層中的不連續的RWL互連418R（0）、418R（1）。圖6C圖示了圖6A和圖6B的佈局602（1）、602（2）中的組合的M2、M3和M4層的佈局602（3）。
圖7是示例性半導體晶粒702中的金屬層700的頂視圖，該半導體晶粒702包括用於多個SRAM位元單元（像圖5中的SRAM位元單元300）的寫入字線和讀取字線。圖7圖示了在Y軸方向上提供被設置在Y軸方向上的擴大寬度的寫入字線WWL之間的降低寬度的讀取字線RWL0、RWL1是可行的。圖7圖示了細長的連續寫入字線，其中不連續的讀取字線RWL0、RWL1被設置在每一側上，如圖5中的SRAM位元單元300所示。半導體晶粒702包括被彼此相鄰設置的複數個SRAM位元單元，使得降低寬度的讀取字線RWL0、RWL1的圖案被設置在擴大寬度的寫入字線WWL之間。
圖8是圖示了具有像圖5中的SRAM位元單元300的擴大寬度的寫入字線和沒有擴大的寫入字線的SRAM位元單元中的寫入操作的電壓位準的示例性上升時序的曲線圖800，用於示例性比較目的。如圖8所示，最接近不包括像圖5中的SRAM位元單元300的擴大寬度的WWL的寫入線驅動器電路的SRAM位元單元的寫入字線（WWL）的示例性上升時間被示為曲線802。最接近寫入線驅動器電路的圖5中的SRAM位元單元300的WWL的上升時間被示為曲線804，其圖示了更快的上升時間。圖5中的SRAM位元單元300的WWL的更快的上升時間是由於WWL被擴大而導致的WWL的電阻降低。更快的上升時間亦可以降低記憶體寫入時延並且由於更快的上升時間而不需要WWL上的寫入脈衝那麼寬。離寫入線驅動器電路最遠的SRAM位元單元的WWL（不包括像圖5中的SRAM位元單元300的擴大寬度的寫入字線）的示例性上升時間被示為曲線806。離寫入線驅動器電路最遠的圖5中的SRAM位元單元300的WWL的上升時間被示為曲線808，其圖示了更快的上升時間。
圖9是圖示了根據電路單元設計佈局製造SRAM位元單元（包括但不限於圖2A至圖6C中的SRAM位元單元200、300）的示例性製程900的流程圖，該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。將參考圖2A和圖3至圖6C中的示例性SRAM位元單元200、300來描述圖9中的製程900。在該態樣，如圖9所示，製程900包括形成半導體層210、410（圖9中的方塊902）。製程900亦包括在半導體層210、410中形成SRAM位元單元200、300（圖9中的方塊904）。SRAM位元單元200、300包括儲存節點212、304T、304C（方塊904（1））、被耦合到儲存節點212、304T、304C的寫入存取電路214W、308（0）、308（1）（方塊904（2）），以及被耦合到儲存節點212、304T、304C的第一讀取存取電路214R、314（0）、314（1）（方塊904（3））。製程900亦包括在半導體層210、410上方形成第一金屬層（M2層）（圖9中的方塊906）。形成M2層包括形成被耦合到寫入存取電路214W、308（0）、308（1）的WWL 204W，WWL 204W具有在第一方向上延伸的縱軸LA1 、LA4 並且具有在與第一方向正交的第二方向上的寬度（W1 、W3 ）（方塊906（1）），形成被耦合到第一讀取存取電路214R、314（0）、314（1）的第一RWL 208R、RWL0、RWL1的第一RWL互連218R、418R（0）、418R（1），其中第一RWL互連218R、418R（0）、418R（1）具有在第一方向上延伸的縱軸LA2 、LA5 並且在第二方向上具有寬度W2 、W4 、W5 （方塊906（2）），並且其中WWL 204W的寬度W1 、W3 大於第一RWL互連218R、418R（0）、418R（1）的寬度W2 、W4 、W5 （方塊906（3））。
圖10是包括複數個SRAM位元單元300（0）至300（3）（像圖4至圖6C中的SRAM位元單元300）的記憶體電路1000的示意圖。SRAM位元單元300（0）和300（1）形成2x1的SRAM位元單元陣列，SRAM位元單元300（2）和300（3）形成另一2x1的SRAM位元單元陣列。總的而言，記憶體電路1000具有SRAM位元單元300（0）至300（3）的2x2陣列。記憶體電路1000的M2和M4層如圖10所示。如M4層所示，用於相應的SRAM位元單元300（0）至300（3）的讀取寫入線RWL0至RWL3在X軸方向上沿著彼此平行延伸的縱軸LA8 -LA1 1 而延伸，使得讀取寫入線RWL0至RWL3不重疊。圖4至圖6C中具有擴大寬度的WWL和降低寬度的RWL互連418R（0）、418R（1）的SRAM位元單元300設計仍允許讀取寫入線RWL0至RWL3在M4層中彼此不重疊地被佈線，如圖10所示。
應注意，本文所使用的術語「上方」、「頂部」、「下方」、「底部」是相對術語，並不意在限制或暗示嚴格的取向，或者此情形是參考地面。在另一元素的上方或頂部所引用的元素與該兩個元素的取向有關。在另一元素的下方或底部所引用的元素亦與該兩個元素的方向有關。
包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元（包括但不限於圖2A至圖6C中的SRAM位元單元）的記憶體可以被提供在或被整合到任何基於處理器的設備中，該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。實例包括實例包括但不限於機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、行動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板電腦、平板電話、伺服器、電腦、可攜式電腦、行動計算設備、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器、眼鏡等）、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視、調諧器、無線電設備、衛星無線電設備、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機、可攜式數位視訊播放機、汽車、車輛元件、航空電子系統、無人機和多旋翼飛行器。
在該態樣，圖11圖示了基於處理器的系統1100的實例，該基於處理器的系統1100可以包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1102（1）至1102（5）（包括但不限於圖2A至圖6C中的SRAM位元單元）的記憶體，該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。在該實例中，基於處理器的系統1100可以被形成為作為晶片上系統（SoC）1106的IC 1104。基於處理器的系統1100包括CPU 1108，該CPU 1108包括一或多個處理器1110，亦可以被稱為CPU核心或處理器核心。CPU 1108可以具有被耦合到CPU 1108的快取記憶體1112，用於快速存取臨時儲存的資料。快取記憶體1112可以包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1102（1）（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。CPU 1108被耦合到系統匯流排1114並且可以將被包括在基於處理器的系統1100中的主設備和從設備互耦。已知，CPU 1108經由在系統匯流排1114上交換位址、控制和資料資訊與該等其他設備進行通訊。例如，CPU 1108可以將匯流排事務請求傳送給作為從設備實例的記憶體控制器1116。儘管圖11中未圖示，但可以提供多個系統匯流排1114，其中每個系統匯流排1114構成不同的結構。
其他主設備和從設備可以被連接到系統匯流排1114。如圖11所示，該等設備可以包括記憶體系統1120，該記憶體系統1120包括作為實例的記憶體控制器1116和（多個）記憶體陣列1118、一或多個輸入設備1122、一或多個輸出設備1124、一或多個網路介面設備1126，以及一或多個顯示控制器1128。記憶體陣列1118可以包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1102（2）（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。（多個）輸入設備1122可以包括任何類型的輸入設備，包括但不限於輸入鍵、開關、語音處理器等。（多個）輸入設備1122可以包括記憶體，該記憶體包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1102（3）（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。（多個）輸出設備1124可以包括任何類型的輸出設備，包括但不限於音訊、視訊、其他視覺指示器等。（多個）輸出設備1124可以包括記憶體，該記憶體包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1102（4）（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。
（多個）網路介面設備1126可以是被配置為允許與網路1130交換資料的任何設備。網路1130可以是任何類型的網路，包括但不限於有線或無線網路、專用或公共網路、區域網路（LAN）、無線區域網路（WLAN）、廣域網路（WAN）、BLUETOOTH™ 網路和網際網路。（多個）網路介面設備1126可以被配置為支援所需的任何類型的通訊協定。
CPU 1108亦可以被配置為在系統匯流排1114上存取（多個）顯示控制器1128以控制向一或多個顯示器1132發送的資訊。（多個）顯示控制器1128經由一或多個視訊處理器1134向（多個）顯示器1132發送資訊以進行顯示，該一或多個視訊處理器1134將要被顯示的資訊處理成適合（多個）顯示器1132的格式。（多個）顯示器1132可以包括任何類型的顯示器，包括但不限於陰極射線管（CRT）、液晶顯示器（LCD）、電漿顯示器、發光二極體（LED）顯示器等。（多個）顯示控制器1128、（多個）視訊處理器1134及/或（多個）顯示器1132可以包括記憶體，該記憶體包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1102（4）（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。
圖12圖示了示例性無線通訊設備1200，包括射頻（RF）元件，該等射頻（RF）元件包括記憶體，該記憶體包括根據電路單元設計佈局以及根據本文中所揭示的任何態樣的SRAM位元單元1202（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。作為實例，無線通訊設備1200可以包括或被提供在任何上文提到的設備中。如圖12所示，無線通訊設備1200包括收發器1204和資料處理器1206。資料處理器1206可以包括用於儲存資料和程式碼的記憶體。收發器1204包括支援雙向通訊的傳輸器1208和接收器1210。通常，無線通訊設備1200可以包括用於任意數目的通訊系統和頻帶的任意數目的傳輸器1208及/或接收器1210。收發器1204的全部或部分可以在一或多個類比IC、RF IC（RFIC）、混合信號IC等上被實現。
傳輸器1208或接收器1210可以利用超外差架構或直接變頻架構來實現。在超外差架構中，信號在RF和基頻之間在多個階段中進行頻率轉換，例如，在一個階段中從RF到中頻（IF），並且隨後在另一階段中從IF到基頻以用於接收器1210。在直接變頻架構中，信號在一個階段中在RF和基頻之間進行頻率轉換。超外差和直接變頻架構可以使用不同的電路區塊及/或具有不同的要求。在圖12的無線通訊設備1200中，傳輸器1208和接收器1210利用直接變頻架構來實現。
在傳輸路徑中，資料處理器1206處理要被傳輸的資料並且向傳輸器1208提供I和Q類比輸出信號。在示例性無線通訊設備1200中，資料處理器1206包括數位類比轉換器（DAC）1212（1）、1212（2），用於將由資料處理器1206產生的數位信號轉換成I和Q類比輸出信號，例如I和Q輸出電流，用於進一步處理。
在傳輸器1208內，低通濾波器1214（1）、1214（2）分別對I和Q類比輸出信號進行濾波，以去除由先前的數位類比轉換引起的不期望的信號。放大器（AMP）1216（1）、1216（2）分別放大來自低通濾波器1214（1）、1214（2）的信號，並提供I和Q基頻信號。升頻轉換器1218經由來自TX LO信號產生器1222的混頻器1220（1）、1220（2）將I和Q基頻信號與I和Q傳輸（TX）本端振盪器（LO）信號一起升頻轉換以提供經升頻轉換的信號1224。濾波器1226對經升頻轉換的信號1224進行濾波以去除由頻率升頻轉換引起的不期望的信號以及接收頻帶中的雜訊。功率放大器（PA）1228放大來自濾波器1226的經升頻轉換的信號1224以獲得所期望的輸出功率位準並且提供傳輸RF信號。傳輸RF信號經由雙工器或開關1230被路由並且經由天線1232被傳輸。
在接收路徑中，天線1232接收由基地站傳輸的信號並且提供接收到的RF信號，該RF信號經由雙工器或開關1230被路由並且被提供給低雜訊放大器（LNA）1234。雙工器或開關1230被設計為以特定的接收（RX）到TX（（RX）-to-TX）雙工器頻率分離進行操作，使得RX信號與TX信號隔離。接收到的RF信號由LNA 1234放大並且由濾波器1236進行濾波以獲得所期望的RF輸入信號。降頻轉換混頻器1238（1）、1238（2）將濾波器1236的輸出與來自RX LO信號產生器1240的I和Q RX LO信號（亦即，LO_I和LO_Q）混合以產生I和Q基頻信號。I和Q基頻信號由AMP 1242（1）、1242（2）放大，並由低通濾波器1244（1）、1244（2）進一步濾波以獲得I和Q類比輸入信號，該等I和Q類比輸入信號提供給資料處理器1206。在該實例中，資料處理器1206包括類比數位轉換器（ADC）1246（1）、1246（2），用於將類比輸入信號轉換為數位信號以由資料處理器1206進一步處理。
在圖12的無線通訊設備1200中，TX LO信號產生器1222產生用於頻率升頻轉換的I和Q TX LO信號，而RX LO信號產生器1240產生用於頻率降頻轉換的I和Q RX LO信號。每個LO信號是具有特定基頻的週期信號。TX鎖相迴路（PLL）電路1248從資料處理器1206接收時序資訊並產生用於調整來自TX LO信號產生器1222的TX LO信號的頻率及/或相位的控制信號。類似地，RX PLL電路1250從資料處理器1206接收時序資訊並產生用於調整來自RX LO信號產生器1240的RX LO信號的頻率及/或相位的控制信號。
熟習此項技術者將進一步理解，結合本文中所揭示的態樣描述的各種說明性邏輯區塊、模組、電路和演算法可以被實現為電子硬體、被儲存在記憶體中或另一電腦可讀取媒體中並由處理器或其他處理設備或兩者的組合執行的指令。作為實例，可以在任何電路、硬體元件、積體電路（IC）或IC晶片中採用本文中所描述的主設備和從設備。本文中所揭示的記憶體可以是任何類型和大小的記憶體並且可以被配置為儲存所期望的任何類型的資訊。為了清楚地說明該可互換性，各種說明性的元件、方塊、模組、電路和步驟已經在上文大體上依據其功能性進行了描述。如何實現該功能性取決於特定應用、設計選擇及/或強加於整體系統的設計約束。熟習此項技術者可以針對每個特定應用以不同方式實現所描述的功能性，但是此種實現決定不應被解釋為引起與本案的範疇的偏離。
結合本文中所揭示的態樣而描述的各種說明性邏輯區塊、模組和電路可以利用以下來實現或執行：處理器、數位信號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯設備、個別閘門或電晶體邏輯、個別的硬體元件或意欲執行本文中所描述的功能的其任何組合。處理器可以是微處理器，但在備選方案中，處理器可以是任何習知處理器、控制器、微控制器或狀態機。處理器亦可以被實現為計算設備的組合（例如，DSP和微處理器的組合、複數個微處理器、與DSP核結合的一或多個微處理器，或者任何其他此種配置）。
本文中所揭示的態樣可以被體現在硬體和被儲存在硬體中的指令中，並且可以常駐在例如隨機存取記憶體（RAM）、快閃記憶體、唯讀記憶體（ROM）、電可程式設計ROM（EPROM）、電子可抹除可程式設計ROM（EEPROM）、暫存器、硬碟、抽取式磁碟、CD-ROM或本領域已知的任何其他形式的電腦可讀取媒體。示例性儲存媒體被耦合到處理器，使得處理器可以從儲存媒體讀取資訊和向儲存媒體寫入資訊。或者，儲存媒體可以整合到處理器中。處理器和儲存媒體可以常駐在ASIC中。ASIC可以常駐在遠端站中。或者，處理器和儲存媒體可以作為個別的元件常駐在遠端站、基地站或伺服器中。
亦應注意，在本文中的示例性態樣中的任何態樣所描述的操作步驟被描述以提供實例和論述。所描述的操作可以以除了所圖示的順序之外的許多不同的順序來執行。此外，在單個操作步驟中所描述的操作實際上可以在多個不同的步驟中被執行。此外，可以組合示例性態樣中所論述的一或多個操作步驟。應當理解，流程圖中所示的操作步驟可以進行多種不同的修改，此情形對於熟習此項技術者而言是明顯的。熟習此項技術者亦將理解，可以使用多種不同的技術和技法中的任何一種來表示資訊和信號。例如，在以上描述中可以被引用的資料、指令、命令、資訊、信號、位元、符號和碼片可以由電壓、電流、電磁波、磁場或粒子、光場或粒子，或任何其組合來表示。
提供本案的先前描述以使任何熟習此項技術者能夠製造或使用本案。對於熟習此項技術者而言，對本案的各種修改將是明顯的，並且本文中所定義的一般原理可以應用於其他變化。因此，本案不意欲限於本文中所描述的實例和設計，而應符合與本文中所揭示的原理和新穎特徵一致的最寬範疇。
100:SRAM位元單元 102（0）:反相器 102（1）:反相器 103C:互補儲存節點 103T:真儲存節點 104N（0）:下拉N型場效應電晶體（NFET） 104N（1）:下拉N型場效應電晶體（NFET） 104P（0）:上拉P型場效應電晶體（PFET） 104P（1）:上拉P型場效應電晶體（PFET） 106（0）:NFET存取電晶體 106（1）:NFET存取電晶體 108（0）:組合讀取/寫入埠 108（1）:組合讀取/寫入埠 200:SRAM位元單元 202:電路單元佈局 204:IC 206:半導體晶粒 208R:讀取字線（RWL） 208W:寫入字線（WWL） 210:半導體層 212:儲存節點 214R:讀取存取電路 214W:寫入存取電路 216R:RWL過孔 216W:WWL過孔 218R:RWL互連 220R:第二RWL互連 222R:中間RWL互連過孔 300:SRAM位元單元 300（0）:SRAM位元單元 300（1）:SRAM位元單元 300（2）:SRAM位元單元 300（3）:SRAM位元單元 302（0）:反相器電路 302（1）:反相器電路 304C:互補儲存節點 304T:真儲存節點 306N（0）:下拉N型場效應電晶體（NFET） 306N（1）:下拉N型場效應電晶體（NFET） 306P（0）:上拉P型場效應電晶體（PFET） 306P（1）:上拉P型場效應電晶體（PFET） 308（0）:寫入存取電路 308（1）:寫入存取電路 310W:寫入埠 312R（0）:讀取埠 312R（1）:讀取埠 314（0）:讀取存取電路 314（1）:讀取存取電路 402:電路單元佈局 404:IC 410:半導體層 416R（0）:RWL過孔 416R（1）:RWL過孔 416W（0）:WWL過孔 416W（1）:WWL過孔 418R（0）:RWL互連 418R（1）:RWL互連 420R（0）:RWL互連 420R（1）:RWL互連 422R（0）:中間RWL互連過孔 422R（1）:中間RWL互連過孔 502:電路單元設計佈局 504:IC 602（1）:電路單元佈局 602（2）:電路單元佈局 602（3）:電路單元佈局 700:金屬層 702:半導體晶粒 800:曲線圖 802:曲線 804:曲線 806:曲線 808:曲線 902：方塊 904：方塊 904（1）:方塊 904（2）:方塊 904（3）:方塊 906：方塊 906（1）:方塊 906（2）:方塊 906（3）:方塊 1000：記憶體電路 1100:基於處理器的系統 1102（1）:SRAM位元單元 1102（2）:SRAM位元單元 1102（3）:SRAM位元單元 1102（4）:SRAM位元單元 1102（5）:SRAM位元單元 1104:IC 1106:晶片上系統（SoC） 1108:CPU 1110:處理器 1112:快取記憶體 1114:系統匯流排 1116:記憶體控制器 1118:記憶體陣列 1122:輸入設備 1124:輸出設備 1126:網路介面設備 1128:顯示控制器 1130:網路 1132:顯示器 1134:視訊處理器 1200:無線通訊設備 1202:SRAM位元單元 1204:收發器 1206:資料處理器 1208:傳輸器 1210:接收器 1212（1）:數位類比轉換器（DAC） 1212（2）:數位類比轉換器（DAC） 1214（1）:低通濾波器 1214（2）:低通濾波器 1216（1）:放大器（AMP） 1216（2）:放大器（AMP） 1218:升頻轉換器 1220（1）:混頻器 1220（2）:混頻器 1222:TX LO信號產生器 1224:經升頻轉換的信號 1226:濾波器 1228:功率放大器（PA） 1230:雙工器或開關 1232:天線 1234:低雜訊放大器（LNA） 1236:濾波器 1238（1）:降頻轉換混頻器 1238（2）:降頻轉換混頻器 1240:RX LO信號產生器 1242（1）:AMP 1242（2）:AMP 1244（1）:低通濾波器 1244（2）:低通濾波器 1246（1）:類比數位轉換器（ADC） 1246（2）:類比數位轉換器（ADC） 1248:TX鎖相迴路（PLL）電路 1250:RX PLL電路 D1 :距離 D2 :距離 G:閘極 G（0）:閘極 G（1）:閘極 I1 :第一反相器輸入 L5 :長度 L6 :長度 L7 :長度 L8 :長度 L9 :長度 L10 :長度 L11 :長度 L12 :長度 LA4 :縱軸 LA5 :縱軸 LA6 :縱軸 LA7 :縱軸 LA8 :縱軸 LA9 :縱軸 LA10 :縱軸 LA11 :縱軸 M1:第一金屬 M2:第二金屬 M3:第三金屬 M4:第四金屬 N1 :NFET N2 :NFET N3 :NFET N4 :NFET N5 :NFET N6 :NFET N7 :NFET N8 :NFET O1 :第一反相器輸出 O2 :第二反相器輸出 P1 :金屬間距 P2 :金屬間距 RBL0:讀取位元線 RBL1:讀取位元線 RWL0:讀取字線 RWL1:讀取字線 VDD :電源電壓 VSS :電壓 W1 :寬度 W2 :寬度 W3 :寬度 W4 :寬度 W5 :寬度 WBL:寫入位元線 WBLB:互補寫入位元線 X:軸 Y:軸 Z:軸
圖1是示例性的六（6）個電晶體（6T）的靜態隨機存取記憶體（SRAM）的位元單元電路（「SRAM位元單元」）的電路圖；
圖2A和圖2B是根據電路單元設計佈局的示例性SRAM位元單元的頂視圖，該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延；
圖3是具有兩（2）個單獨的讀取埠和一（1）個單獨的寫入埠的示例性的十（10）個電晶體（10T）的SRAM位元單元的示意圖；
圖4是根據電路單元設計佈局的圖3中的SRAM位元單元的示例性電路單元示意圖的頂視圖，該電路單元設計佈局基於經由針對讀取埠採用降低寬度的讀取字線而實現的電路單元佈局面積節省來針對寫入埠採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減小記憶體寫入時延；
圖5是另一示例性的圖4中SRAM位元單元的更詳細的電路單元示意圖的頂視圖；
圖6A至圖6C是圖5中SRAM位元單元的層的示例性電路單元示意圖的頂視圖；
圖7是示例性半導體晶粒的頂視圖，其圖示用於多個SRAM位元單元（如圖5中的SRAM位元單元）的寫入和讀取字線；
圖8是圖示了用於示例性比較目的的圖5中的SRAM位元單元的寫入字線上的電壓位準上升的示例性時序圖，；
圖9是圖示了根據電路單元設計佈局製造SRAM位元單元（包括但不限於圖2A至圖6C中的SRAM位元單元）的示例性製程的流程圖，該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延；
圖10是包括根據電路單元設計佈局的複數個SRAM位元單元的記憶體電路的示意圖，該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延；
圖11是示例性基於處理器的系統的方塊圖，該基於處理器的系統可以包括（多個）記憶體，該（多個）記憶體包括根據電路單元設計佈局的SRAM位元單元（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延；及
圖12是包括射頻（RF）元件的示例性無線通訊設備的方塊圖，該等射頻（RF）元件可以包括（多個）記憶體，該（多個）記憶體包括根據電路單元設計佈局的SRAM位元單元（包括但不限於圖2A至圖6C中的SRAM位元單元），該電路單元設計佈局基於經由採用降低寬度的讀取字線而實現的電路單元佈局面積節省來採用增加寬度的寫入字線，以降低寫入字線的電阻，用於減少的記憶體寫入時延。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:SRAM位元單元
202:電路單元佈局
204:IC
206:半導體晶粒
208R:讀取字線(RWL)
208W:寫入字線(WWL)
210:半導體層
212:儲存節點
214R:讀取存取電路
214W:寫入存取電路
216R:RWL過孔
216W:WWL過孔
218R:RWL互連
220R:第二RWL互連
222R:中間RWL互連過孔
D1:距離
L1:長度
L2:長度
L3:長度
L4:長度
LA1:縱軸
LA2:縱軸
LA3:縱軸
M2:第二金屬
M3:第三金屬
P1:金屬間距
W1:寬度
W2:寬度

Claims (20)

  1. 一種積體電路（IC），包括： 一半導體層，包括： 一靜態隨機存取記憶體（SRAM）位元單元電路，包括： 一儲存節點； 一寫入存取電路，被耦合到該儲存節點；及 一第一讀取存取電路，被耦合到該儲存節點； 一第一金屬層，被設置在該半導體層上方，該第一金屬層包括： 一寫入字線（WWL），被耦合到該寫入存取電路，該WWL具有在一第一方向上延伸的一縱軸，並且在與該第一方向正交的一第二方向上具有一寬度；及 一第一讀取字線（RWL）的一第一RWL互連，被耦合到該第一讀取存取電路，該第一RWL互連具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 該WWL的該寬度大於該第一RWL互連的該寬度； 一第二金屬層，被設置在該第一金屬層上方，該第二金屬層包括該第一RWL的一第二RWL互連，該第二RWL互連具有在該第二方向上延伸的一縱軸；及 一第一RWL互連過孔，被耦合到該第一RWL互連和該第二RWL互連，該第一RWL互連過孔在該第一方向上具有一長度； 該第一RWL互連過孔的該長度大於該第一RWL互連的該寬度。
  2. 根據請求項1之IC，其中該WWL的該寬度與該第一RWL互連的該寬度的一比率在1.1至2.2之間。
  3. 根據請求項1之IC，亦包括： 一WWL過孔，被耦合到該WWL，該WWL過孔在該第二方向上具有一寬度； 該第一RWL互連過孔的該長度大於該WWL過孔的該寬度。
  4. 根據請求項3之IC，其中該第一RWL互連過孔的該長度比該WWL過孔的該寬度大至少百分之五十（50%）。
  5. 根據請求項1之IC，其中： 該SRAM位元單元電路亦包括一第二讀取存取電路，該第二讀取存取電路被耦合到該儲存節點；及 該第一金屬層亦包括： 一第二RWL的一第一RWL互連，被耦合到該第二讀取存取電路，該第二RWL的該第一RWL互連具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 其中： 該第二RWL的該第一RWL互連與該第一RWL的該第一RWL互連斷開連接；及 該WWL的該寬度大於該第二RWL的該第一RWL互連的該寬度。
  6. 根據請求項1之IC，其中該第二RWL互連在該第一方向上的一長度大於該第一RWL互連過孔的該長度。
  7. 根據請求項1之IC，其中： 該半導體層亦包括： 一第二SRAM位元單元電路，包括： 一第二儲存節點； 一第二寫入存取電路，被耦合到該第二儲存節點；及 一第二讀取存取電路，被耦合到該第二儲存節點； 該第一金屬層亦包括： 一第二WWL，被耦合到該第二寫入存取電路，該第二WWL具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度；及 一第二RWL的一第一RWL互連，被耦合到該第二讀取存取電路，並且具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 該第二WWL的該寬度大於該第二RWL的該第一RWL互連的該寬度；及 該IC亦包括： 一第三金屬層，被設置在該第二金屬層上方，該第三金屬層包括： 該第一RWL，在該第一方向上的一縱軸上延伸，並且被耦合到該第一RWL的該第一RWL互連；及 該第二RWL，在與該第一RWL的該縱軸平行的一縱軸上延伸，並且被耦合到該第二RWL的該第一RWL互連。
  8. 根據請求項7之IC，其中： 該第二金屬層亦包括該第二RWL的一第二RWL互連，該第二RWL的該第二RWL互連具有在該第二方向上延伸的一縱軸；及 該IC亦包括一第二RWL互連過孔，該第二RWL互連過孔被耦合到該第二RWL的該第一RWL互連和該第二RWL的該第二RWL互連，該第二RWL互連過孔在該第一方向上具有一長度；及 其中： 該第一RWL經由被耦合到該第一RWL的該第二RWL互連，而被耦合到該第一RWL的該第一RWL互連；及 該第二RWL經由被耦合到該第二RWL的該第二RWL互連，而被耦合到該第二RWL的該第一RWL互連。
  9. 根據請求項1之IC，亦包括： 一WWL過孔，被設置在該半導體層與該第一金屬層之間，該WWL過孔被耦合到該寫入存取電路和該WWL；及 一RWL過孔，被設置在該半導體層與該第一金屬層之間，該RWL過孔被耦合到該第一讀取存取電路和該第一RWL的該第一RWL互連。
  10. 一種積體電路（IC），包括： 一半導體層，包括： 一靜態隨機存取記憶體（SRAM）位元單元電路，包括： 一儲存節點； 一寫入存取電路，被耦合到該儲存節點；及 一讀取存取電路，被耦合到該儲存節點；及 一第一金屬層，被設置在該半導體層上方，該第一金屬層包括： 一寫入字線（WWL），被耦合到該寫入存取電路，該WWL具有在一第一方向上延伸的一縱軸，並且在與該第一方向正交的一第二方向上具有一寬度；及 一第一讀取字線（RWL）的一第一RWL互連，被耦合到該讀取存取電路，該第一RWL互連具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 其中該WWL的該寬度與該第一RWL互連的該寬度的一比率在1.1至2.2之間。
  11. 根據請求項10之IC，其中： 該SRAM位元單元電路亦包括一第二讀取存取電路，該第二讀取存取電路被耦合到該儲存節點；及 該第一金屬層亦包括： 一第二RWL的一第一RWL互連，被耦合到該第二讀取存取電路，該第二RWL的該第一RWL互連具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 其中： 該第二RWL的該第一RWL互連與該第一RWL的該第一RWL互連斷開連接；及 該WWL的該寬度大於該第二RWL的該第一RWL互連的該寬度。
  12. 根據請求項10之IC，亦包括： 一第二金屬層，被設置在該第一金屬層上方，該第二金屬層包括該第一RWL的一第二RWL互連，該第一RWL的該第二RWL互連具有在該第二方向上延伸的一縱軸；及 一第一RWL互連過孔，被耦合到該第一RWL互連和該第二RWL互連，該第一RWL互連過孔在該第一方向上具有一長度； 其中： 該第二RWL互連在該第一方向上的一長度大於該第一RWL互連過孔的該長度。
  13. 根據請求項10之IC，其中： 該半導體層亦包括： 一第二SRAM位元單元電路，包括： 一第二儲存節點； 一第二寫入存取電路，被耦合到該第二儲存節點；及 一第二讀取存取電路，被耦合到該第二儲存節點；及 該第一金屬層亦包括： 一第二WWL，被耦合到該第二寫入存取電路，該第二WWL具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度；及 一第二RWL的一第一RWL互連，被耦合到該第二讀取存取電路，並且具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 該第二WWL的該寬度大於該第二RWL的該第一RWL互連的該寬度。
  14. 根據請求項13之IC，亦包括： 一第二金屬層，被設置在該第一金屬層上方，該第二金屬層包括該第二RWL的一第二RWL互連，該第二RWL的該第二RWL互連具有在該第二方向上延伸的一縱軸；及 一第二RWL互連過孔，被耦合到該第二RWL的該第一RWL互連和該第二RWL的該第二RWL互連，該第二RWL互連過孔在該第一方向上具有一長度； 其中： 該第二RWL互連在該第一方向上的一長度大於該第二RWL互連過孔的該長度。
  15. 一種積體電路（IC），包括： 一半導體層，包括： 一靜態隨機存取記憶體（SRAM）位元單元電路，包括： 一儲存節點； 一寫入存取電路，被耦合到該儲存節點；及 一讀取存取電路，被耦合到該儲存節點； 一第一金屬層，被設置在該半導體層上方，該第一金屬層包括： 一寫入字線（WWL），被耦合到該寫入存取電路，該WWL具有在一第一方向上延伸的一縱軸，並且在與該第一方向正交的一第二方向上具有一寬度；及 一第一讀取字線（RWL）的一第一RWL互連，被耦合到該讀取存取電路，該第一RWL互連具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 該WWL的該寬度大於該第一RWL互連的該寬度； 一WWL過孔，被耦合到該WWL，該WWL過孔在該第一方向上具有一長度； 一第二金屬層，被設置在該第一金屬層上方，該第二金屬層包括該第一RWL的一第二RWL互連，該第一RWL的該第二RWL互連具有在該第二方向上延伸的一縱軸；及 一第一RWL互連過孔，被耦合到該第一RWL互連和該第二RWL互連，該第一RWL互連過孔在該第一方向上具有一長度； 該第一RWL互連過孔的該長度大於該WWL過孔的該長度。
  16. 根據請求項15之IC，其中該第一RWL互連過孔的該長度比該WWL過孔的該長度大至少百分之五十（50%）。
  17. 根據請求項15之IC，其中： 該SRAM位元單元電路亦包括一第二讀取存取電路，該第二讀取存取電路被耦合到該儲存節點；及 該第一金屬層亦包括： 一第二RWL的一第一RWL互連，被耦合到該第二讀取存取電路，該第二RWL的該第一RWL互連具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 其中： 該第二RWL的該第一RWL互連與該第一RWL的該第一RWL互連斷開連接；及 該WWL的該寬度大於該第二RWL的該第一RWL互連的該寬度。
  18. 根據請求項15之IC，其中該第二RWL互連在該第一方向上的一長度大於該第一RWL互連過孔的該長度。
  19. 根據請求項15之IC，其中： 該半導體層亦包括： 一第二SRAM位元單元電路，包括： 一第二儲存節點； 一第二寫入存取電路，被耦合到該第二儲存節點；及 一第二讀取存取電路，被耦合到該第二儲存節點； 該第一金屬層亦包括： 一第二WWL，被耦合到該第二寫入存取電路，該第二WWL具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度；及 一第二RWL的一第一RWL互連，被耦合到該第二讀取存取電路，並且具有在該第一方向上延伸的一縱軸，並且在該第二方向上具有一寬度； 該第二WWL的該寬度大於該第二RWL的該第一RWL互連的該寬度；及 該IC亦包括： 一第三金屬層，被設置在該第二金屬層上方，該第三金屬層包括： 該第一RWL，在該第一方向上的一縱軸上延伸，並且被耦合到該第一RWL的該第一RWL互連；及 該第二RWL，在與該第一RWL的該縱軸平行的一縱軸上延伸，並且被耦合到該第二RWL的該第一RWL互連。
  20. 根據請求項19之IC，其中： 該第二金屬層亦包括該第二RWL的一第二RWL互連，該第二RWL的該第二RWL互連具有在該第二方向上延伸的一縱軸；及 該IC亦包括一第二RWL互連過孔，該第二RWL互連過孔被耦合到該第二RWL的該第一RWL互連和該第二RWL的該第二RWL互連，該第二RWL互連過孔在該第一方向上具有一長度；及 其中： 該第一RWL經由被耦合到該第一RWL的該第二RWL互連，而被耦合到該第一RWL的該第一RWL互連；及 該第二RWL經由被耦合到該第二RWL的該第二RWL互連，而被耦合到該第二RWL的該第一RWL互連。
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