TW202209108A - 管理積體電路裝置之安全性之未定義生命週期狀態識別符 - Google Patents

管理積體電路裝置之安全性之未定義生命週期狀態識別符 Download PDF

Info

Publication number
TW202209108A
TW202209108A TW110122287A TW110122287A TW202209108A TW 202209108 A TW202209108 A TW 202209108A TW 110122287 A TW110122287 A TW 110122287A TW 110122287 A TW110122287 A TW 110122287A TW 202209108 A TW202209108 A TW 202209108A
Authority
TW
Taiwan
Prior art keywords
integrated circuits
logic integrated
soc
combination
logic
Prior art date
Application number
TW110122287A
Other languages
English (en)
Other versions
TWI783531B (zh
Inventor
安德烈 圖多爾 斯特拉坦
奧利維爾 吉恩 貝諾伊特
Original Assignee
美商谷歌有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商谷歌有限責任公司 filed Critical 美商谷歌有限責任公司
Publication of TW202209108A publication Critical patent/TW202209108A/zh
Application granted granted Critical
Publication of TWI783531B publication Critical patent/TWI783531B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/008—Reliability or availability analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/30—Authentication, i.e. establishing the identity or authorisation of security principals
    • G06F21/31—User authentication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/57—Certifying or maintaining trusted computer platforms, e.g. secure boots or power-downs, version controls, system software checks, secure updates or assessing vulnerabilities
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/57—Certifying or maintaining trusted computer platforms, e.g. secure boots or power-downs, version controls, system software checks, secure updates or assessing vulnerabilities
    • G06F21/577—Assessing vulnerabilities and evaluating computer system security
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/60—Protecting data
    • G06F21/602—Providing cryptographic facilities or services
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Health & Medical Sciences (AREA)
  • Bioethics (AREA)
  • General Health & Medical Sciences (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Storage Device Security (AREA)

Abstract

本文件描述使用一未定義生命週期狀態識別符以管理一系統單晶片(SoC)積體電路(IC)裝置(102)之安全性之方法及系統。作為所述技術之部分，該SoC IC裝置(102)可包含判定位元值(312)之一第一組合未能對應於一已知生命週期狀態識別符之一第一組邏輯積體電路(122)。該第一組邏輯積體電路(102)可接著將對應於該未定義生命週期狀態識別符(402)之位元值之一第二組合提供至一第二組邏輯積體電路(120)。該第二組邏輯積體電路(120)可接著將該SoC IC裝置(102)置於一未定義生命週期狀態(404)中。

Description

管理積體電路裝置之安全性之未定義生命週期狀態識別符
在積體電路(IC)產業中使用生命週期狀態之概念以定義複雜裝置(諸如可包含(例如)邏輯積體電路、記憶體積體電路及輸入/輸出之一系統單晶片(SoC) IC裝置)之功能性。生命週期狀態可隨著SoC IC裝置之一生命週期變動且包含(例如)一測試生命週期狀態、一生產生命週期狀態及一返回生命週期狀態。一般言之，邏輯積體電路可管控對藉由SoC IC裝置儲存之資訊之存取且保全由SoC IC裝置執行之操作。
一般言之，指示SoC IC裝置之生命週期狀態之一識別符(即，一生命週期狀態識別符)可經輸入至生命週期狀態保持邏輯且透過使用生命週期狀態識別符作為一輸入之生命週期狀態保持邏輯之邏輯行為，實現SoC IC裝置之存取及/或安全性等級。為了阻止生命週期狀態識別符之惡意駭入，SoC IC裝置之設計者及製造商嘗試在一駭客將更難以將位元值之一組合更改至一所要生命週期狀態之前提下增加生命週期狀態識別符之位元欄位之大小。然而，增加生命週期狀態識別符之位元欄位之大小之方法已引入非預期結果，包含未知生命週期狀態識別符之數量之一增加，其：(i)增加一設計工程師團隊用於評估及測試生命週期狀態保持邏輯之邏輯行為之負擔，且(ii)增加可導致安全性失效之未定義SoC IC裝置行為之機會。
本文件描述使用一未定義生命週期狀態識別符以管理一系統單晶片(SoC)積體電路(IC)裝置之安全性之方法及系統。作為所述技術之部分，該SoC IC裝置可包含判定位元值之第一組合未能對應於一已知生命週期狀態識別符之一第一組邏輯積體電路。該第一組邏輯積體電路可接著將對應於該未定義生命週期狀態識別符之位元值之一第二組合提供至一第二組邏輯積體電路。該第二組邏輯積體電路可接著將該SoC IC裝置置於一未定義生命週期狀態中。
在一些態樣中，描述一種藉由一SoC IC裝置執行之方法。該方法包含藉由一第一組邏輯積體電路且自非揮發性記憶體儲存單元擷取位元值之一第一組合。該第一組邏輯積體電路判定位元值之該第一組合未能對應於一已知生命週期狀態識別符。該第一組邏輯積體電路接著將對應於一未定義生命週期狀態識別符之位元值之一第二組合提供至一第二組邏輯積體電路。該第二組邏輯積體電路接著將該SoC IC裝置置於防止導致洩漏透過該SoC IC裝置可用之資料或功能之未定義SoC IC行為之一未定義生命週期狀態中。
在其他態樣中，描述一種設備。該設備包含非揮發性記憶體儲存單元以及包含一第一組邏輯積體電路及一第二組邏輯積體電路之邏輯積體電路。該第一組邏輯積體電路經組態以自該等非揮發性記憶體儲存單元擷取位元值之一第一組合且判定位元值之該第一組合未能對應於一已知生命週期狀態識別符。該第一組邏輯積體電路亦經組態以將對應於一未定義生命週期狀態識別符之位元值之一第二組合提供至該第二組邏輯積體電路。該第二組邏輯積體電路經組態以將該設備置於防止導致洩漏透過該設備可用之資料或功能之未定義設備行為之一安全未定義生命週期狀態中。
在隨附圖式及以下描述中闡述一或多個實施方案之細節。自描述、圖式及發明申請專利範圍將明白其他特徵及優點。提供此概述以介紹在實施方式中進一步描述之標的物。因此，讀者不應將概述視為描述關鍵特徵或定限所主張標的物之範疇。
本文件描述使用一未定義生命週期狀態識別符以管理一積體電路(IC)裝置之安全性之方法及系統。作為所述技術之部分，SoC IC裝置可包含判定位元值之一第一組合未能對應於一已知生命週期狀態識別符之一第一組邏輯積體電路。該第一組邏輯積體電路可接著將對應於該未定義生命週期狀態識別符之位元值之一第二組合提供至一第二組邏輯積體電路。該第二組邏輯積體電路可接著將該SoC IC裝置置於一未定義生命週期狀態中。
一般言之，狀態保持邏輯積體電路可管控對藉由SoC IC裝置儲存之資訊之存取且保全由SoC IC裝置執行之操作。此外且一般言之，存取及安全性之等級可隨著生命週期狀態變動。作為實例，在一測試生命週期狀態中之SoC IC裝置之邏輯行為可使一測試工程師能夠針對功能性組態SoC IC裝置，追蹤SoC IC裝置之一製造歷史或驗證儲存於SoC IC裝置內之安全密鑰。在已為一消費者產生SoC IC裝置之後，處於生產生命週期狀態中之SoC IC裝置之邏輯行為可使消費者能夠儲存、存取或傳輸來自SoC IC裝置之個人資訊。在SoC IC裝置之返回生命週期狀態(有時稱為一退料授權(RMA)生命週期狀態)期間，SoC IC裝置之邏輯行為可容許一技術人員存取除錯特徵以探測SoC IC裝置。
指示SoC IC裝置之生命週期狀態之一識別符(即，一生命週期狀態識別符)可經輸入至生命週期狀態保持邏輯且透過使用生命週期狀態識別符作為一輸入之生命週期狀態保持邏輯之邏輯行為，實現SoC IC裝置之存取及/或安全性等級。一已知生命週期狀態識別符或一位元欄位內之位元值之特定組合可經輸入至生命週期狀態保持邏輯以「設定」SoC IC裝置以根據一經有意設計(且經測試)邏輯行為執行，包含容許一使用者存取儲存於SoC IC裝置上之資訊或授予使用者使用SoC IC裝置執行程式碼之能力。然而，SoC IC裝置上之生命週期狀態保持邏輯之複雜性通常使一設計工程師團隊考慮且測試具有可係除與經判定已知生命週期狀態識別符相關聯之位元值之外之位元值之組合之生命週期狀態識別符之影響不切實際。
針對在SoC IC裝置之邏輯積體電路之設計期間未考量或測試之生命週期狀態識別符，生命週期狀態保持邏輯之行為通常未知且損及SoC IC裝置之安全性。可透過更改經分配用於儲存一生命週期狀態識別符之非揮發性記憶體儲存單元中之位元值之一可靠性失效引入此一生命週期狀態識別符(即，一未知生命週期狀態識別符)。在其他例項中，未知生命週期狀態識別符可由一駭客使用各種機構惡意地引入。替代地，駭客可僅更改儲存生命週期狀態識別符之非揮發性記憶體儲存單元之位元值以希望設定SoC IC裝置之邏輯行為以在可仍提供對敏感資訊之駭客存取或容許駭客指示SoC IC裝置執行惡意程式碼之許多未知生命週期狀態之一者中執行。
一般言之，未知生命週期狀態識別符之一數量取決於可在非揮發性記憶體積體電路內分配之一位元欄位之一大小。例如，一設計工程師團隊可設計狀態保持邏輯以具有生命週期狀態識別符之四個特定組合之四個特定邏輯行為。然而，若經分配至生命週期狀態識別符之位元欄位之一大小係四個位元，則生命週期狀態識別符之十六個可能組合係可行的，從而留下在生命週期狀態保持邏輯之後可實現十二個對應未知邏輯行為之十二個未知生命週期狀態識別符。若經分配至生命週期狀態識別符之位元欄位之大小係八個位元，則生命週期狀態識別符之二百五十六個組合係可行的，從而留下在生命週期狀態保持邏輯之後可實現二百五十二個對應未知邏輯行為之二百五十二個未知生命週期狀態識別符。
可偵測且驗證SoC IC裝置之一生命週期狀態之安全性邏輯可與生命週期狀態保持邏輯組合以定址未知生命週期狀態識別符。在判定可儲存於記憶體儲存單元內之一生命週期狀態識別符未知之一例項中，安全性邏輯可將一未定義生命週期狀態識別符提供至狀態保持邏輯，該狀態保持邏輯繼而保全SoC IC裝置。
雖然使用一未定義生命週期狀態識別符之特徵及概念可在任何數目個不同環境及裝置中實施，但下文在一例示性操作環境、例示性生命週期狀態識別符細節、例示性案例、例示性方法及額外實例之背景內容中描述態樣。例示性操作環境
圖1繪示其中可實施使用一未定義生命週期狀態識別符以管理一SoC IC裝置之安全性之態樣之一例示性操作環境100。如繪示，一SoC IC裝置102安裝至一印刷電路板(PCB) 104，該PCB 104可作為實施一或多個安全性協定之一運算裝置之部分而包含。作為非限制性實例，運算裝置可係一智慧型電話106、一個人數位助理108、一平板電腦110、一膝上型電腦112或一工作站114。
SoC IC裝置102可包含製造於一共同矽晶粒上之邏輯積體電路116及非揮發性記憶體積體電路118。邏輯積體電路116可包含支援藉由SoC IC裝置102執行之生命週期狀態保持操作之一組邏輯積體電路(例如，狀態保持邏輯積體電路120，其可包含邏輯輸入、AND閘、OR閘、XOR閘、NAND閘、NOR閘、XNOR閘、NOT閘)。可將二進制資料之不同組合(例如，諸如1、0之位元值之組合)輸入至狀態保持邏輯積體電路120中作為執行一作業系統、一無線通信應用程式、一網頁瀏覽應用程式等之運算裝置之部分。
邏輯積體電路116亦可包含管理SoC IC裝置102之安全性之另一組邏輯積體電路(例如，安全性邏輯積體電路122，其可包含邏輯輸入、AND閘、OR閘、XOR閘、NAND閘、NOR閘、XNOR閘、NOT閘之組合)。可將二進制資料之不同組合(例如，諸如1、0之位元值之組合)輸入至安全性邏輯積體電路122作為藉由SoC IC裝置102執行之安全性操作之部分。安全性操作可包含(例如)偵測SoC IC裝置102之一生命週期狀態且判定經偵測生命週期狀態是否對應於一已知生命週期狀態或一未知生命週期狀態。
非揮發性記憶體積體電路118可包含用於儲存二進制資料之記憶體儲存單元。非揮發性記憶體積體電路118之實例包含一次性可程式化(OTP)記憶體積體電路、快閃記憶體積體電路(例如，NAND)、唯讀記憶體積體電路(ROM)、鐵電隨機存取記憶體積體電路(RAM)或電子熔絲(e-fuse)。在一些例項中，非揮發性記憶體積體電路118內之記憶體儲存單元(例如，生命週期狀態識別符單元124)之一部分可專用於儲存含有對應於SoC IC裝置102之一生命週期狀態之位元值之一組合之一位元欄位。
在一些例項中，一設計工程師團隊可設計邏輯積體電路116及非揮發性記憶體積體電路118以聯合執行管理SoC IC裝置102之安全性之一操作。作為一實例，安全性邏輯積體電路122可經設計以自生命週期狀態識別符單元124擷取位元值之一第一組合。安全性邏輯積體電路122可按設計判定位元值之第一組合未能解碼至一已知生命週期狀態識別符(例如，若經輸入至狀態保持邏輯積體電路120則將引起狀態保持邏輯積體電路120根據一給定生命週期狀態之已知邏輯行為執行之位元值之一組合)。
在位元值之第一組合未能解碼至一已知生命週期狀態識別符之事件中，安全性邏輯積體電路122可將對應於一未定義生命週期狀態之位元值之一第二組合提供至狀態保持邏輯積體電路120。狀態保持邏輯積體電路120之設計可係使得在接收對應於未定義生命週期狀態之位元值之第二組合之後，狀態保持邏輯積體電路120將SoC IC裝置102置於未定義生命週期狀態中。在未定義生命週期狀態中，SoC IC裝置102係安全的，從而防止一未經授權代理器(例如，一惡意駭客)存取SoC IC裝置102。防止未經授權代理器存取SoC IC裝置102可防止敏感資訊之一洩漏、非安全程式碼之執行等等。
雖然在包含邏輯積體電路116及非揮發性記憶體積體電路118兩者之一單一SoC IC裝置之背景內容中描述SoC IC裝置102，但離散IC裝置之一組合可執行相同功能。例如，一離散處理器IC裝置(例如，具有狀態保持邏輯積體電路120及安全性邏輯積體電路122之一者或兩者之一處理器IC裝置)可結合具有生命週期狀態識別符單元124之一離散非揮發性記憶體IC裝置工作以執行本文中描述之一或多個功能。此外，相對於非揮發性記憶體儲存單元，記憶體IC裝置可包含揮發性記憶體儲存單元(諸如動態隨機存取記憶體(DRAM)儲存單元)。例示性生命週期狀態識別符細節
圖2繪示可透過位元值之一組合定義之一或多個生命週期狀態識別符之例示性細節200。一查找表202包含具有可用於評估一SoC IC裝置(例如，圖1之SoC IC裝置102)之一生命週期狀態之四個位元之一大小之一位元欄位。在一些例項中，查找表202之部分(例如，對應於已知狀態、未知生命週期狀態及/或其等組合之位元欄位)可經儲存於一非揮發性記憶體積體電路(例如，圖1之SoC IC裝置102之非揮發性記憶體積體電路118)中。查找表202之部分(例如，對應於已知生命週期狀態、未知生命週期狀態及/或其等組合之位元欄位)亦可部分或全部儲存於邏輯之暫存器(例如，圖1之SoC IC裝置102之邏輯積體電路116，包含狀態保持邏輯積體電路120及/或安全性邏輯積體電路122)或另一類型之記憶體積體電路(例如，DRAM記憶體積體電路，其可係具有SoC IC裝置102之一運算裝置之部分)中。
如繪示，位元欄位之大小容許位元值(例如，生命週期狀態)之至多十六個組合。在查找表202中，位元值#1、#3、#4、#6、#7、#9、#10、#11、#13及#16之組合對應於一未知生命週期狀態(例如，若位元值#1、#3、#4、#6、#7、#9、#10、#11、#13及#16之組合經輸入至一組狀態保持邏輯積體電路(諸如圖1之狀態保持邏輯積體電路120)中，則可損及SoC IC裝置102之安全性條件)。
亦如圖2中繪示，位元值#2之組合對應於一測試生命週期狀態，位元值#5之組合對應於一生產生命週期狀態，位元值#8之組合對應於一除錯生命週期狀態，位元值#14之組合對應於一RMA生命週期狀態，且位元值#15之組合對應於一恢復生命週期狀態。位元值之此等組合之各者對應於一已知生命週期狀態及一各自安全性條件(例如，若位元值#2、#5、#8、#14或#15之組合經輸入至一組狀態保持邏輯積體電路(諸如圖1之狀態保持邏輯積體電路120)，則在圖1之SoC IC裝置102之後實現之各自安全性條件將相應地更改)。
又，如圖2中繪示，位元值#12之組合對應於一未定義生命週期狀態及一未定義安全性條件(例如，若位元值#12之組合經輸入至一組狀態保持邏輯積體電路(諸如圖1之狀態保持邏輯積體電路120)，則在圖1之SoC IC裝置102之後實現之安全性條件將對應於其中防止一未經授權代理器存取SoC IC裝置102之一未定義安全性條件)。
一般言之，一設計工程師可佈局一SoC IC裝置之邏輯之一第一部分(例如，圖1之安全性邏輯積體電路122)以透過比較位元值之經擷取組合與對應於已知生命週期狀態及/或未知生命週期狀態之位元值之可用經儲存組合而驗證位元值之一輸入組合解碼至位元值之一有效生命週期狀態組合。在其中位元值之組合解碼至一有效生命週期狀態之一例項中，可將位元值之組合輸入至SoC IC裝置之邏輯積體電路之一第二部分中(例如，在驗證位元值之組合解碼至有效生命週期狀態之後，圖1之安全性邏輯積體電路122可將位元值之組合傳遞至圖1之狀態保持邏輯積體電路120)以實現一對應安全性等級。
然而且在其中位元值之組合未解碼至一有效生命週期狀態之一例項中，邏輯積體電路之第一部分可藉由將對應於一未定義生命週期狀態之位元值之另一組合傳遞至邏輯積體電路之第二部分(例如，圖1之安全性邏輯積體電路122可將對應於未定義生命週期狀態之位元值之組合傳遞至圖1之狀態保持邏輯積體電路120)而補償。在此例項中，邏輯積體電路之第二部分(例如，圖1之狀態保持邏輯積體電路120)可隨後將SoC IC裝置(例如，圖1之SoC IC裝置102)置於其中SoC IC裝置係安全的且對SoC IC裝置之存取受限之一未定義生命週期狀態中。在一些例項中，自未定義生命週期狀態轉變至具有一不同程度之安全性之另一生命週期狀態(例如，一RMA生命週期狀態)可需要向邏輯積體電路之第一部分(例如，圖1之安全性邏輯積體電路122)及/或邏輯之第二部分(例如，圖1之狀態保持邏輯積體電路120)提供一授權訊息以實現轉變。例示性案例
圖3繪示無意地損及SoC IC裝置之安全性之一SoC IC裝置之狀態保持邏輯積體電路之一例示性案例300。在一些例項中，狀態保持邏輯積體電路可係圖1之狀態保持邏輯積體電路120。
如藉由圖3繪示，且相對於已自一測試生命週期狀態302 (例如，對應於具有位元值之一組合之一測試生命週期狀態識別符304)轉變至一RMA生命週期狀態306 (例如，對應於具有位元值之另一組合之一RMA生命週期狀態識別符308)，一SoC IC裝置(例如，圖1之SoC IC裝置102)已轉變至一未知生命週期狀態310 (例如，對應於具有位元值之另一組合之一未知生命週期狀態識別符312)。在一些例項中，SoC IC裝置可在破壞儲存包含位元值之一組合之一位元欄位之非揮發性記憶體積體電路之儲存單元(例如，圖1之非揮發性記憶體積體電路118之生命週期狀態識別符單元124)之一實體攻擊下。實體攻擊之實例包含對將電力供應至SoC IC裝置之一電源之破壞、經引入至SoC IC裝置之一計時機制之一短時脈衝干擾或至SoC IC裝置之非揮發性記憶體積體電路之儲存單元之一雷射故障注入。在其他例項中，SoC IC裝置可經歷非揮發性記憶體積體電路之記憶體儲存單元內之一可靠性失效。
在藉由圖3繪示之案例中，不存在安全性邏輯積體電路(例如，圖1之安全性邏輯積體電路122)。在不存在安全性邏輯積體電路之情況下，狀態保持邏輯積體電路120自非揮發性記憶體積體電路之單元擷取位元值之一未知組合(例如，對應於未知生命週期狀態識別符312)。由於尚未針對未知生命週期狀態識別符312設計或測試狀態保持邏輯積體電路120，故導致一未知生命週期狀態保持邏輯行為，從而引起狀態保持邏輯積體電路120無意地將SoC IC裝置置於具有一經損及安全性條件314之未知生命週期狀態310中。雖然SoC IC裝置在具有經損及安全性條件314之未知生命週期狀態310中，但狀態保持邏輯積體電路120之一未知行為可使一未經授權代理器316 (例如，遠離SoC IC裝置之一惡意駭客、禁止使用SoC IC裝置之一使用者、間諜軟體等等)能夠獲得經儲存資訊，引導SoC IC裝置執行非安全程式碼等等。
圖4繪示維持SoC IC裝置之安全性之一SoC IC裝置之安全性邏輯積體電路之一例示性案例400。在一些例項中，安全性邏輯積體電路可係圖1之安全性邏輯積體電路122，且在一些例項中，狀態保持邏輯積體電路可係圖1之狀態保持邏輯積體電路120。
如藉由圖4繪示，相對於已自測試生命週期狀態302 (例如，對應於具有位元值之一組合之測試生命週期狀態識別符304)轉變至RMA生命週期狀態306 (例如，對應於具有位元值之另一組合之RMA生命週期狀態識別符308)，SoC IC裝置(例如，圖1之SoC IC裝置102)已轉變至未知生命週期狀態310 (例如，對應於具有位元值之另一組合之未知生命週期狀態識別符312)。在一些例項中，SoC IC裝置可在破壞儲存包含位元值之一組合之一位元欄位之非揮發性記憶體積體電路之儲存單元(例如，圖1之非揮發性記憶體積體電路118之生命週期狀態識別符單元124)之一實體攻擊下。實體攻擊之實例包含對將電力供應至SoC IC裝置之一電源之一破壞、經引入至SoC IC裝置之一計時機制之一短時脈衝干擾或至SoC IC裝置之非揮發性記憶體積體電路之儲存單元之一雷射故障注入。在其他例項中，SoC IC裝置可經歷非揮發性記憶體積體電路之記憶體儲存單元內之一可靠性失效。
然而且與圖3相比，安全性邏輯積體電路122存在於SoC IC裝置上。如圖4中繪示，安全性邏輯積體電路122 (相對於狀態保持邏輯積體電路120)自非揮發性記憶體積體電路之記憶體儲存單元擷取位元值(例如，對應於未知生命週期狀態識別符312)之組合。在一些例項中，安全性邏輯積體電路122可判定位元值之經擷取組合未能匹配一已知生命週期狀態識別符(例如，位元值之經擷取組合未能匹配位元值#2、#5、#8、#14或#15之組合，如在圖2之查找表202中繪示)。替代地，安全性邏輯積體電路122可判定位元值之經擷取組合匹配一預定未知生命週期狀態識別符(例如，位元值之經擷取組合匹配位元值#10之組合，如在圖2之查找表202中繪示)。
安全性邏輯積體電路122可包含由邏輯輸入、AND閘、OR閘、XOR閘、NAND閘、NOR閘、XNOR閘及/或NOT閘形成之邏輯比較器之一或多個組合。此外且在一些例項中，安全性邏輯積體電路122可執行包含出於比較目的自一查找表(例如，圖2之查找表202)擷取位元值之一或多個組合之操作。
在一些例項中，安全性邏輯積體電路122可在由SoC IC裝置經歷之一通電條件或一重設條件之後自記憶體儲存單元擷取位元值之組合(例如，對應於未知生命週期狀態識別符312)。替代地，安全性邏輯積體電路122可在SoC IC裝置之操作期間以一規則連續步調自記憶體儲存單元擷取值之組合，從而連續監測SoC IC裝置之生命週期狀態。
回應於判定位元值之組合未能對應於一已知生命週期狀態識別符(例如，位元值之經擷取組合未能對應於RMA生命週期狀態識別符308)，安全性邏輯積體電路122將一未定義生命週期狀態識別符402 (例如，對應於一未定義生命週期狀態404之位元值之一組合)提供至狀態保持邏輯積體電路120。安全性邏輯積體電路122亦可將未定義生命週期狀態識別符402提供至非揮發性記憶體積體電路之單元(例如，覆寫圖1之生命週期狀態識別符單元124之內容)以便確保(藉由狀態保持邏輯積體電路120、安全性邏輯積體電路122或IC裝置之其他邏輯積體電路)對非揮發性記憶體積體電路之單元之一後續查詢將傳回一有效(例如，當前)生命週期狀態識別符。
作為回應，狀態保持邏輯積體電路120將SoC IC裝置置於具有一安全安全性條件406之未定義生命週期狀態404中。當SoC IC裝置在未定義生命週期狀態404中時，出於安全性目的，SoC IC裝置可具有有限功能性(作為一實例，SoC IC裝置之功能性可限於驗證存取權)。一般言之，當在未定義生命週期狀態404中時，狀態保持邏輯積體電路120可防止具有洩漏透過SoC IC裝置可用之資料或功能之一可能性之SoC IC裝置之未定義行為。
安全性邏輯積體電路122可經設計以容許一經授權代理器408 (例如，一技術人員，具有授權或允許之一安全性代理器)產生一授權訊息410且觸發至一後續生命週期狀態之一轉變。例如，當SoC IC裝置在未定義生命週期狀態404中時，經授權代理器408可將授權訊息410提供至安全性邏輯積體電路122。授權訊息410可包含(例如)一密碼編譯訊符、一訊息認證碼(MAC)或一密碼。在此一例項中，安全性邏輯積體電路122可驗證授權訊息410之內容。
在驗證授權訊息410之內容之後，安全性邏輯積體電路122可將引起狀態保持邏輯積體電路120將SoC IC裝置置於一後續生命週期狀態(例如，恢復生命週期狀態414)中之一恢復生命週期狀態識別符412 (例如，如在圖2之查找表202中繪示之位元值#15之組合)提供至狀態保持邏輯積體電路120。恢復生命週期狀態414可係安全的，從而保護SoC IC裝置之安全性同時容許SoC IC裝置之診斷及/或測試。然而，當SoC IC裝置在恢復生命週期狀態414中時，狀態保持邏輯積體電路120可防止程式碼執行。使用一未定義生命週期狀態識別符之例示性方法
圖5繪示使用一未定義生命週期狀態識別符管理一SoC IC裝置之安全性之一例示性方法500之細節。藉由一系列操作方塊502至508繪示之方法可藉由圖1之SoC IC裝置102之一或多個元件執行。方法亦可包含圖2至圖4之元件。操作方塊502至508之定序(包含操作方塊502至508之基礎或詳細元件)不受圖5之圖解或下文圖5之描述限制。操作方塊502至508或操作方塊502至508之部分亦可藉由具有類似於包含於SoC IC裝置102上之積體電路之積體電路之離散IC裝置之一或多個組合執行。
在方塊502，一第一組邏輯積體電路(例如，圖1之安全性邏輯積體電路122)自SoC IC裝置之非揮發性記憶體儲存單元(例如，圖1之生命週期狀態識別符單元124)擷取位元值之一第一組合(例如，對應於圖3之未知生命週期狀態識別符312之位元值之一組合)。在一些例項中，第一組邏輯積體電路可回應於由SoC IC裝置經歷之一通電或重設條件而擷取位元值之第一組合。在其他例項中，第一組邏輯積體電路可在SoC IC裝置之操作期間以一重複預定步調自SoC IC裝置之記憶體儲存單元擷取位元值之第一組合。
在方塊504，第一組邏輯積體電路判定位元值之第一組合未能對應於一已知生命週期狀態識別符。在一些例項中，判定位元值之第一組合未能對應於一已知生命週期狀態識別符可包含比較位元值之第一組合與自一查找表擷取之位元值之一或多個組合。
在方塊506，第一組邏輯積體電路將位元值之一第二組合(例如，對應於圖4之未定義生命週期狀態識別符402之位元值之一第二組合)提供至一第二組邏輯積體電路(例如，圖1之狀態保持邏輯積體電路120)。此外且在一些例項中，第一組邏輯積體電路可將位元值之第二組合提供至非揮發性記憶體儲存單元(例如，使用位元值之第二組合「覆寫」非揮發性記憶體儲存單元內之位元值之第一組合以便確保對非揮發性記憶體儲存單元之查詢返回一有效生命週期狀態)。
在方塊508，第二組邏輯積體電路將SoC IC裝置置於其中SoC IC裝置係安全的之一未定義生命週期狀態中。當在未定義生命週期狀態中時，第二組邏輯積體電路防止一未經授權代理器存取透過SoC IC裝置可用之資料或功能。
方法500可經延伸以包含額外操作。例如，在被置於未定義生命週期狀態中之後，第一組邏輯積體電路可自一外部代理器接收 之一授權訊息(例如，圖4之授權訊息410)。第一組邏輯可解密密鑰以判定外部代理器係一經授權外部代理器。第一組邏輯積體電路可接著將位元值之一第三組合(例如，對應於圖4之恢復生命週期狀態識別符412之位元值之一組合)提供至第二組邏輯積體電路。作為回應，第二組邏輯積體電路可將SoC IC裝置置於其中SoC IC裝置係安全的之一恢復生命週期狀態中，其中容許SoC IC裝置之測試或診斷(同時防止存取透過SoC IC裝置可用之資料或功能)。
雖然本文中呈現使用未定義生命週期狀態識別符以管理一積體電路(IC)裝置之安全性之技術，但應理解，隨附發明申請專利範圍之標的不一定限於所述特定特徵或方法。實情係，將特定特徵及方法解釋為可實施使用未定義生命週期狀態識別符以管理一積體電路(IC)裝置之安全性之例示性方式。額外實例
在以下段落中，描述若干實例：
在一個實例中，存在一種藉由一SoC IC裝置執行之方法。該方法可包括：藉由該SoC IC裝置之一第一組邏輯積體電路且自該SoC IC裝置之非揮發性記憶體儲存單元擷取位元值之一第一組合；藉由該第一組邏輯積體電路判定位元值之該第一組合未能對應於一已知生命週期狀態識別符；藉由該第一組邏輯積體電路將位元值之一第二組合提供至該SoC IC裝置之一第二組邏輯積體電路，位元值之該第二組合對應於一未定義生命週期狀態識別符；及藉由該第二組邏輯積體電路將該SoC IC裝置置於其中該SoC IC裝置係安全的之一未定義生命週期狀態中，該未定義生命週期狀態防止導致洩漏透過該SoC IC裝置可用之資料或功能之該SoC IC裝置之未定義行為。
該第一組邏輯積體電路可回應於由該SoC IC裝置經歷之一通電條件而擷取位元值之該第一組合。
該第一組邏輯積體電路可回應於由該SoC IC裝置經歷之一重設條件而擷取位元值之該第一組合。
該第一組邏輯積體電路可在該SoC IC裝置之操作期間以一重設預定步調擷取位元值之該第一組合。
判定位元值之該第一組合未能對應於一已知生命週期狀態識別符可包含比較位元值之該第一組合與自一查找表擷取之位元之一或多個組合。
可藉由該第一組邏輯積體電路自一外部代理器接收一授權訊息。該第一組邏輯積體電路可驗證該授權訊息之內容且將對應於一恢復生命週期狀態識別符之位元值之一第三組合提供至該第二組邏輯積體電路。該第二組邏輯積體電路可將該系統單晶片積體電路裝置置於其中該系統單晶片積體電路裝置係安全的之一恢復生命週期狀態中，該恢復生命週期狀態容許該系統單晶片積體電路裝置之測試或診斷，同時防止對透過該系統單晶片積體電路裝置可用之資料或功能之存取。
驗證該授權訊息之該等內容可包含驗證一密碼編譯訊符或一訊息認證碼。
驗證該授權訊息之該等內容可包含驗證一密碼。
該第一組邏輯積體電路可將位元值之該第二組合提供至該等非揮發性記憶體儲存單元。
在另一實例中，提供攜載經組態以引起一電腦設備實行上文闡述之實例之方法或本文中描述之任何方法之指令之一或多個電腦可讀媒體。
在本文中描述之另一實例中，提供一種經組態以執行上文闡述之實例之方法或本文中描述之任何方法之設備。例如，一設備可包括：非揮發性記憶體儲存單元；及邏輯積體電路，其包含一第一組邏輯積體電路及一第二組邏輯積體電路，該邏輯積體電路經組態以：使用該第一組邏輯積體電路且自該等非揮發性記憶體儲存單元擷取位元值之一第一組合；使用該第一組邏輯積體電路判定位元值之該第一組合未能對應於一已知生命週期狀態識別符；使用該第一組邏輯積體電路將位元值之一第二組合提供至該第二組邏輯積體電路，位元值之該第二組合對應於一未定義生命週期狀態識別符；及使用該第二組邏輯積體電路將該設備置於一未定義生命週期狀態中，該未定義生命週期狀態防止導致洩漏透過設備可用之資料或功能之該設備之未定義行為。
該等非揮發性記憶體儲存單元可包含一次性可程式化單元。
該第一邏輯電路及該第二邏輯電路可各包含各自邏輯輸入。
該第一組邏輯積體電路可包含一或多個比較器。
該設備可包含具有該第一組邏輯積體電路、該等非揮發性記憶體儲存單元及該第二組邏輯積體電路之一SoC IC裝置。
在一些實例中，該第一組邏輯積體電路、該等非揮發性記憶體儲存單元或該第二組邏輯積體電路之至少一者係不包含該第一組邏輯積體電路、該等非揮發性記憶體儲存單元及該第二組邏輯積體電路之各者之一離散積體電路裝置之部分。
100:操作環境 102:系統單晶片(SoC)積體電路(IC)裝置 104:印刷電路板(PCB) 106:智慧型電話 108:個人數位助理 110:平板電腦 112:膝上型電腦 114:工作站 116:邏輯積體電路 118:非揮發性記憶體積體電路 120:狀態保持邏輯積體電路 122:安全性邏輯積體電路 124:生命週期狀態識別符單元 200:細節 202:查找表 300:案例 302:測試生命週期狀態 304:測試生命週期狀態識別符 306:退料授權(RMA)生命週期狀態 308:退料授權(RMA)生命週期狀態識別符 310:未知生命週期狀態 312:未知生命週期狀態識別符 314:經損及安全性條件 316:未經授權代理器 400:案例 402:未定義生命週期狀態識別符 404:未定義生命週期狀態 406:安全安全性條件 408:經授權代理器 410:授權訊息 412:恢復生命週期狀態識別符 414:恢復生命週期狀態 500:方法 502:操作方塊 504:操作方塊 506:操作方塊 508:操作方塊
下文描述使用一未定義生命週期狀態識別符以管理一SoC IC裝置之安全性之一或多個態樣之細節。描述及圖中之不同例項中之相同元件符號之使用指示類似機構： 圖1繪示其中可實施使用一未定義生命週期狀態識別符以管理一SoC IC裝置之安全性之態樣之一例示性操作環境。 圖2繪示可透過位元值之組合定義之一或多個生命週期狀態識別符之例示性細節。 圖3繪示無意地損及SoC IC裝置之安全性之一SoC IC裝置之狀態保持邏輯積體電路之一例示性案例。 圖4繪示維持SoC IC裝置之安全性之一SoC IC裝置之安全性邏輯積體電路之一例示性案例。 圖5繪示使用一未定義生命週期狀態識別符管理一SoC IC裝置之安全性之一例示性方法。
100:操作環境
102:系統單晶片(SoC)積體電路(IC)裝置
104:印刷電路板(PCB)
106:智慧型電話
108:個人數位助理
110:平板電腦
112:膝上型電腦
114:工作站
116:邏輯積體電路
118:非揮發性記憶體積體電路
120:狀態保持邏輯積體電路
122:安全性邏輯積體電路
124:生命週期狀態識別符單元

Claims (15)

  1. 一種藉由一系統單晶片積體電路裝置(102)執行之方法，該方法包括： 藉由該系統單晶片積體電路裝置(102)之一第一組邏輯積體電路(122)且自該系統單晶片積體電路裝置(102)之非揮發性記憶體儲存單元(124)擷取(502)位元值之一第一組合； 藉由該第一組邏輯積體電路(122)判定(504)位元值之該第一組合未能對應於一已知生命週期狀態識別符(308)； 藉由該第一組邏輯積體電路(122)將位元值之一第二組合提供(506)至該系統單晶片積體電路裝置(102)之一第二組邏輯積體電路(120)，位元值之該第二組合對應於一未定義生命週期狀態識別符(402)；及 藉由該第二組邏輯積體電路(122)將該系統單晶片積體電路裝置(102)置於(508)其中該系統單晶片積體電路裝置(102)安全之一未定義生命週期狀態(404)中，該未定義生命週期狀態(404)防止導致洩漏透過該系統單晶片積體電路裝置(102)可用之資料或功能之該系統單晶片積體電路裝置(102)之未定義行為。
  2. 如請求項1之方法，其中該第一組邏輯積體電路回應於由該系統單晶片積體電路裝置經歷之一通電條件而擷取位元值之該第一組合。
  3. 如請求項1之方法，其中該第一組邏輯積體電路回應於由該系統單晶片積體電路裝置經歷之一重設條件而擷取位元值之該第一組合。
  4. 如請求項1之方法，其中該第一組邏輯積體電路在該系統單晶片積體電路裝置之操作期間以一重複預定步調擷取位元值之該第一組合。
  5. 如請求項1至4中任一項之方法，其中判定位元值之該第一組合未能對應於一已知生命週期狀態識別符包含比較位元值之該第一組合與自一查找表擷取之位元之一或多個組合。
  6. 如請求項1至4中任一項之方法，其進一步包括： 藉由該第一組邏輯積體電路且自一外部代理器擷取一授權訊息； 藉由該第一組邏輯積體電路驗證該授權訊息之內容； 藉由該第一組邏輯積體電路將對應於一恢復生命週期狀態識別符之位元值之一第三組合提供至該第二組邏輯積體電路；及 藉由該第二組邏輯積體電路將該系統單晶片積體電路裝置置於其中該系統單晶片積體電路裝置係安全的之一恢復生命週期狀態中，該恢復生命週期狀態容許該系統單晶片積體電路裝置之測試或診斷同時防止對透過該系統單晶片積體電路裝置可用之資料或功能之存取。
  7. 如請求項6之方法，其中驗證該授權訊息之該等內容包含驗證一密碼編譯訊符或一訊息認證碼。
  8. 如請求項6之方法，其中驗證該授權訊息之該等內容包含驗證一密碼。
  9. 如請求項1至4中任一項之方法，其進一步包括藉由該第一組邏輯積體電路將位元值之該第二組合提供至該等非揮發性記憶體儲存單元。
  10. 一種設備，其包括： 非揮發性記憶體儲存單元(124)；及 邏輯積體電路(116)，其包含一第一組邏輯積體電路(122)及一第二組邏輯積體電路(120)，該邏輯積體電路(116)經組態以： 使用該第一組邏輯積體電路(122)且自該等非揮發性記憶體儲存單元(124)擷取位元值之一第一組合； 使用該第一組邏輯積體電路(122)判定位元值之該第一組合未能對應於一已知生命週期狀態識別符(308)； 使用該第一組邏輯積體電路(122)將位元值之一第二組合提供至該第二組邏輯積體電路(120)，位元值之該第二組合對應於一未定義生命週期狀態識別符(402)；且 使用該第二組邏輯積體電路(120)將該設備置於其中該設備係安全的之一未定義生命週期狀態(404)中，該未定義生命週期狀態(404)防止導致洩漏透過設備可用之資料或功能之該設備之未定義行為。
  11. 如請求項10之設備，其中該等非揮發性記憶體儲存單元包含一次性可程式化單元。
  12. 如請求項10之設備，其中該第一組邏輯積體電路及該第二組邏輯積體電路各包含各自邏輯輸入。
  13. 如請求項10至12中任一項之設備，其中該第一組邏輯積體電路包含一或多個比較器。
  14. 如請求項10至12中任一項之設備，其中該設備包含具有該第一組邏輯積體電路、該等非揮發性記憶體儲存單元及該第二組邏輯積體電路之一系統單晶片積體電路裝置。
  15. 如請求項10至12中任一項之設備，其中該第一組邏輯積體電路、該等非揮發性記憶體儲存單元或該第二組邏輯積體電路之至少一者係不包含該邏輯第一組邏輯積體電路、該等非揮發性記憶體儲存單元及該第二組邏輯積體電路之各者之一離散積體電路裝置之部分。
TW110122287A 2020-08-24 2021-06-18 藉由系統單晶片積體電路裝置執行之方法及電腦設備 TWI783531B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2020/047685 WO2022046027A1 (en) 2020-08-24 2020-08-24 Undefined lifecycle state identifier for managing security of an integrated circuit device
WOPCT/US20/47685 2020-08-24

Publications (2)

Publication Number Publication Date
TW202209108A true TW202209108A (zh) 2022-03-01
TWI783531B TWI783531B (zh) 2022-11-11

Family

ID=72356527

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110122287A TWI783531B (zh) 2020-08-24 2021-06-18 藉由系統單晶片積體電路裝置執行之方法及電腦設備

Country Status (5)

Country Link
US (1) US20220269825A1 (zh)
EP (1) EP3987423B1 (zh)
CN (1) CN114521261A (zh)
TW (1) TWI783531B (zh)
WO (1) WO2022046027A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210012855A1 (en) * 2020-09-25 2021-01-14 Sankaran M. Menon Method and Apparatus for enabling Multiple Return Material Authorizations (RMAs) on an Integrated Circuit Device
US20230083979A1 (en) * 2021-09-10 2023-03-16 Ampere Computing Llc Method and system for secure boot and rma intervention

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2350910B1 (en) * 2008-11-24 2018-07-25 Certicom Corp. System and method for hardware based security
KR102407066B1 (ko) * 2014-09-17 2022-06-08 크라이프토그라피 리서치, 인코포레이티드 집적 회로를 위한 상이한 엔티티들의 특권들의 관리
US10289871B2 (en) * 2015-11-02 2019-05-14 Nxp Usa, Inc. Integrated circuit lifecycle security with redundant and overlapping crosschecks
US10318689B2 (en) * 2017-04-13 2019-06-11 International Business Machines Corporation Integrated circuit logic extraction using cloning and expansion for engineering change order
US10681073B2 (en) * 2018-01-02 2020-06-09 International Business Machines Corporation Detecting unauthorized user actions
JP7040535B2 (ja) * 2018-01-22 2022-03-23 日本電気株式会社 セキュリティ情報処理装置、情報処理方法及びプログラム

Also Published As

Publication number Publication date
EP3987423B1 (en) 2022-08-17
US20220269825A1 (en) 2022-08-25
CN114521261A (zh) 2022-05-20
EP3987423A1 (en) 2022-04-27
TWI783531B (zh) 2022-11-11
WO2022046027A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US10657291B2 (en) Techniques for protecting security features of integrated circuits
US9992031B2 (en) Dark bits to reduce physically unclonable function error rates
KR102013841B1 (ko) 데이터의 안전한 저장을 위한 키 관리 방법 및 그 장치
US8885819B2 (en) Fuse attestation to secure the provisioning of secret keys during integrated circuit manufacturing
CN103733204A (zh) 处理器中的状态之间的转移
Pierce et al. Enhanced secure architecture for joint action test group systems
TWI783531B (zh) 藉由系統單晶片積體電路裝置執行之方法及電腦設備
KR100972540B1 (ko) 라이프 사이클 단계들을 가진 보안 메모리 카드
JP6518798B2 (ja) 安全な集積回路状態を管理する装置およびその方法
Skorobogatov Hardware security implications of reliability, remanence, and recovery in embedded memory
Nisarga et al. System-level tamper protection using MSP MCUs
Sami et al. End-to-end secure soc lifecycle management
US20050041803A1 (en) On-device random number generator
EP2316041B1 (en) Circuit with testable circuit coupled to privileged information supply circuit
Woo et al. A secure scan architecture protecting scan test and scan dump using skew-based lock and key
EP3907633A1 (en) System and method for obfuscating opcode commands in a semiconductor device
WO2022128155A1 (en) Method and apparatus for testing devices in a non-secured environment
Peterson Developing tamper-resistant designs with Zynq ULTRASCALE+ devices
Yu et al. Investigating reliability and security of integrated circuits and systems
Li et al. Enhancing tpm security by integrating sram pufs technology
US20220300624A1 (en) Hardware storage unique key
Mateu Barriendos Analysis of Data Remanence and Power-up States of SRAM Cells in Embedded Systems
GB2605168A (en) An integrated circuit having a secure area
CN116724310A (zh) 用于控制对资源的访问的方法和设备
CN114785512A (zh) 处理安全密钥的方法和装置及电子设备