TW202201886A

TW202201886A - 提供開關電容器積分器的電路和方法

Info

Publication number: TW202201886A
Application number: TW110117775A
Authority: TW
Inventors: 波瑞米斯勞珍莫羅齊奇克
Original assignee: 美商高通公司
Priority date: 2020-06-03
Filing date: 2021-05-17
Publication date: 2022-01-01
Also published as: BR112022023830A2; CN115427961A; EP4162384A1; JP2023527636A; TWI812949B; WO2021247202A1; US10886940B1; KR20230019088A

Abstract

積分器電路包括：運算放大器；第一電容器，被耦合到運算放大器的輸入；第二電容器，被並聯耦合到第一電容器，使得第一電容器的第一端子被配置為通過第一開關被電耦合到第二電容器的第一端子；以及第二開關，被配置為將第二電容器的第一端子電耦合到第一電容器的第二端子。

Description

提供開關電容器積分器的電路和方法

相關申請的交叉引用

本申請要求於2020年6月3日提交的美國專利申請號16/892,193,的優先權和權益，通過引用以其整體併入本文，如同下文所述，並且用於所有適用目的。

本申請一般涉及積分器電路，並且更具體地涉及開關電容器積分器電路。

一些系統使用積分器電路例如來測量電壓。例如，一種系統具有被佈置在開關網路內的採樣電容器。在被稱為採樣階段的第一階段期間，開關網路將採樣電容器耦合在接地與要被測量的電壓之間。在被稱為積分階段的第二階段期間，開關網路將電容器與接地和要被測量的電壓解除耦合，並且替代地將電容器耦合在基準電壓與運算放大器（op amp）輸入之間。op amp的輸出是積分電壓。

然而，當測量可能與基準電壓一樣高的電壓時可能會出現問題。具體地說，如果基準電壓的電平與要被測量的電壓的電平大致相同，則積分器可能變得飽和，從而可能無法提供可靠的輸出。

因此，需要一種更可靠的積分器，更具體地說，需要一種在測量與基準電壓電平近似相同的電壓電平時不易飽和的積分器。

各種實施方式針對提供更可靠的積分器電路的電路和方法。在一個示例中，積分器電路可以具有與採樣電容器並聯耦合的較小電容器。在採樣階段期間，採樣電容器和較小電容器都被充電。在積分階段期間，開關閉合以創建具有放大器的反饋回路，並且較小電容器的端子被交換，以減去採樣電容器的採樣電荷的一部分。效果是輸入信號的動態範圍可以被壓縮，從而防止積分器飽和並且允許其提供有價值和可靠的輸出。

根據一種實施方式，積分器電路包括：運算放大器；第一電容器，被耦合到運算放大器的輸入；第二電容器，被並聯耦合到第一電容器，使得第一電容器的第一端子被配置為通過第一開關電耦合到第二電容器的第一端子；以及第二開關，被配置為將第二電容器的第一端子電耦合到第一電容器的第二端子。

根據另一種實施方式，操作積分器電路的方法包括：在積分器電路的採樣階段期間，將第一電容器的第一端子電耦合到第二電容器的第一端子；以及在積分器電路的積分階段期間，將第一電容器的第二端子電耦合到第二電容器的第一端子。

根據另一種實施方式，積分器電路包括：運算放大器；第一電容器，被耦合到運算放大器的輸入；第二電容器；以及裝置，用於在積分器電路的採樣階段期間，將第二電容器並聯電耦合到第一電容器，並且用於在積分器電路的積分階段期間，將第二電容器的極性相對於第一電容器反轉。

根據又一種實施方式，單晶片系統（SOC）包括：帶隙基準發生器，被配置為產生帶隙電壓；類比數位轉換器（ADC），被耦合以從帶隙基準發生器接收帶隙電壓；其中ADC包括具有第一電容器和第二電容器的積分器電路，第二電容器被並聯耦合到第一電容器，使得第一電容器的第一端子被配置為通過第一開關電耦合到第二電容器的第一端子；並且第二開關被配置為將第二電容器的第一端子電耦合到第一電容器的第二端子。

本文提供的各種實施方式包括用於提供更可靠的開關電容器積分器電路的電路和方法。在一些實施方式中，開關電容器積分器電路可以被包括在類比數位轉換器（ADC）中，但是實施方式的範圍不限於ADC。

一種示例實施方式包括積分器電路，該積分器電路具有被耦合到運算放大器（op amp）的輸入的採樣電容器以及被並聯耦合到採樣電容器的附加電容器，使得採樣電容器的第一端子通過第一開關被耦合到附加電容器的第一端子。積分器電路還具有第二開關，第二開關將附加電容器的第一端子耦合到採樣電容器的第二端子。因此，在採樣階段期間，採樣電容器和附加電容器都可以被充電。在積分階段期間，附加電容器的端子被交換，這從採樣電容器減去採樣電荷的一部分。

繼續該示例，減去採樣電荷的一部分導致輸入信號的動態範圍被壓縮。在該示例中，輸入信號可以是要被測量的電壓。此外，積分器電路可以使用具有與要被測量的電壓的電平大致相同的電平的基準電壓。然而，由於輸入電壓（要被測量的電壓）其動態範圍被壓縮，因此可以將其達到的最高電平減小已知部分（例如，5％），在該示例中，這足以防止積分器的飽和。或者換言之，當輸入電壓被施加到運算放大器時，輸入電壓的電平可以低於基準電壓，使得輸入電壓與基準電壓之間的差異減小或避免飽和。

此外，在該示例中，積分器電路可以包括用於採樣電容器和附加電容器的任何合適的電容值。在一個示例中，附加電容器具有小於採樣電容器的電容的10%的電容。然而，在任何特定應用中，附加電容器的值可以取決於輸入電壓的動態範圍的所需壓縮電平。

繼續該示例，積分器電路還可以接收針對第一開關的第一時鐘信號和針對第二開關的第二時鐘信號。第一時鐘信號和第二時鐘信號可以不重疊。當第一時鐘信號為高時，它對應於採樣階段，並且當第二時鐘信號為高時，它對應於積分器的積分階段。

積分器電路的示例應用包括西格瑪-德爾塔調變器，該西格瑪-德爾塔調變器包括ADC。例如，西格瑪-德爾塔調變器可以用於測量帶隙基準發生器的輸出，其中帶隙電壓與電源軌的電平（VDD）大致相同。當積分器電路測量帶隙電壓並且使用VDD作為基準電壓時，則上述原理對帶隙電壓的動態範圍進行壓縮，使得op amp所看到的電壓與VDD的電平足夠不同，以減少或避免積分器電路的飽和。

各種實施方式可以包括操作積分器電路的方法。例如，方法可以包括：在積分器電路的採樣階段期間，將採樣電容器的第一端子耦合到附加電容器的第一端子。方法還可以包括：在積分器電路的積分階段期間，將第二電容器的第二端子耦合到附加電容器的第一端子。在該示例中，將附加電容器的極性相對於採樣電容器反轉將採樣電荷的一部分減去。

上述一些實施方式的優點是，它們可以通過減少或防止飽和來提供相對於其他積分器電路的改進性能。另一優點是，可以通過添加較小電容器和多個開關來實現各種實施方式，這與可能嘗試類似結果但添加一個或多個op amp的解決方案相比，提供了低功率解決方案並且節省了矽面積。由於動態範圍壓縮而導致的任何信號降級可以通過增加系統的線性度來抵消。換言之，在各種應用中，增加的線性度可以為測量接近基準電壓電平的輸入電壓電平的系統提供令人滿意的操作，並且由於動態範圍壓縮而導致的任何精確度不足可以顯著小於由於飽和可能導致的精確度不足。

圖1是根據一種實施方式的積分器電路100的圖示。積分器電路100包括三個不同的電容器。電容器CS是採樣電容，並且它被佈置在電壓輸入Vin與運算放大器（op amp）110的反相輸入之間。電容器CA為附加電容器，並且它與採樣電容器CS並聯佈置。電容器CF是回饋電容器，其被耦合到op amp 110的反相輸入和op amp 110的輸出。

積分器電路100還包括各種開關以建立和斷開連接。第一開關集被標記為S1，第二開關集被標記為S2。

首先看採樣階段，S1開關接通，而S2開關關斷。這產生從電壓輸入Vin到被標記為Vcm的端子的電氣路徑。在該實施方式中，Vcm可以指共模電壓，其可以被用作虛擬接地。在另一實施方式中，Vcm可以指實際接地。在任何情況下，在圖1的實施方式中，輸入電壓Vin是要被測量的電壓，並且Vcm是虛擬接地或接地。基準電壓Vref是指電源電壓，其可以包括汲極-汲極電壓（VDD）。在採樣階段期間，被標記為Vref的端子從採樣電容器CS解除耦合，由於開關S2閉合， op amp 110的反相輸入也解除耦合。

在採樣階段期間，電容器CS被充電。類似地，附加電容器CA也被充電，因為它與採樣電容器CS並聯。電容器CS和CA可以根據應用的目的相對於彼此縮放。如上所述，電容器CA與電容器CS相比可能較小，使得它可以從電容器CS減去採樣電荷的一部分。電荷的減去部分可以足夠大，以壓縮如在op amp 110的反相輸入處看到的輸入電壓的動態範圍，以減少或防止飽和，但足夠小以允許積分器電路100提供準確的輸出。因此，在一個示例中，電容器CA具有採樣電容器CS的大約10％或更少的電容，各種應用可以使用不同的相對電容。

圖2圖示了根據一種實施方式的示例積分器電路100。圖2圖示了在圖1的採樣階段之後的積分階段期間的示例積分器電路100。在積分階段期間，開關S1被關斷（斷開），而開關S2被接通（閉合）。當開關S1被關斷時，輸入電壓和Vcm與採樣電容器CS電解除耦合或斷開連接。使開關S2接通，將開關電容器CS電耦合到Vref和op amp 110的反相輸入。

此外，在積分階段期間，附加電容器CA的極性與其在圖1中的極性相比被反轉。換言之，如果在採樣階段期間，電容器CA的第一端子被耦合到電容器CS的第一端子，並且電容器CA的第二端子被耦合到電容器CS的第二端子，則積分階段看到第一端子到第二端子以及第二端子到第一端子連接的端子。結果是在採樣階段期間存儲在附加電容器CA中的電荷在積分階段中被放電，從而從電容器CS減去該電荷量。輸出Vout表示輸入電壓Vin的積分。

圖1和圖2的積分器電路100在操作期間根據時鐘的集合（諸如，下面關於圖3至圖5描述的那些）在採樣階段與積分階段之間交替。因此，至少當時鐘被應用時，積分器電路100根據時鐘的頻率執行交替的採樣階段和積分階段。

圖3是根據一種實施方式的示例積分器電路200的圖示。積分器電路200示出了一種方式，其中圖1和圖2的積分器電路100可以使用用於開關S1和S2的NMOS電晶體來被製造並且由時鐘1和時鐘2操作。可以使用任何適當的技術來製造開關S1、S2。例如，一些實施方式可以使用負溝道金屬氧化物半導體（NMOS）電晶體，使得被施加到柵極的邏輯1使電晶體接通。在另一實例中，一些實施方式可以使用正溝道金屬氧化物半導體（PMOS）電晶體，因此被施加到柵極的邏輯0使電晶體接通。各種應用可以使用任何適當的電晶體技術或開關技術，並且為了便於理解，下面關於圖4和圖5描述的時鐘假設NMOS電晶體作為示例。然而，實施方式的範圍不限於任何開關技術。例如，一些實施方式可以使用機械或繼電器開關。

再次，開關集被圖示為第一開關集Sl和第二開關集S2。在該示例中，開關S1根據時鐘1操作，開關S2根據時鐘2操作。注意，在該示例中，時鐘1和時鐘2沒有邏輯1的重疊區域，儘管它們確實具有邏輯0的重疊區域。這種設計減少了所有開關同時閉合的機率，所有開關同時閉合可能導致短路或電容器CS、CA和CF中的一個或多個電容器的不期望的放電。此外，在該示例中，積分階段和採樣階段不重疊並且彼此不同，如由時鐘1和時鐘2的180°偏移所示。

附加開關在圖3中被示出，以描述一種允許將附加電容器CA的極性相對於採樣電容器CS反轉的可能技術。在該示例實施方式中，附加開關也可以根據所示的時鐘1或時鐘2進行操作。

圖4是示例積分器電路200在採樣階段期間的圖示。在示例採樣階段，時鐘1處於邏輯1，而時鐘2處於邏輯0。開關S1接通，從而將附加電容器CA電耦合在Vcm與Vin之間。當開關S1接通時，它們還將採樣電容器CS電耦合在Vin與Vcm之間。開關S2關斷。

此外，在該示例中，附加電容器CA的端子401被電耦合到採樣電容器CS的端子411。在採樣階段期間，電容器Cs和CA兩者都被充電。通過開關S1進行電耦合，開關S1在圖4中被示為閉合。

圖5是示例積分器電路200在積分階段期間的圖示。在示例積分階段，時鐘1處於邏輯0，並且時鐘2處於邏輯1。開關S2接通，並且開關S1關斷。因此，附加電容器CA被電耦合在Vref與最靠近op amp 110的採樣電容器CS的端子511之間。

附加電容器CA的端子401現在被電耦合到採樣電容器CS的端子511。這種電耦合是由於開關S2接通，開關S2在圖5中被示為閉合。因此，與圖4中所示的佈置相比，附加電容器CA的極性相對於採樣電容器CS被反轉。在積分階段中，電容器CA從電容器CS減去電荷。

正如上面關於圖1和圖2所描述的那樣，積分器電路200在採樣階段與積分階段之間交替。儘管圖4至圖5中僅示出了兩個時鐘週期，但應當理解的是，只要需要，時鐘1和時鐘2就可以繼續操作，從而在Vout處產生波形，該波形對Vin-Vref之差進行了積分。

當然，實施方式的範圍不限於圖4和圖5中所示的特定實施方式。例如，另一實施方式可以使用PMOS電晶體作為開關S1和開關S2，在這種情況下，時鐘1和時鐘2將顛倒。如上所述，實施方式的範圍不限於任何開關技術。

此外，電容器CS、CA和CF可以以任何適當的方式來被實現，諸如通過使用NMOS電容器、金屬板電容器等。因此，實施方式的範圍不限於任何電容器技術。

此外，存在不同類型的op-amp，諸如反相、反相求和以及非反相。實施方式的範圍不限於任何op-amp技術。

在採樣階段期間，電容器CS和CA並聯連接。因此存儲在CS中的電荷由以下等式給出，其中Q_S 是電荷，並且C_S 是CS的電容。

類似地，CA中存儲的電荷由以下等式給出，其中q_A 是電荷，並且C_A 是CA的電容。

在積分階段期間，電容器CA的端子被交換，因此從Q_S 中減去電荷q_A 。Q_F 是電容器CF上的電荷，並且ΔQ_F 是在每個積分階段中被添加到CF上的總電荷的該部分電荷。

)

此時，我們引入V_EFF 的概念，V_EFF 是Vin的壓縮電平。還要注意的是，相對於V_EFF ，可以如何表示ΔQ_F ，如圖6中所示。

對於省略CA的系統，回饋電容器CF上的電荷改變將由下式給出：

在圖1至圖5的示例實施方式中，Vin和V_EFF 之間的差異在積分器電路中產生飽和降低或消除。因此，本文描述的實施方式的一個優點是利用電容器和開關的佈置來壓縮Vin的電平以減少或避免飽和的能力，該佈置在許多應用中不會導致過量的矽面積。

圖6是示例曲線600的圖示，其繪製了一種示例實施方式中的相對於Vin的V_EFF 。在該示例中，附加電容器CA與採樣電容器CS的比率為0.1。此外，Vcm是真正的共模電壓，其等於VDD的一半，並且軌到軌輸入Vin在零到VDD的範圍內。使用有效輸入電壓V_EFF 的公式（上文）並且代入剛剛給出的值，對於Vin = VDD和Vin = 0，V_EFF 分別等於VDD的95%和5%。

圖7中圖示了用於操作積分器電路的示例方法700的流程圖。在一個示例中，方法700由圖1至圖5中所示的實施方式中的任何實施方式，通過接收至少兩個時鐘信號並且操作開關集（諸如上面被示為開關S1和開關S2的那些開關）來被執行。

在動作710處，在積分器電路的採樣階段期間，附加電容器的第一端子被電耦合到採樣電容器的第一端子。在圖4處示出了示例，其中附加電容器CA被並聯電耦合到採樣電容器CS。在該示例中，電容器CA的端子401被電耦合到採樣電容器CS的端子410。可以通過接通被佈置在電信號路徑中的電晶體來執行電耦合。例如，電晶體（例如，S1）可以由第一時鐘控制。第二時鐘可以使其他電晶體（例如，S2）關斷。

動作710還可以包括：在採樣階段期間，第一電容器的第二端子被電耦合到第二電容器的第二端子。

在動作720處，在積分器電路的積分階段期間，附加電容器的第一端子被耦合到採樣電容器的第二端子。例如，在圖5中，附加電容器CA的端子401被電耦合到採樣電容器CS的端子511。再次，電耦合可以通過使用至少兩個時鐘來使電晶體（例如，S2）接通並且使其他電晶體（例如，S1）關斷來被執行。在該示例中，積分階段包括：在採樣電荷在op amp中被積分之前，從採樣電容器CS減去採樣電荷的一部分。此外，在該示例中，積分階段包括：將採樣電容器放電到由回饋電容器CF和op amp的反相輸入創建的反饋回路。

動作720還可以包括：在積分階段期間，第一電容器的第一端子被電耦合到第二電容器的第二端子。

實施方式的範圍不限於圖7中所示的動作。相反，各種實施方式可以添加、省略、重新排列或修改各種動作。例如，一些實施方式可以包括根據時鐘的頻率來重複動作710至720。

圖8是根據一種實施方式的示例西格瑪-德爾塔調變器800的圖示。西格瑪-德爾塔調變器800可以包括積分器塊801。圖1至圖7中呈現的積分器實施方式對差（Vin-V_REF ）進行積分，並且因此涵蓋圖8中的“+”塊804和積分器塊801。此外，在一些實施方式中，西格瑪-德爾塔調變器800可以被用作類比數位轉換器（ADC）。

西格瑪-德爾塔調變器800包括積分器塊801，其是離散時間、開關電容器積分器電路，諸如上面關於圖1至圖7所描述的。積分器塊801工作，好像輸入信號Vin在輸入之前被縮放到V_EFF 一樣，如圖8中所示，其中V_EFF 被用作輸入。積分器801的輸出被提供給單個位的ADC 802。ADC 802的輸出通過數位類比轉換器（DAC）803被回饋回來。在單個位元的實施方式中，ADC 802是比較器並且DAC 803是1位DAC。實施方式的範圍還包括多位元調變器，其中ADC 802的輸出被回饋回DAC 803，其中DAC 803被縮放到適當的解析度。ADC 802的輸出（Vt）是表示V_EFF 的電平的數字輸出，V_EFF 的電平表示Vin的電平。

圖8的西格瑪-德爾塔調變器800可以被用在各種應用中。關於圖9更詳細地描述了一個這種應用，其中西格瑪-德爾塔調變器800提供單晶片系統（SOC）內的基準電壓的測量輸出。

圖9是根據一種實施方式的示例SOC 900的圖示。在該示例中，SOC 900在半導體裸片上被實現，並且它包括多個系統元件910至990。具體地說，在該示例中，SOC 900包括中央處理單元（CPU）910，其是具有四個處理器核（核0至核3）的多核通用處理器。當然，實施方式的範圍不限於任何特定數目的核，因為其他實施方式可以在CPU 910中包括兩個核、八個核或任何其他適當數目的核。SOC 900還包括其他系統元件，諸如第一數位訊號處理器（DSP）940、第二DSP 950、數據機930、圖形處理單元（GPU）920、視頻子系統960、無線局域網（WLAN）收發器970和視頻前端（VFE）子系統980。

SOC 900還包括基準發生器990，在該示例中其包括帶隙基準發生器。基準發生器990向SOC 900上的不同元件提供基準電流和基準電壓。例如，不同元件910至980中的每個元件可以包括使用基準電壓或基準電流的各種子元件。可以使用基準電壓或基準電流的子元件的示例包括低壓差（LDO）電壓調節器、ADC、電流模式邏輯（CML）緩衝器、鎖相迴路（PLL）、延遲鎖相迴路（DLL）、放大器、濾波器、串列器並行器實體介面（SERDES PHY）以及各種負載。這種子組件在圖9中沒有被明確示出，但應當理解的是，預計圖9的SOC將包括採用基準電壓或基準電流的多個子元件。

SOC 900可以實現西格瑪-德爾塔調變器800，以測量來自基準發生器990的帶隙電壓。例如，西格瑪-德爾塔調變器800在使用根據圖1至圖5中所示架構的積分器電路來被實現時，將輸入來自基準發生器990的帶隙電壓作為Vin，並且使用來自電源軌的VDD作為Vref。接地可以是共模電壓或接地電源軌（例如，源極-源極電壓，VSS）。在來自基準發生器990的帶隙電壓具有與VDD相似範圍的情況下，繼而積分器電路將壓縮帶隙電壓的動態範圍，以避免積分器的飽和並且確保西格瑪-德爾塔調變器800的準確輸出。

如本領域技術人員現在將理解，並且根據手頭的特定應用，可以在不脫離本公開的精神和範圍的情況下，對本公開的設備的材料、裝置、配置和使用方法進行許多修改、替換和變化。鑒於此，本公開的範圍不應當限於本文示出和描述的特定實施方式的範圍，因為它們僅作為其一些示例，相反而是應當與所附申請專利範圍及其功能等同物的範圍完全相稱。

100:積分器電路 110:運算放大器 200:積分器電路 401:端子 511:端子 600:曲線 700:方法 710:動作 720:動作 800:調變器 801:積分器塊 802:ADC 803:DAC 804:“+”塊器 S1、S2:開關 CA、CS、CF:電容 Vin、Vout、Vcm、Vref、VEEF、V(t):電壓

圖1是根據各種實施方式的示例積分器電路的圖示。

圖2是根據一種實施方式的圖1的示例積分器電路的圖示。

圖3是根據一種實施方式的用於構建圖1和圖2的積分器電路的示例架構的圖示。

圖4是根據一種實施方式的圖3的示例積分器電路在採樣階段期間的圖示。

圖5是根據一種實施方式的圖3的示例積分器電路在積分階段期間的圖示。

圖6是根據一種實施方式的示例曲線的圖示，其示出輸入電壓的動態範圍壓縮，這可以使用根據圖1至圖5的原理的積分器電路來實現。

圖7是根據一種實施方式的使用積分器電路的示例方法的流程圖的圖示。

圖8是根據一種實施方式的使用積分器電路的西格瑪-德爾塔調變器的圖示。

圖9是根據一種實施方式的實現西格瑪-德爾塔調變器的單晶片系統（SOC）的圖示，該西格瑪-德爾塔調變器可以包括積分器電路。

110:運算放大器

200:積分器電路

401:端子

511:端子

S1、S2:開關

CA、CS、CF:電容

Vin、Vout、Vcm、Vref:電壓

Claims

一種積分器電路，包括：運算放大器；第一電容器，被耦合到所述運算放大器的輸入；第二電容器，被並聯耦合到所述第一電容器，使得所述第一電容器的第一端子被配置為通過第一開關被電耦合到所述第二電容器的第一端子；以及第二開關，被配置為將所述第二電容器的所述第一端子電耦合到所述第一電容器的第二端子。
根據請求項1所述的積分器電路，其中所述第二電容器的電容小於所述第一電容器的電容。
根據請求項1所述的積分器電路，還包括被施加到所述第一開關的第一時鐘信號、以及被施加到所述第二開關的第二時鐘信號，其中所述第一時鐘信號和所述第二時鐘信號不重疊。
根據請求項1所述的積分器電路，其中所述第一開關被配置為在所述積分器電路的採樣階段期間，將所述第一電容器的所述第一端子電耦合到所述第二電容器的所述第一端子，其中所述採樣階段包括對所述第一電容器充電。
根據請求項1所述的積分器電路，其中所述第二開關被配置為在所述積分器電路的積分階段期間，將所述第二電容器的所述第一端子電耦合到所述第一電容器的所述第二端子，其中所述積分階段包括將所述第一電容器放電。
根據請求項5所述的積分器電路，其中採樣階段和所述積分階段不重疊。
根據請求項1所述的積分器電路，其中所述第一開關被配置為將所述第二電容器的所述第一端子電耦合到所述積分器電路的電壓輸入。
根據請求項1所述的積分器電路，其中所述第二開關被配置為將所述第二電容器的所述第一端子電耦合到所述運算放大器的所述輸入。
根據請求項1所述的積分器電路，還包括第三開關，其中所述第三開關被配置為將所述第二電容器的第二端子電耦合到所述積分器電路的電源軌，並且其中所述第三開關接收與所述第二開關相同的時鐘信號。
根據請求項1所述的積分器電路，還包括第三開關，其中所述第三開關被配置為將所述第二電容器的第二端子電耦合到所述積分器電路的基準電壓，並且其中所述第三開關接收與所述第二開關相同的時鐘信號。
根據請求項1所述的積分器電路，還包括第三開關，其中所述第三開關被配置為將所述第一電容器的第二端子電耦合到所述運算放大器的反相輸入，並且其中所述第三開關接收與所述第二開關相同的時鐘信號。
根據請求項1所述的積分器電路，其中所述積分器電路被包括在西格瑪-德爾塔調變器中。
根據請求項12所述的積分器電路，其中所述西格瑪-德爾塔調變器包括類比數位轉換器（ADC）。
根據請求項12所述的積分器電路，其中所述西格瑪-德爾塔調變器被配置為測量帶隙基準發生器的輸出。
根據請求項1所述的積分器電路，其中所述積分器電路包括離散時間、開關電容器積分器。
一種操作積分器電路的方法，所述方法包括：在所述積分器電路的採樣階段期間，將第一電容器的第一端子電耦合到第二電容器的第一端子；以及在所述積分器電路的積分階段期間，將所述第一電容器的第二端子電耦合到所述第二電容器的所述第一端子。
根據請求項16所述的方法，其中在所述採樣階段期間，所述第一電容器的所述第二端子被電耦合到所述第二電容器的第二端子。
根據請求項16所述的方法，其中在所述積分階段期間，所述第一電容器的所述第一端子被電耦合到所述第二電容器的所述第二端子。
一種積分器電路，包括：運算放大器；第一電容器，被耦合到所述運算放大器的輸入；第二電容器；以及裝置，用於在所述積分器電路的採樣階段期間，將所述第二電容器並聯電耦合到所述第一電容器，並且用於在所述積分器電路的積分階段期間，使所述第二電容器的極性相對於所述第一電容器反轉。
根據請求項19所述的積分器電路，其中所述電耦合裝置包括第一開關，所述第一開關被配置為將所述第一電容器的第一端子耦合到所述第二電容器的第一端子。
根據請求項20所述的積分器電路，其中所述電耦合裝置還包括：第二開關，被配置為將所述第二電容器的所述第一端子電耦合到所述第一電容器的第二端子。
根據請求項21所述的積分器電路，還包括第三開關，其中所述第三開關被配置為將所述第二電容器的第二端子電耦合到所述積分器電路的電源軌，並且其中所述第三開關接收與所述第二開關相同的時鐘信號。
根據請求項21所述的積分器電路，還包括第三開關，其中所述第三開關被配置為將所述第二電容器的第二端子電耦合到所述積分器電路的基準電壓，並且其中所述第三開關接收與所述第二開關相同的時鐘信號。
根據請求項21所述的積分器電路，還包括第三開關，其中所述第三開關被配置為將所述第一電容器的第二端子電耦合到所述運算放大器的反相輸入，並且其中所述第三開關接收與所述第二開關相同的時鐘信號。
根據請求項19所述的積分器電路，其中所述第二電容器的電容小於所述第一電容器的電容。
一種單晶片系統（SOC），包括：帶隙基準發生器，被配置為產生帶隙電壓；以及類比數位轉換器（ADC），被耦合以從所述帶隙基準發生器接收所述帶隙電壓；其中所述ADC包括具有第一電容器和第二電容器的積分器電路，所述第二電容器被並聯耦合到所述第一電容器，使得所述第一電容器的第一端子被配置為通過第一開關和第二開關被電耦合到所述第二電容器的第一端子，所述第一開關和所述第二開關被配置為將所述第二電容器的所述第一端子電耦合到所述第一電容器的第二端子。
根據請求項26所述的SOC，其中所述ADC包括西格瑪-德爾塔調變器。