TW202201746A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括源極區域及汲極區域，彼此橫向隔開，且位於基板之上；金屬氧化物半導體通道層，位於該源極區域及該汲極區域之上，並接觸該源極區域及該汲極區域；第一閘極介電層，位於該金屬氧化物半導體通道層的一部分之上；第一閘極電極，位於該第一閘極介電層之上，且接觸該金屬氧化物半導體通道層的一部分；第二閘極介電層，接觸該金屬氧化物半導體通道層的側壁；以及第二閘極電極，接觸該第二閘極介電層的側壁，且與該金屬氧化物半導體通道層之間以該第二閘極介電層隔開。

Description

半導體裝置
總體而言，本揭露係關於半導體裝置；特定而言，係關於使用二個閘極電極及二個電流路徑的記憶體裝置，及其製造方法與操作方法。
使用儲存電荷的記憶體裝置包括揮發性動態隨機存取記憶體裝置。此種揮發性動態隨機存取記憶體裝置需要週期性更新儲存電荷。其他記憶體裝置可包括使用電荷穿隧(charge tunneling)的非揮發性快閃(flash)記憶體裝置。快閃記憶體裝置具有作為非揮發性裝置的優點，然而快閃記憶體裝置於重複使用後，因導致穿隧電介質(tunneling dielectric)的累積損害，而容易隨時間產生裝置效能衰退的現象。因此，有鑑於此等缺失，吾人亟需一種非揮發性記憶體裝置，其可提供較快閃記憶體裝置更長的耐久性(endurance)。
本揭露包括一種半導體裝置，包括源極區域及汲極區域，彼此橫向隔開，且位於基板之上；金屬氧化物半導體通道層，位於源極區域及汲極區域之上，並接觸源極區域及汲極區域；第一閘極介電層，位於金屬氧化物半導體通道層的一部分之上；第一閘極電極，位於第一閘極介電層之上，且接觸金屬氧化物半導體通道層的一部分；第二閘極介電層，接觸金屬氧化物半導體通道層的側壁；以及第二閘極電極，接觸第二閘極介電層的側壁，且與金屬氧化物半導體通道層之間以第二閘極介電層隔開。
本揭露包括一種形成半導體裝置的方法，包括在基板上形成源極區域及汲極區域；在源極區域及汲極區域上沉積金屬氧化物半導體通道層；在金屬氧化物半導體通道層上沉積並圖案化第一閘極介電層；在第一閘極介電層上沉積第一閘極電極；在金屬氧化物半導體通道層的側壁及第一閘極電極的側壁上沉積第二閘極介電層；以及在第二閘極介電層的側壁上沉積第二閘極電極。
本揭露包括一種操作記憶體裝置的方法，包括提供記憶體裝置，包括金屬氧化物半導體通道層，延伸於源極區域及汲極區域之間、第一閘極電極，具有第一部分，以第一閘極介電層與金屬氧化物半導體通道層隔開，並具有第二部分，接觸金屬氧化物半導體通道層的一部分、第二閘極介電層，接觸金屬氧化物半導體通道層的側壁、以及第二閘極電極，接觸第二閘極介電層；以及藉由將源極區域接地、施加讀取電壓至汲極區域、以及測量在汲極區域及源極區域之間流動的電流，來決定第一閘極電極的電狀態。
以下揭露提供多種不同實施例或範例，用於實施所述標的之不同特徵。部件及排列方式的特定範例將於下文敘述，以簡化本揭露。當然，其僅為範例，而非意圖限制。例如，下文中「一第一特徵形成於一第二特徵之上」的敘述，可能包括該第一及第二特徵直接接觸的實施例，亦可能包括額外特徵形成於該第一及第二特徵之間，使該第一及第二特徵並不直接接觸的實施例。此外，本揭露可能於各範例中重複參考編號及／或字母。此一重複乃為簡潔明晰起見，而其自身並不決定所述各實施例及／或配置之間的關係。
又，與空間相關之詞彙，例如「在…之下」、「低於」、「在…之上」、「高於」等，可於本揭露中為敘述方便起見，用於敘述一元件或特徵與另一／另等元件或特徵的關係，如圖所示。該等空間相關詞彙乃意圖包含該裝置如圖示的方向，以及於使用或操作時的不同方向。該設備可朝向不同方向(旋轉90度或朝向其他方向)，且本揭露中使用的該等空間相關詞彙同樣可依據該設備朝向的方向解讀。除非另有聲明，否則參考編號相同的每一元件被假定為具有相同材料組成，並具有落於相同厚度範圍內的厚度。
總體而言，本揭露係關於半導體裝置；特定而言，係關於使用二個閘極電極及二個電流路徑的記憶體裝置，及其製造方法與操作方法。
根據本發明一實施例，金屬氧化物半導體通道層用於提供水平電流路徑及垂直電流路徑。該水平電流路徑可位於源極區及汲極區之間，並可由第一閘極電極控制，該第一閘極電極為浮動閘極電極，可儲存電荷。該第一閘極電極中的電荷充電或放電，可能受第二閘極介電層及第二閘極電極的聯同影響，該第二閘極介電層及第二閘極電極可位於該金屬氧化物半導體通道層的側壁(sidewall)。本揭露各實施例中的記憶體裝置包括雙通道電晶體裝置，可儲存電荷於該第一閘極電極中，而不發生電荷穿隧現象。該二通道方向可相互垂直，故本揭露各實施例中的記憶體裝置亦稱為「垂直通道電晶體裝置」。
參見第1A圖及第1B圖，依據本揭露一實施例，顯示一範例結構。第1A圖為一垂直剖面圖，依據本揭露一實施例，顯示在一絕緣基質層(insulating matrix layer)中形成源極凹陷區(source recess region)及汲極凹陷區(drain recess region)後的範例結構。第1B圖為第1A圖的範例結構的俯視圖。垂直平面A-A’為第1A圖中的垂直剖面。
該範例結構包括基板10，其可為半導體基板(例如半導體晶圓)、絕緣基板、導體基板、或包括多個材料層的混合基板。絕緣基質層20可形成於基板10的頂面，或可作為基板10的頂部。或者，在基板10包括絕緣基板的實施例中，絕緣基質層20可為該絕緣基板的上部。於圖示之範例中，絕緣基質層20可使用順應性(conformal)或非順應性沉積方法進行沉積。例如，絕緣基質層20可包括矽氧化物材料(例如未摻雜矽玻璃或摻雜矽玻璃)。絕緣基質層20的厚度範圍可落於100奈米至2000奈米之間，亦可使用較薄或較厚的厚度。可用於絕緣基質層20的替換材料，包括但不限於石英、氮化碳矽、及鋁氧化物。其他合適材料亦在本揭露考慮範圍內。在基板10包括半導體基板(例如矽基板)的實施例中，半導體裝置(未圖示)，例如場效電晶體，可形成於基板10上。在此等實施例中，絕緣基質層20可具有金屬內連結結構(未圖示)形成於其中。
光阻層(未圖示)可施加於絕緣基質層20的頂面上，並可以微影技術(lithography)進行圖案化(patterning)，以形成穿越該頂面的離散開口。該光阻層上可圖案化至少一對開口。可進行異向性(非等向性)蝕刻(anisotropic etch)製程，以經由絕緣基質層20的上部轉移該光阻層上的圖案。凹陷區11及13可形成於絕緣基質層20被異向性蝕刻製程移除的體積中。或者，可使用同向性(等向性)蝕刻(isotropic etch)製程，以在絕緣基質層20中圖案化凹陷區11及13。該光阻層隨後可以例如灰化法(ashing)等方式移除。
凹陷區11及13包括源極凹陷區11，在源極凹陷區11中可隨後形成源極區域，並包括汲極凹陷區13，在汲極凹陷區13中可隨後形成汲極區域。一對源極凹陷區11及汲極凹陷區13可沿第一水平方向hd1橫向隔開。多對源極凹陷區11及汲極凹陷區13可被形成，並可沿垂直於第一水平方向hd1的第二水平方向hd2分布。
每一凹陷區11及13的深度範圍可落於10奈米至200奈米之間，亦可使用較淺或較深之深度。一對沿第一水平方向hd1相互橫向隔開的源極凹陷區11及汲極凹陷區13可具有平行於第二水平方向hd2的邊緣。在此種實施例中，該對源極凹陷區11及汲極凹陷區13可具有統一的橫向間隔距離，該橫向間隔距離為隨後形成的金屬氧化物半導體通道的有效通道長度。在一對源極凹陷區11及汲極凹陷區13之間的橫向間隔距離範圍可落於10奈米至200奈米之間，例如20奈米至100奈米，亦可使用較短或較長的橫向間隔距離(即通道長度)。在一實施例中，凹陷區11及13可具有長方形的水平剖面形狀，其他剖面形狀亦在本揭露考慮範圍內。每一凹陷區11及13沿第一水平方向hd1的橫向尺寸範圍可落於30奈米至600奈米之間，亦可使用較小或較大的尺寸。每一凹陷區11及13沿第二水平方向hd2的橫向尺寸範圍可落於30奈米至600奈米之間，亦可使用較小或較大的尺寸。
第2A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成源極凹陷區及汲極凹陷區後的範例結構。第2B圖為第2A圖的範例結構的俯視圖。垂直平面A-A’為第2A圖中的垂直剖面。參見第2A圖及第2B圖，可使用順應性或非順應性沉積製程將源極／汲極材料沉積於凹陷區11及13中。該源極／汲極材料為可作為源極區域及汲極區域的材料。該源極／汲極材料可包括摻雜半導體(導電)材料或金屬材料。可作為源極／汲極材料的範例摻雜半導體材料包括但不限於摻雜多晶矽、摻雜矽-鍺合金、摻雜III-V族化合物半導體，例如砷化鎵(GaAs)、砷化銦(InAs)或砷化銦鎵(InGaAs)，以及重摻雜金屬氧化物半導體材料，例如氧化銦鎵鋅(IGZO)、摻雜鋅氧化物、摻雜銦氧化物、或高度摻雜的摻雜鎘氧化物。其他合適的材料亦在本揭露考慮範圍內。例如，摻雜半導體材料中的摻雜濃度可落於1.0×1019 /cm3 至2.0×1021 /cm3 之間，亦可使用較低或較高的摻雜濃度。摻雜物可為p型或n型。可作為源極／汲極材料的範例導體材料包括導電金屬氮化物材料，例如氮化鈦(TiN)、氮化鉭(TaN)及／或氮化鎢(WN)。其他合適的材料亦在本揭露考慮範圍內。
該摻雜半導體材料或金屬材料的超出部分，可藉由平坦化製程，例如化學機械平坦化(CMP)製程，自包括絕緣基質層20的頂面的水平面上移除。每一填滿源極凹陷區11的源極／汲極材料剩餘部分包括源極區域12。每一填滿汲極凹陷區13的源極／汲極材料剩餘部分包括汲極區域14。在一實施例中，源極區域12及汲極區域14的頂面可與絕緣基質層20的頂面共平面。
第3A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成金屬氧化物半導體通道層及第一閘極介電層(gate dielectric)後的範例結構。第3B圖為第3A圖的範例結構的俯視圖。參見第3A圖及第3B圖，金屬氧化物半導體通道層30可沉積於源極區域12、汲極區域14及絕緣基質層20之上。垂直平面A-A’為第3A圖中的垂直剖面。金屬氧化物半導體通道層30包括金屬氧化物半導體材料，例如氧化銦鎵鋅(IGZO)、摻雜鋅氧化物、摻雜銦氧化物、或摻雜鎘氧化物。其他合適的材料亦在本揭露考慮範圍內。金屬氧化物半導體通道層30的摻雜濃度可被選取，以使裝置運作時通過金屬氧化物半導體通道層30的漏電流為可忽略。例如，金屬氧化物半導體通道層30的摻雜濃度範圍可落於1.0×1010 /cm3 至2.0×1016 /cm3 之間，亦可使用較低或較高的摻雜濃度。
金屬氧化物半導體通道層30可具有處處統一的厚度。金屬氧化物半導體通道層30的厚度範圍可落於2奈米至60奈米之間，例如4奈米至20奈米，亦可使用較薄或較厚的厚度。金屬氧化物半導體通道層30可以例如化學氣相沉積(CVD)進行沉積。
在金屬氧化物半導體通道層30使用金屬氧化物半導體材料，而非元素半導體材料或III-V族化合物半導體材料，可提供抑制漏電流至可忽略程度的優點，進而使非揮發性記憶體裝置得以形成。金屬氧化物半導體材料可提供大於1.0×109 的電流開關比(on-off ratio)。亦即，對使用金屬氧化物半導體材料作為通道材料的場效電晶體而言，導通電流與關閉電流的比值可大於1.0×109 。相較之下，由元素半導體材料及III-V族化合物半導體材料組成的通道，提供約1.0×104 的電流開關比。因此，使用金屬氧化物半導體材料作為通道材料，可提供低漏電流的優點。此一低漏電流特性可用於形成非揮發性記憶體。若電荷保留時間大於1天或365天，則本揭露中的記憶體裝置可作為非揮發性記憶體裝置運作。可選地，隨後將形成的記憶體裝置的運作可包括定期更新，一如動態隨機存取記憶體。例如，若電荷保留時間小於1天，則本揭露中的記憶體裝置的運作可包括定期記憶體更新操作，其中資料位元被定期讀取及重新寫入。
隨後，第一閘極介電層40可沉積於金屬氧化物半導體通道層30之上。第一閘極介電層40包括閘極介電材料，例如矽氧化物、氮氧化矽、介電金屬氧化物，或上述材料之組合。其他合適的材料亦在本揭露考慮範圍內。第一閘極介電層40的厚度範圍可落於1奈米至12奈米之間，例如2奈米至6奈米，亦可使用較薄或較厚的厚度。第一閘極介電層40可使用順應性沉積製程或非順應性沉積製程進行沉積。
依據本揭露一實施例，第一閘極介電層40的圖案化可藉由例如施加並圖案化一光阻層，並蝕刻第一閘極介電層40中未被該圖案化光阻層遮罩的的未遮罩部分來進行。該光阻層隨後可以例如灰化法等方式移除。第一閘極介電層40的剩餘部分連續延伸遍布源極區域12的整體範圍，該整體範圍位於源極區域12及相鄰汲極區域14之間，亦即源極區域12的近端部分。相鄰汲極區域14的遠端部分不被第一閘極介電層40覆蓋。在一實施例中，第一閘極介電層40可被圖案化，使第一閘極介電層40沿第二水平方向hd2橫向延伸的直線邊緣覆蓋每一汲極區域14。因此，每一汲極區域14的近端部分可被第一閘極介電層40覆蓋，而每一汲極區域14的遠端部分不被第一閘極介電層40覆蓋。每一汲極區域14相對於個別汲極區域14總面積的遠端部分比例(亦即不被第一閘極介電層40覆蓋的比例)可為0.2至0.8，例如0.35至0.65，亦可使用較小或較大的比例。金屬氧化物半導體通道層30的頂面的一部分，物理暴露(physically exposed)在汲極區域14的每一遠端部分上方。
第4A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成第一閘極電極後的範例結構。第4B圖為第4A圖的範例結構的俯視圖。參見第4A圖及第4B圖，閘極電極材料可沉積於金屬氧化物半導體通道層30的物理暴露表面及第一閘極介電層40之上。垂直平面A-A’為第4A圖中的垂直剖面。閘極電極材料可包括摻雜半導體材料或金屬材料。可作為閘極電極材料的摻雜半導體材料包括摻雜多晶矽、矽-鍺合金、或摻雜III-V族化合物半導體材料。其他合適的材料亦在本揭露考慮範圍內。作為閘極電極材料的摻雜半導體材料可包括摻雜物，其摻雜濃度範圍落於1.0×1019 /cm3 至2.0×1021 /cm3 之間，亦可使用較低或較高的摻雜濃度。摻雜物可為p型或n型。可作為閘極電極材料的金屬材料包括導電金屬氮化物材料(例如氮化鈦(TiN)、氮化鉭(TaN)及氮化鎢(WN))、元素金屬(例如鎢(W)、鉭(Ta)、釕(Ru)、鈷(Co)或鉬(Mo))及至少二種金屬的介金屬(intermetallic)合金。其他合適的材料亦在本揭露考慮範圍內。閘極電極材料層可形成於金屬氧化物半導體通道層30及第一閘極介電層40之上。閘極電極材料層的厚度範圍可落於50奈米至300奈米之間，亦可使用較薄或較厚的厚度。
閘極電極材料、第一閘極介電層40及金屬氧化物半導體通道層30的圖案化，可藉由例如施加並圖案化一光阻層於閘極電極材料層之上，以覆蓋延伸遍布源極區域12及汲極區域14的個別配對的區域來進行。光阻層的每一圖案化部分可為離散的光阻材料部分。在一實施例中，光阻層可被圖案化，使每一源極區域12及每一汲極區域14具有被圖案化光阻材料部分覆蓋的一個別區域，及不被任何光阻材料部分覆蓋的一個別區域。
可進行異向性蝕刻製程，以將光阻材料部分的圖案轉移至整個堆疊層，該堆疊層包括閘極電極材料層、第一閘極介電層40及金屬氧化物半導體通道層30。閘極電極材料層的每一圖案化部分包括第一閘極電極50。金屬氧化物半導體通道層30、第一閘極介電層40及第一閘極電極50的每一垂直堆疊可覆蓋源極區域12的一部分及汲極區域14的一部分。每一源極區域12頂面的一部分可物理性地暴露，且每一汲極區域14頂面的一部分可物理性地暴露。
金屬氧化物半導體通道層30、第一閘極介電層40及第一閘極電極50的每一垂直堆疊的物理暴露側壁(physically exposed sidewall)可相互垂直重合。每一第一閘極介電層40的側壁可於汲極區域14的區域上方接觸覆蓋其上的第一閘極電極50的側壁。每一第一閘極電極50可於汲極區域14的遠端部分內接觸其下的金屬氧化物半導體通道層30的頂面。
第5A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成介電材料層後的範例結構。第5B圖為第5A圖的範例結構的俯視圖。垂直平面A-A’為第5A圖中的垂直剖面。參見第5A圖及第5B圖，介電材料層22可沉積於絕緣基質層20之上，及金屬氧化物半導體通道層30、第一閘極介電層40及第一閘極電極50的垂直堆疊之上。介電材料層22可包括可平坦化介電材料(例如未摻雜矽玻璃或摻雜矽玻璃)或自我平坦化介電材料(例如旋轉塗布玻璃(spin-on glass))。介電材料層22的頂面可為水平面，且可形成於包括第一閘極電極50頂面的水平面內，或形成於包括第一閘極電極50頂面的水平面之上。在一實施例中，第一閘極電極50可作為平坦化製程(例如化學機械平坦化製程)中的停止結構，且介電材料層22的頂面可形成於包括第一閘極電極50頂面的水平面內。介電材料層22亦稱為「平坦化介電層」。
第6A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成穿孔空腔後的範例結構。第6B圖為第6A圖的範例結構的俯視圖。垂直平面A-A’為第6A圖中的垂直剖面。參見第6A圖及第6B圖，光阻層(未圖示)可施加於介電材料層22之上，並以微影技術圖案化，以形成開口，其中該光阻層中的每一開口的邊緣覆蓋一個別汲極區域14的周圍部分，該個別汲極區域14位於一個別源極區域12的遠端。例如，第一閘極電極50可沿第一水平方向hd1橫向延伸，且可覆蓋一對源極區域12及汲極區域14，該源極區域12及汲極區域14沿第一水平方向hd1橫向隔開。穿透該圖案化光阻層的開口區域，可重疊於該源極區域12最遠端的汲極區域14的周圍部分。
可進行異向性蝕刻製程，以蝕刻介電材料層22的各部分，並可選地蝕刻金屬氧化物半導體通道層30、第一閘極介電層40及第一閘極電極50的垂直堆疊的未遮罩部分。穿孔(導電通孔)空腔23可形成於介電材料層22、金屬氧化物半導體通道層30、第一閘極介電層40及第一閘極電極50的材料被蝕刻的體積之內。一般而言，穿孔空腔23可穿透介電材料層22而形成，且金屬氧化物半導體通道層30的側壁、第一閘極電極50的側壁及汲極區域14的側壁對穿孔空腔23物理暴露。特定而言，汲極區域14的側壁、金屬氧化物半導體通道層30的側壁及第一閘極電極50的側壁可在每一穿孔空腔23周圍物理性地暴露。每一穿孔空腔23沿第一水平方向hd1的橫向尺寸範圍可落於30奈米至600奈米之間，例如60奈米至300奈米，亦可使用較小或較大的尺寸。每一穿孔空腔23沿第二水平方向hd2的橫向尺寸範圍可落於30奈米至600奈米之間，例如60奈米至300奈米，亦可使用較小或較大的尺寸。每一穿孔空腔23可具有長方形的水平剖面形狀、圓形的水平剖面形狀、橢圓形的水平剖面形狀，或任何封閉不相交二維水平剖面曲線形狀的水平剖面形狀。
第7A圖為一垂直剖面圖，依據本揭露一實施例，顯示於每一穿孔空腔中形成第二閘極介電層及第二閘極電極後的範例結構。第7B圖為第7A圖的範例結構的俯視圖。垂直平面A-A’為第7A圖中的垂直剖面。參見第7A圖及第7B圖，閘極介電材料層及導體填充材料層可依序沉積於穿孔空腔23中及介電材料層22之上，以形成第二閘極介電層60。在此一製程操作中沉積的閘極介電材料層亦稱為「垂直閘極介電層」(其將於隨後用於提供垂直延伸的閘極介電層)。閘極介電材料層可包括任何可作為第一閘極介電層40的材料。例如，閘極介電材料層可包括閘極介電材料如矽氧化物、氮氧化矽、介電金屬氧化物，或上述材料之組合。其他合適的材料亦在本揭露考慮範圍內。閘極介電材料層的厚度範圍可落於1奈米至12奈米之間，例如2奈米至6奈米，亦可使用較薄或較厚的厚度。閘極介電材料層可以順應性沉積製程進行沉積，例如低壓化學氣相沉積(LPCVD)製程，或原子層沉積(ALD)製程。在一實施例中，閘極介電材料層可沉積於每一汲極區域14的側壁、每一金屬氧化物半導體通道層30的側壁、及每一第一閘極電極50的側壁。閘極介電材料層不接觸任何第一閘極介電層40。
導體填充材料層包括導體填充材料，其可為任何可作為閘極電極材料的材料，亦即第一閘極電極50的材料。例如，導體填充材料可包括摻雜半導體材料或金屬材料。導體填充材料的厚度被選取以使每一穿孔空腔23的全部體積可被第二閘極介電層60及導體填充材料層聯同填充。
覆蓋介電材料層22水平頂面的閘極介電材料層及導體填充材料的超出部分，可以平坦化製程移除。平坦化製程可使用化學機械平坦化(CMP)製程及／或凹槽蝕刻(recess etch)製程。閘極介電材料層可分為多個離散的部分，每一部分在本文中稱為「第二閘極介電層60」。亦即，閘極介電材料層的每一剩餘部分包括第二閘極介電層60。導體填充材料層的每一剩餘部分包括第二閘極電極70。
一般而言，第二閘極介電層60及第二閘極電極70可形成於每一穿孔空腔23中。每一第二閘極介電層60可形成於汲極區域14的側壁、金屬氧化物半導體通道層30的側壁、及第一閘極電極50的側壁。每一第二閘極電極70可形成於一個別第二閘極介電層60的側壁，且可形成於該個別第二閘極介電層60之內。每一第二閘極電極70可被該個別第二閘極介電層60橫向圍繞，且可接觸該個別第二閘極介電層60的水平底部的頂面。
第8A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成接觸(接點)層級介電層(contact-level dielectric layer)及接觸穿孔結構後的範例結構。第8B圖為第8A圖的範例結構的俯視圖。垂直平面A-A’為第8A圖中的垂直剖面。第8C圖為一垂直剖面圖，顯示第8B圖中沿垂直平面C-C’的範例結構。參見第8A-8C圖，接觸層級介電層80可形成於第一閘極電極50、第二閘極電極70及介電材料層22之上。接觸層級介電層80可包括介電材料，例如矽氧化物、有機矽玻璃(organosilicate glass)及／或多孔介電材料，且可選地包括至少一介電襯墊層(liner，未圖示)，例如氮化矽襯墊層、矽氧化物襯墊層及／或介電金屬氧化物襯墊層。其他合適的材料亦在本揭露考慮範圍內。接觸層級介電層80的厚度範圍可落於100奈米至600奈米之間，亦可使用較薄或較厚的厚度。接觸層級介電層80可以順應性或非順應性沉積製程形成。
穿孔開口可穿越接觸層級介電層80，以例如施加並圖案化一光阻層(未圖示)於接觸層級介電層80之上，並進行異向性蝕刻製程以轉移該光阻層中的圖案穿越接觸層級介電層80來形成。特定而言，該光阻層可被圖案化為具有離散的開口。該光阻層中每一離散開口可重疊於、且整體位於第二閘極電極70的一區域、源極區域12不位於任何第一閘極電極50之下的部分的一區域、或汲極區域14不位於任何第一閘極電極50之下的部分的一區域。第二閘極電極70的頂面、源極區域12的頂面或汲極區域14的頂面物理性地暴露於每一穿孔開口的底部。該光阻層隨後以灰化法等方式移除。
至少一導體材料可沉積於該等穿孔開口中，且該至少一導體材料的超出部分可以平坦化製程(例如化學機械平坦化製程)自包括接觸層級介電層80頂面的水平面上移除。該至少一導體材料可包括導電金屬襯墊層，包括導電金屬氮化物(例如氮化鈦(TiN)、氮化鉭(TaN)或氮化鎢(WN))及金屬填充材料，包括元素金屬(例如鎢(W)、鈷(Co)、釕(Ru)或鉬(Mo))或介金屬合金。其他合適的材料亦在本揭露考慮範圍內。填充該等穿孔開口的該至少一導體材料的每一剩餘部分包括接觸穿孔結構82、84及87。接觸穿孔結構82、84及87包括源極接觸穿孔結構82，接觸一個別源極區域12的頂面、汲極接觸穿孔結構84，接觸一個別汲極區域14的頂面、及閘極接觸穿孔結構87，接觸一個別第二閘極電極70的頂面。第一閘極電極50不與任何接觸穿孔結構或任何導體結構接觸。因此，第一閘極電極50在正常狀況下為電浮動(電性浮接)的(electrically floating)。特定而言，第一閘極電極50為電浮動的，除非電偏壓施加於一個別第二閘極電極70及一個別汲極區域14，以將金屬氧化物半導體通道層30的表面部分啟動為導體通道。
第1A-8C圖及本揭露的各實施例揭露了一種半導體裝置。該半導體裝置包括雙通道電晶體裝置。該半導體裝置包括：源極區域12及汲極區域14，彼此橫向隔開，並位於基板10之上；金屬氧化物半導體通道層30，位於該源極區域12及該汲極區域14之上，並接觸該源極區域12及該汲極區域14；第一閘極介電層40，位於該金屬氧化物半導體通道層30的一部分之上；第一閘極電極50，位於該第一閘極介電層40之上，且接觸該金屬氧化物半導體通道層30的一部分；第二閘極介電層60，接觸該金屬氧化物半導體通道層30的側壁；以及第二閘極電極70，接觸該第二閘極介電層60的側壁，且與該金屬氧化物半導體通道層30以該第二閘極介電層60隔開。
在一實施例中，第二閘極介電層60接觸汲極區域14的側壁。在一實施例中，第二閘極介電層60接觸第一閘極電極50的側壁。在一實施例中，與第二閘極介電層60接觸的金屬氧化物半導體通道層30的側壁、與第二閘極介電層60接觸的汲極區域14的側壁、以及與第二閘極介電層60接觸的第一閘極電極50的側壁，彼此相互垂直重合，亦即位於一共同垂直平面上。
在一實施例中，與第一閘極電極50接觸的金屬氧化物半導體通道層30的部分，覆蓋汲極區域14的一區域，且在俯視圖中位於源極區域12的全部區域之外。「俯視圖」乃指稱沿垂直方向的視圖，亦即沿垂直於源極區域12及金屬氧化物半導體通道層30之間的介面的方向的視圖。
在一實施例中，半導體裝置包括絕緣基質層20，接觸源極區域12、汲極區域14及金屬氧化物半導體通道層30，且與第一閘極介電層40垂直隔開。在一實施例中，與第一閘極電極50接觸的金屬氧化物半導體通道層30的部分，在俯視圖中位於第一閘極介電層40的全部區域之外。
在一實施例中，第一閘極介電層40的一第一側壁及第一閘極電極50的一第一側壁，沿第一水平方向hd1橫向延伸，並相互垂直重合，且可覆蓋源極區域12及汲極區域14。第一閘極電極50的一第二側壁可沿第二水平方向hd2橫向延伸，且可垂直重合於與第二閘極介電層60接觸的金屬氧化物半導體通道層30的側壁。在一實施例中，第一閘極電極50為電浮動的，且不直接接觸任何導體材料。
在一實施例中，半導體裝置可包括：介電材料層22，橫向圍繞第一閘極介電層40及第一閘極電極50；源極接觸穿孔結構82，形成於介電材料層22之內，接觸源極區域12，且與第一閘極介電層40橫向隔開；以及汲極接觸穿孔結構84，形成於介電材料層22之內，接觸汲極區域14，且與第一閘極介電層40橫向隔開。
參見第9A圖，圖示本揭露中的雙通道電晶體裝置，在電荷儲存於第一閘極電極50，亦即”1”狀態被編碼於第一閘極電極50的實施例中，進行讀取操作時的情形。第8A-8C圖中的範例結構的源極區域12以水平通道電晶體的第一源極區域S1表示。第8A-8C圖中的範例結構的汲極區域14以水平通道電晶體及垂直通道電晶體的共同汲極區域D表示。第8A-8C圖中的範例結構的第一閘極電極50以水平通道電晶體的水平閘極(HG)表示。第8A-8C圖中的範例結構的第一閘極電極50亦作為垂直通道電晶體的第二源極區域S2。第8A-8C圖中的範例結構的第二閘極電極70以垂直通道電晶體的垂直閘極(VG)表示。第8A-8C圖中的範例結構的第一閘極電極50為電浮動的，除非垂直通道電晶體的垂直通道被啟動，且作為一電容的第一節點。接地部件(例如源極區域12)的接地端作為該電容的第二節點。
該水平通道電晶體包括作為其源極區域的源極區域12、作為其汲極區域的汲極區域14、作為其半導體通道的金屬氧化物半導體通道層30的一水平延伸部分、作為其閘極電極的第一閘極電極50、以及作為其閘極介電層的第一閘極介電層40。該垂直通道電晶體包括作為其源極區域的第一閘極電極50、作為其汲極區域的汲極區域14、作為其半導體通道的金屬氧化物半導體通道層30相鄰於第二閘極介電層60的垂直介面之間的一表面部分、作為其閘極電極的第二閘極電極70、以及作為其閘極介電層的第二閘極介電層60。
在讀取操作中，可藉由將源極區域12接地、施加一讀取電壓(例如電源供應電壓Vdd)至汲極區域14、及測量在汲極區域14及源極區域12之間流動的電流，來決定(藉由測量第一閘極電極50中的電荷數量)第一閘極電極50的電狀態(electrical state)。在第一閘極電極50被充電的狀態中(亦即在程式化”1”的程式化操作後儲存電荷，亦即第一閘極電極50中具有電荷的狀態)，第一閘極電極50中的電荷會啟動金屬氧化物半導體通道層30內的水平半導體通道。金屬氧化物半導體通道層30內的水平半導體通道成為導體，且一讀取電流在汲極區域14及源極區域12之間流動。該非零讀取電流可由一感測放大器(sense amplifier)偵測，且該”1”狀態可由該感測放大器測得與決定。在讀取操作時，垂直閘極電極(亦即第二閘極電極70)可為電浮動的，或可接地。由於水平半導體通道為可用，故輔助重新充電電流可流經接近第二閘極電極70的金屬氧化物半導體通道層30的邊緣部分。因此，該讀取操作可重新充電該”1”狀態，並補償第一閘極電極50中儲存的電荷的任何漸進損耗。
參見第9B圖，圖示本揭露中的雙通道電晶體裝置，在電荷不儲存於第一閘極電極50的狀態下，亦即”0”狀態被編碼於第一閘極電極50時，進行讀取操作時的情形。在第一閘極電極50被放電的狀態中(亦即在程式化”0”的程式化操作後不儲存電荷，亦即第一閘極電極50中不具有電荷的狀態)，因第一閘極電極50中不具有電荷，故金屬氧化物半導體通道層30內的水平半導體通道並不啟動。金屬氧化物半導體通道層30內的水平半導體通道維持絕緣，且在汲極區域14及源極區域12之間並無讀取電流流動。該零讀取電流可由一感測放大器偵測，且該”0”狀態可由該感測放大器測得與決定。在讀取操作時，垂直閘極電極(亦即第二閘極電極70)可為電浮動的，或可接地。輔助重新充電電流(ancillary recharge current)不流經金屬氧化物半導體通道層30，因金屬氧化物半導體通道層30維持非導電性。因此，該讀取操作並不增加任何電荷至第一閘極電極50。
參見第10A圖，依據本揭露一實施例，圖示本揭露中的雙通道電晶體裝置，在寫入”1”的寫入(程式化)操作時的情形。藉由施加一非零程式化電壓(例如電源供應電壓Vdd)至汲極區域14，並施加一導通電壓(turn-on voltage)至第二閘極電極70，其中該導通電壓啟動金屬氧化物半導體通道層30的一表面部分中的表面半導體通道，第一閘極電極50可被程式化至充電狀態，亦即”1”狀態。該表面半導體通道可形成於接近第二閘極介電層60及金屬氧化物半導體通道層30之間的介面之處。充電電流流經該表面半導體通道至第一閘極電極50。在程式化操作時，源極區域12可為電浮動的，或可接地。
參見第10B圖，依據本揭露一實施例，圖示本揭露中的雙通道電晶體裝置，在寫入”0”的寫入(程式化)操作時的情形。藉由施加零電壓至汲極區域14，並施加一導通電壓至第二閘極電極70，其中該導通電壓啟動金屬氧化物半導體通道層30的一表面部分中的表面半導體通道，第一閘極電極50可被程式化至放電狀態，亦即”0”狀態。該表面半導體通道可形成於接近第二閘極介電層60及金屬氧化物半導體通道層30之間的介面之處。儲存於第一閘極電極50中的所有電荷可經由該表面半導體通道被汲取至接地的汲極區域14。在程式化操作時，源極區域12可為電浮動的，或可接地。
參見第11圖，依據本揭露一實施例，一流程圖顯示該雙通道電晶體裝置的製造操作。參見操作1110及第1A、1B、2A及2B圖，源極區域12及汲極區域14形成於基板10之上。參見操作1120及第3A及3B圖，金屬氧化物半導體通道層30形成於源極區域12及汲極區域14之上。參見操作1130及第3A及3B圖，第一閘極介電層40被沉積並圖案化於金屬氧化物半導體通道層30之上。參見操作1140及第4A及4B圖，第一閘極電極50形成於第一閘極介電層40之上。參見操作1150及第5A-7B圖，第二閘極介電層60可沉積於金屬氧化物半導體通道層30的側壁及第一閘極電極50的側壁。參見操作1160及第7A及7B圖，第二閘極電極70可沉積於第二閘極介電層60的側壁。
參見第12圖，依據本揭露一實施例，一流程圖顯示該雙通道電晶體裝置的操作操作。參見操作1210及第1A-8C圖，可提供本揭露中的記憶體裝置。一般而言，該記憶體裝置包括金屬氧化物半導體通道層30，延伸於源極區域12及汲極區域14之間、第一閘極電極50、第二閘極介電層60與第二閘極電極70。第一閘極電極50具有一第一部分，與金屬氧化物半導體通道層30之間以第一閘極介電層40隔開，且具有一第二部分，接觸金屬氧化物半導體通道層30的一部分。第二閘極介電層60，接觸金屬氧化物半導體通道層30的側壁，第二閘極電極70，接觸第二閘極介電層60。參見操作1220及第9A至9B圖，可藉由將源極區域12接地、施加一讀取電壓至汲極區域14、及測量在汲極區域14及源極區域12之間流動的電流，來測量及決定第一閘極電極50中的電荷數量。若讀取電流為非零，則第一閘極電極50中包括電荷，因此具有”1”狀態。若讀取電流為零，則第一閘極電極50中不包括電荷，因此具有”0”狀態。
程式化操作可選擇性地進行。參見可選操作1230及第10A圖，藉由施加一非零程式化電壓至汲極區域14，並施加一導通電壓至第二閘極電極70，其中該導通電壓啟動金屬氧化物半導體通道層30的一表面部分中的表面半導體通道，第一閘極電極50可被程式化至充電狀態(亦即”1”狀態)。該表面半導體通道形成於接近第二閘極介電層60及金屬氧化物半導體通道層30之間的介面之處。或者，在進行操作1230之後及／或之前，參見操作1240及第10B圖，藉由施加零電壓至汲極區域14，並施加一導通電壓至第二閘極電極70，其中該導通電壓啟動金屬氧化物半導體通道層30的一表面部分中的表面半導體通道，第一閘極電極50可被程式化至放電狀態(亦即”0”狀態)。第一閘極電極50中的所有電荷可經由該表面半導體通道被汲出。
本揭露中的各實施例可用於製造及操作雙通道記憶體裝置，或「垂直通道」記憶體裝置，其中一第一閘極電極可作為僅在導通電壓施加至第二閘極電極70時連接至汲極區域14的電浮動閘極電極，該第二閘極電極70為該雙通道記憶體裝置內的垂直通道電晶體的閘極電極。該雙通道記憶體裝置並不使用任何電荷穿隧，因此該記憶體裝置的可靠性相較於使用穿隧介電層而受電荷捕捉(charge trapping)效應影響的記憶體裝置有所提升。本揭露中的雙通道記憶體裝置可提供小的裝置足跡(device footprint)及高的裝置可靠度。
本揭露包括一種半導體裝置，包括源極區域及汲極區域，彼此橫向隔開，且位於基板之上；金屬氧化物半導體通道層，位於源極區域及汲極區域之上，並接觸源極區域及汲極區域；第一閘極介電層，位於金屬氧化物半導體通道層的一部分之上；第一閘極電極，位於第一閘極介電層之上，且接觸金屬氧化物半導體通道層的一部分；第二閘極介電層，接觸金屬氧化物半導體通道層的側壁；以及第二閘極電極，接觸第二閘極介電層的側壁，且與金屬氧化物半導體通道層之間以第二閘極介電層隔開。
在某些實施例中，第二閘極介電層接觸汲極區域的側壁。在某些實施例中，第二閘極介電層接觸第一閘極電極的側壁。在某些實施例中，金屬氧化物半導體通道層的側壁、汲極區域的側壁、以及第一閘極電極的側壁，彼此垂直重合。
在某些實施例中，金屬氧化物半導體通道層接觸第一閘極電極的部分，覆蓋汲極區域的一區域，且在沿垂直於源極區域及金屬氧化物半導體通道層之間的介面的方向的平面圖中，位於源極區域的全部區域之外。在某些實施例中，更包括絕緣基質層，接觸源極區域、汲極區域及金屬氧化物半導體通道層，且與第一閘極介電層垂直隔開。在某些實施例中，金屬氧化物半導體通道層接觸第一閘極電極的部分，在平面圖中位於第一閘極介電層的全部區域之外。
在某些實施例中，第一閘極介電層的第一側壁及第一閘極電極的第一側壁沿第一水平方向橫向延伸，且彼此垂直重合；且第一閘極電極的第二側壁沿第二水平方向橫向延伸，且與金屬氧化物半導體通道層的側壁垂直重合。
在某些實施例中，第一閘極電極不直接接觸任何導體材料。
在某些實施例中，更包括介電材料層，橫向圍繞第一閘極介電層及第一閘極電極；源極接觸穿孔結構，形成於介電材料層之內，接觸源極區域，且與第一閘極介電層橫向隔開；以及汲極接觸穿孔結構，形成於介電材料層之內，接觸汲極區域，且與第一閘極介電層橫向隔開。
本揭露包括一種形成半導體裝置的方法，包括在基板上形成源極區域及汲極區域；在源極區域及汲極區域上沉積金屬氧化物半導體通道層；在金屬氧化物半導體通道層上沉積並圖案化第一閘極介電層；在第一閘極介電層上沉積第一閘極電極；在金屬氧化物半導體通道層的側壁及第一閘極電極的側壁上沉積第二閘極介電層；以及在第二閘極介電層的側壁上沉積第二閘極電極。
在某些實施例中，沉積並圖案化第一閘極介電層包括暴露金屬氧化物半導體通道層的頂面的一部分；且第一閘極電極沉積於金屬氧化物半導體通道層的頂面上。
在某些實施例中，更包括在第一閘極介電層及第一閘極電極的周圍沉積介電材料層；以及形成穿透介電材料層的穿孔空腔，其中金屬氧化物半導體通道層的側壁及第一閘極電極的側壁因穿孔空腔而暴露。在某些實施例中，第二閘極介電層及第二閘極電極的形成，是經由在穿孔空腔中及介電材料層之上依序沉積閘極介電材料層及導體填充材料層、以及移除閘極介電材料層及導體填充材料層中覆蓋介電材料層水平頂面的部分，其中閘極介電材料層的剩餘部分包括第二閘極介電層，且導體填充材料層的剩餘部分包括第二閘極電極。在某些實施例中，在形成穿孔空腔後，汲極區域的側壁因穿孔空腔而暴露；且第二閘極介電層形成於汲極區域的側壁上。
在某些實施例中，更包括在基板上形成絕緣基質層；在絕緣基質層中形成凹陷區配對；以及以摻雜半導體材料或金屬材料填充凹陷區配對，其中填充凹陷區配對的材料部分包括源極區域及汲極區域。在某些實施例中，更包括自包括絕緣基質層頂面的水平面上方移除摻雜半導體材料或金屬材料的部分，其中源極區域及汲極區域的頂面與絕緣基質層的頂面共平面；且金屬氧化物半導體通道層具有處處統一的厚度。
本揭露包括一種操作記憶體裝置的方法，包括提供記憶體裝置，包括金屬氧化物半導體通道層，延伸於源極區域及汲極區域之間、第一閘極電極，具有第一部分，以第一閘極介電層與金屬氧化物半導體通道層隔開，並具有第二部分，接觸金屬氧化物半導體通道層的一部分、第二閘極介電層，接觸金屬氧化物半導體通道層的側壁、以及第二閘極電極，接觸第二閘極介電層；以及藉由將源極區域接地、施加讀取電壓至汲極區域、以及測量在汲極區域及源極區域之間流動的電流，來決定第一閘極電極的電狀態。
在某些實施例中，更包括藉由施加非零程式化電壓至汲極區域、以及施加導通電壓至第二閘極電極，啟動金屬氧化物半導體通道層的表面部分的表面半導體通道，來程式化第一閘極電極至充電狀態，其中表面半導體通道接近第二閘極介電層及金屬氧化物半導體通道層之間的介面。
在某些實施例中，更包括藉由施加零電壓至汲極區域、以及施加導通電壓至第二閘極電極，啟動金屬氧化物半導體通道層的表面部分的表面半導體通道，來程式化第一閘極電極至放電狀態，其中表面半導體通道接近第二閘極介電層及金屬氧化物半導體通道層之間的介面。
上文概述了數個實施例的特徵，使於本發明所屬領域具技術之人可更好地理解本揭露的各態樣。於本發明所屬領域具技術之人應注意到，其可輕易地使用本揭露作為設計或改良其他製程及結構的基礎，以實施與本文中所敘述的各實施例相同的目的，及／或達成與本文中所敘述的各實施例相同的優點。於本發明所屬領域具技術之人亦應認識到，該等等效結構並不脫離本揭露之精神及範圍，且其人可對本文所述內容進行多種改變、替換及改造，而不脫離本揭露之精神及範圍。
10:基板 11:源極凹陷區 13:汲極凹陷區 20:絕緣基質層 hd1:第一水平方向 hd2:第二水平方向 12:源極區域 14:汲極區域 30:金屬氧化物半導體通道層 40:第一閘極介電層 50:第一閘極電極 22:介電材料層 23:穿孔空腔 60:第二閘極介電層 70:第二閘極電極 80:接觸層級介電層 87:閘極接觸穿孔結構 82:源極接觸穿孔結構 84:汲極接觸穿孔結構 1110, 1120, 1130, 1140, 1150, 1160:操作 1210, 1220, 1230, 1240:操作
本揭露之各態樣，於閱讀下文詳述，並搭配附隨之圖式一同閱讀後，可達最佳之理解。應注意，依據本發明所屬產業的慣常作法，各特徵並未依比例繪製。事實上，為了討論的清晰明確起見，各特徵的大小可被任意放大或縮小。 第1A圖為一垂直剖面圖，依據本揭露一實施例，顯示在一絕緣基質層(insulating matrix layer)中形成源極凹陷區(source recess region)及汲極凹陷區(drain recess region)後的範例結構。 第1B圖為第1A圖的範例結構的俯視圖。垂直平面A-A’為第1A圖中的垂直剖面。 第2A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成源極凹陷區及汲極凹陷區後的範例結構。 第2B圖為第2A圖的範例結構的俯視圖。垂直平面A-A’為第2A圖中的垂直剖面。 第3A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成金屬氧化物半導體通道層及第一閘極介電層(gate dielectric)後的範例結構。 第3B圖為第3A圖的範例結構的俯視圖。垂直平面A-A’為第3A圖中的垂直剖面。 第4A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成第一閘極電極後的範例結構。 第4B圖為第4A圖的範例結構的俯視圖。垂直平面A-A’為第4A圖中的垂直剖面。 第5A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成介電材料層後的範例結構。 第5B圖為第5A圖的範例結構的俯視圖。垂直平面A-A’為第5A圖中的垂直剖面。 第6A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成穿孔空腔(via cavities)後的範例結構。 第6B圖為第6A圖的範例結構的俯視圖。垂直平面A-A’為第6A圖中的垂直剖面。 第7A圖為一垂直剖面圖，依據本揭露一實施例，顯示於每一穿孔空腔中形成第二閘極介電層及第二閘極電極後的範例結構。 第7B圖為第7A圖的範例結構的俯視圖。垂直平面A-A’為第7A圖中的垂直剖面。 第8A圖為一垂直剖面圖，依據本揭露一實施例，顯示形成接觸層級介電層(contact-level dielectric layer)及接觸穿孔(contact via)結構後的範例結構。 第8B圖為第8A圖的範例結構的俯視圖。垂直平面A-A’為第8A圖中的垂直剖面。 第8C圖為一垂直剖面圖，顯示第8B圖中沿垂直平面C-C’的範例結構。 第9A圖為一示意圖，依據本揭露一實施例，顯示本揭露中的雙通道電晶體裝置，在電荷儲存於第一閘極電極的實施例中，於進行讀取操作時的配置。 第9B圖為一示意圖，依據本揭露一實施例，顯示本揭露中的雙通道電晶體裝置，在電荷不儲存於第一閘極電極的實施例中，於進行讀取操作時的配置。 第10A圖為一示意圖，依據本揭露一實施例，顯示本揭露中的雙通道電晶體裝置，於進行寫入”1”的寫入操作時的配置。 第10B圖為一示意圖，依據本揭露一實施例，顯示本揭露中的雙通道電晶體裝置，於進行寫入”0”的寫入操作時的配置。 第11圖為一流程圖，依據本揭露一實施例，顯示製造雙通道電晶體裝置的操作。 第12圖為一流程圖，依據本揭露一實施例，顯示操作雙通道電晶體裝置的操作。
10:基板
12:源極區域
14:汲極區域
20:絕緣基質層
22:介電材料層
30:金屬氧化物半導體通道層
40:第一閘極介電層
50:第一閘極電極
60:第二閘極介電層
70:第二閘極電極
80:接觸層級介電層
87:閘極接觸穿孔結構

Claims (1)

  1. 一種半導體裝置，包括： 一源極區域及一汲極區域，彼此橫向隔開，且位於一基板之上； 一金屬氧化物半導體通道層，位於該源極區域及該汲極區域之上，並接觸該源極區域及該汲極區域； 一第一閘極介電層，位於該金屬氧化物半導體通道層的一部分之上； 一第一閘極電極，位於該第一閘極介電層之上，且接觸該金屬氧化物半導體通道層的一部分； 一第二閘極介電層，接觸該金屬氧化物半導體通道層的一側壁；以及 一第二閘極電極，接觸該第二閘極介電層的一側壁，且與該金屬氧化物半導體通道層之間以該第二閘極介電層隔開。
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