TW202132636A - 生長iii-v化合物半導體於絕緣體上矽之上的方法 - Google Patents

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Abstract

本發明係關於一種生長III-V化合物半導體於絕緣體上矽之上的方法。自埋入式氧化物層與圖案化遮罩層之間的{111}定向之Si晶種表面開始，藉由金屬有機化學氣相沈積在橫向溝槽內生長該III-V化合物半導體，使得在該埋入式氧化物層上形成之該III-V化合物半導體之非缺陷部分基本上沒有結晶缺陷並且具有較高結晶品質。

Description

生長III-V化合物半導體於絕緣體上矽之上的方法
本發明係關於一種用於生長III-V化合物半導體於絕緣體上矽之上的方法以及包含利用該方法生長之III-V化合物半導體的半導體結構。
將III-V合金積體至基於Si之光電子平台上可以在功能、密度、速度及功耗方面使當前的積體電路大大受益，並且仍然享有Si代工(Si foundry)提供的經濟性及規模。與使用晶圓/晶粒結著之混合積體相比，在Si上使用磊晶III-V合金之單片積體與當前的大批量及低成本製造製程更加兼容。
多年以來，已經開發出幾種方案來直接在工業標準(001)定向的Si晶圓上生長III-V材料。關鍵係如何工程化由於晶格、熱及極性失配而導致的結晶缺陷之產生及傳播，使得光電子裝置所在之區域沒有結晶不完美性。配備位錯過濾器及熱循環退火，Si上之毯覆式磊晶III-V薄膜表現出有前景的結果，其中Si上之GaAs的位錯密度約為106 cm-2 ，而Si上之InP的位錯密度約為108 cm-2 。然而，幾微米厚的緩衝層會阻止晶圓頂部之III-V裝置與在底部Si基板上處理之基於Si的裝置互連。此外，為了實現更長的光電子裝置/系統之壽命，亦需要更低的位錯密度。
III-V材料在圖案化Si基板上之選擇性區域生長限制了在III-V/Si界面處生成的結晶缺陷，且因此呈現出無緩衝且無位錯的III-V奈米結構。長寬比捕獲(ART)技術尤其已經在由氧化物間隔物限制之奈米級溝槽內產生了各種高品質的III-V奈米脊。模板輔助的選擇性磊晶亦使用直接在預圖案化氧化物模板內部生長之III-V奈米線及微型磁盤進行了一些現有的演示。然而，此等生長技術通常在塊體Si晶圓上產生奈米級III-V合金。實際應用，尤其在Si光子學中，需要直接在(001)定向的SOI平台上生長之具有更大體積及種類之III-V材料。
因此，需要一種消除或至少減少上述缺點及問題的用於在SOI平台上生長III-V材料之改進方法。
本文提供一種用於在埋入式氧化物層上形成III-V化合物半導體之區域的方法，其包含：提供層狀基板，該層狀基板包含矽(Si)裝置層、該埋入式氧化物層及圖案化遮罩層，該Si裝置層夾在該埋入式氧化物層與該圖案化遮罩層之間，該圖案化遮罩層包含一或多個豎直溝槽，該一或多個豎直溝槽形成在該圖案化遮罩層中並位於該Si裝置層上，使得在該Si裝置層上形成一或多個暴露的Si表面；自每個暴露的Si表面開始，橫向蝕刻該Si裝置層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個橫向溝槽；藉由各向異性濕式蝕刻對每個橫向溝槽之每個橫向Si表面進行蝕刻，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個{111}定向的Si晶種表面；以及自每個{111}定向的Si晶種表面開始，藉由金屬有機化學氣相沈積在其各別的橫向溝槽內橫向生長III-V化合物半導體之磊晶層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個磊晶層，使得每個磊晶層具有非缺陷部分及缺陷部分，該缺陷部分夾在該{111}定向的Si晶種表面與非缺陷部分之間，該非缺陷部分在該埋入式氧化物層上形成該III-V化合物半導體之區域。
在某些實施例中，缺陷部分之寬度在1.3d與1.5d之間，d係Si裝置層之厚度。
在某些實施例中，III-V化合物半導體係磷化銦(InP)、砷化鎵(GaAs)、銻化鎵(GaSb)、砷化銦(InAs)、其三元合金或其四元合金。
在某些實施例中，Si裝置層係(001)定向的、(111)定向的或(110)定向的，並且厚度在1 nm與1000 nm之間。
在某些實施例中，埋入式氧化物層包含SiO2 層，並且厚度在1 nm與2000 nm之間。
在某些實施例中，圖案化遮罩層包含SiO2 、SiN或Al2 O3 ；並且每個豎直溝槽之寬度在1 nm與100 µm之間。
在某些實施例中，圖案化遮罩層係厚度在1 nm與1000 nm之間的圖案化頂部氧化物層。
在某些實施例中，各向異性濕式蝕刻包含氫氧化鉀(KOH)或氫氧化四甲基銨(TMAH)。
在某些實施例中，生長一或多個磊晶層之步驟包含：自每個{111}定向的Si晶種表面開始，在第一生長溫度下在其各別的橫向溝槽內橫向生長III-V化合物半導體之成核層；以及自每個成核層開始，在第二生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之主層，使得每個磊晶層包含該成核層及該主層，該成核層夾在該{111}定向的Si晶種表面與該主層之間。
在某些實施例中，第一生長溫度在350℃與450℃之間；並且第二生長溫度在450℃與750℃之間。
在某些實施例中，該方法進一步包含：在生長一或多個磊晶層之步驟之後，移除圖案化遮罩層；以及移除每個磊晶層之缺陷部分。
在某些實施例中，該層狀基板藉由以下步驟製備：提供絕緣體上矽(SOI)基板，其包含該Si裝置層、該埋入式氧化物層及Si處理層，該埋入式氧化物層夾在該Si裝置層與該Si處理層之間；氧化該Si裝置層之頂表面，藉此在該Si裝置層上形成遮罩層；以及圖案化並蝕刻該遮罩層，藉此形成該圖案化遮罩層。
本文提供一種用於在埋入式氧化物層上生長III-V化合物半導體之區域的方法，其包含：提供層狀基板，該層狀基板包含Si裝置層、該埋入式氧化物層及圖案化遮罩層，該Si裝置層夾在該埋入式氧化物層與該圖案化遮罩層之間，該圖案化遮罩層包含一或多個豎直溝槽，該一或多個豎直溝槽形成在該圖案化遮罩層中並位於該Si裝置層上，使得在該Si裝置層上形成一或多個暴露的Si表面；自每個暴露的Si表面開始，橫向蝕刻該Si裝置層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個橫向溝槽；藉由各向異性濕式蝕刻對每個橫向溝槽之每個橫向Si表面進行蝕刻，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個{111}定向的Si晶種表面；藉由第一金屬有機化學氣相沈積在每個橫向Si表面上橫向生長潤濕層；以及自每個潤濕層開始，藉由第二金屬有機化學氣相沈積在其各別的橫向溝槽內橫向生長該III-V化合物半導體之磊晶層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個磊晶層，使得每個磊晶層具有非缺陷部分及缺陷部分，該缺陷部分夾在該{111}定向的Si表面與非缺陷部分之間，該非缺陷部分在該埋入式氧化物層上形成該III-V化合物半導體之區域。
在某些實施例中，潤濕層包含GaAs、磷化鎵(GaP)或InAs，並且寬度在1 nm與50 nm之間。
在某些實施例中，生長該一或多個磊晶層之步驟包含：自每個潤濕層開始，在第一生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之成核層；以及自每個成核層開始，在第二生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之主層，使得每個磊晶層包含該成核層及該主層，該成核層夾在該潤濕層與該主層之間。
在某些實施例中，該方法進一步包含：在生長一或多個磊晶層之步驟之後，移除圖案化遮罩層；以及移除該一或多個潤濕層及每個磊晶層之該缺陷部分。
本文提供一種半導體裝置，其包含：埋入式氧化物層；及半導體結構，該半導體結構包含該埋入式氧化物層上之III-V化合物半導體之區域，該III-V化合物半導體之區域利用上文所述之方法形成。
在某些實施例中，半導體結構係層、脊、膜、光發射體、量子線、量子阱或量子點。
本文提供一種光電子裝置，其包含：埋入式氧化物層；位於該埋入式氧化物層上之一或多個矽波導；以及位於該埋入式氧化物層上之一或多個III-V光發射體；其中每個III-V光發射體包含該埋入式氧化物層上之III-V化合物半導體之區域，該III-V化合物半導體之區域係利用上文所述之方法製備的；並且其中每個III-V光發射體與其各別的矽波導共平面且耦合。
提供此概述，從而以簡化形式引入下文在實施方式中進一步描述之一系列概念。此概述並不欲識別所主張之主題之關鍵特徵或基本特徵，亦不欲在判定所主張之主題之範疇中用作輔助。如下文之實施例所示，揭示本發明之其他態樣。
發明人或共同發明人之在先披露
本發明之一部分已在2019年5月17日發表在Applied Physics Letters (DOI: 10.1063/1.5095457)上之一篇論文中披露。該論文係在本申請案之有效申請日前一年內披露的優惠期發明人披露內容。
如本文所用，術語「缺陷部分」係指含有結晶缺陷之區域。結晶缺陷可以包括穿透位錯或平面缺陷。隨著III-V化合物半導體遠離III-V/Si界面生長，缺陷部分中之缺陷密度逐漸降低。然而，應當理解，本發明之實施例不必限於此，並且實施例之某些態樣可以適用於更大及更小的規模。
如本文所用，術語「非缺陷部分」係指沒有或基本上沒有穿透位錯之區域，或含有非常有限的量(例如，低於106 cm-2 )之結晶缺陷之區域。然而，應當理解，本發明之實施例不必限於此，並且實施例之某些態樣可以適用於更大及更小的規模。
熟習此項技術者將顯而易知，可在不背離本發明之範疇及精神之情況下進行修改，包括添加及/或替代。可忽略具體細節以免混淆本發明；然而，書寫本揭示內容以使熟習此項技術者能在不過度實驗之情況下實踐本文中之教示。
本發明描述在預圖案化SOI晶圓上之共平面的無緩衝且無位錯的III-V半導體之選擇性橫向生長。可以在當前的基於Si之代工廠中容易地製造橫向定向的溝槽，並且可以在MOCVD反應器中進行磊晶。{111}定向的Si晶種可防止形成反相邊界，此在(001)Si上生長的習知III-V薄膜中很常見。橫向溝槽之缺陷頸縮效應有效地限制了傾斜的結晶缺陷，並在埋入式氧化物層正上方呈現無位錯的III-V晶體。本發明之通用性表現於在工業標準SOI晶圓上生長具有各種化學組成及尺寸之III-V合金的能力。此等III-V晶體亦可以用作虛擬基板，以生長更複雜的半導體結構(例如，多量子阱、量子點及摻雜的PN接面)。獨特的共平面組態有助於在通用SOI平台上將III-V裝置與基於Si之光電子裝置直接積體。
圖1描繪根據某些實施例的在(001)定向的絕緣體上矽上之III-V奈米/微米結構的缺陷捕獲及生長機制。以{111}定向的Si晶種表面102位於橫向溝槽101之兩側並且夾在圖案化遮罩層103與埋入式氧化物層104之間的方式來工程化奈米級橫向溝槽101。由於圖案化遮罩層103及埋入式氧化物層104均係非晶的，故其可以用作生長遮罩。在暴露的{111}定向的Si晶種表面102處引發III-V/Si異質磊晶，此將不會導致形成反相邊界(APB)。在此實施例中，本發明生長的特徵在於沿著[110]方向之水平生長前沿。給定Si裝置層105之厚度為d ，則缺陷III-V層106之寬度為w =1.4d ，如圖1所示。利用本發明方法生長之III-V奈米脊107之尺寸依Si裝置層105之厚度而變化，Si裝置層105之厚度可以精確地控制低至幾奈米。圖案化遮罩層103及埋入式氧化物層104之氧化物側壁的原子尖銳表面阻止了任何不當的平面缺陷之形成。缺陷III-V層106位於無TD區108之一側，並且可以容易地被蝕刻掉，使得無TD之III-V層109與埋入式氧化物層104接觸並且靠近Si裝置層105。
在某些實施例中，無TD之III-V層與Si裝置層的共平面且緊密放置亦促進了III-V光發射體與基於Si之光子組件的積體。此外，磊晶III-V與埋入式氧化物之間的折射率對比帶來了很強的模式限制，並且可以使III-V光發射體具有超小的占位面積。此外，Si裝置層之可撓性底切及III-V層可能的聚結不僅可以在埋入式氧化物的頂部產生III-V奈米脊，而且可以產生微米級III-V層。出人意料地，可以藉由減小Si裝置層之厚度來顯著減小缺陷III-V層之尺寸。接著，可以經由橫向奈米脊之聚結以及沿[001]方向的後續豎直生長來形成III-V晶體。
圖2係描繪根據某些實施例用於在埋入式氧化物層上形成III-V化合物半導體之區域的方法之流程圖。
在步驟S21中，提供層狀基板，其包含Si裝置層、埋入式氧化物層及圖案化遮罩層。Si裝置層夾在埋入式氧化物層與圖案化遮罩層之間。圖案化遮罩層包含形成在圖案化遮罩層中並位於Si裝置層上之豎直溝槽，使得在Si裝置層上形成暴露的Si表面。
在步驟S22中，自暴露的Si表面開始，藉由濕式蝕刻或乾式蝕刻對Si裝置層進行橫向蝕刻，藉此在埋入式氧化物層與圖案化遮罩層之間形成橫向溝槽。
在步驟S23中，藉由各向異性濕式蝕刻來蝕刻每個橫向溝槽之橫向Si表面，藉此在埋入式氧化物層與圖案化遮罩層之間形成{111}定向的Si晶種表面。
在步驟S24中，自{111}定向的Si晶種表面開始，藉由金屬有機化學氣相沈積使用III-V化合物半導體之生長前驅體在每個橫向溝槽內橫向生長III-V化合物半導體之磊晶層，藉此在圖案化遮罩層與埋入式氧化物層之間形成磊晶層，使得每個磊晶層具有非缺陷部分及缺陷部分。缺陷部分夾在{111}定向的Si表面與非缺陷部分之間。非缺陷部分在埋入式氧化物層上形成III-V化合物半導體之區域，使得該III-V化合物半導體之區域基本上沒有結晶缺陷並且具有較高結晶品質。
圖3A-圖3C係描繪根據某些實施例在埋入式氧化物層上形成III-V區域之方法之示意圖。
如圖3A所示，提供層狀基板300，其包含Si裝置層310、埋入式氧化物層320及圖案化遮罩層330。Si裝置層310夾在埋入式氧化物層320與圖案化遮罩層330之間。圖案化遮罩層330包含形成在圖案化遮罩層330中並位於Si裝置層310上之豎直溝槽331，使得在Si裝置層310上形成暴露的Si表面311。
如圖3B所示，自暴露的Si表面311開始，藉由各向異性濕式蝕刻對Si裝置層310進行橫向蝕刻，藉此形成夾在埋入式氧化物層320與圖案化遮罩層330之間的橫向溝槽340並且在兩個橫向側面上具有{111}定向的Si晶種表面341。
如圖3C所示，自{111}定向的Si晶種表面341開始，藉由金屬有機化學氣相沈積在橫向溝槽340內橫向生長磊晶III-V層350，藉此在埋入式氧化物層320與圖案化遮罩層330之間形成磊晶III-V層350，使得每個磊晶III-V層350具有非缺陷部分351及缺陷部分352。缺陷部分352夾在{111}定向的Si晶種表面341與非缺陷部分351之間。非缺陷部分351在埋入式氧化物層320上形成III-V區域，使得III-V區域基本上沒有結晶缺陷並且具有較高結晶品質。
在某些實施例中，缺陷部分之寬度在1.3d與1.5d之間，其中d係Si裝置層之厚度。
在某些實施例中，III-V化合物半導體係InP、GaAs、GaSb、InAs、其三元合金或其四元合金。
在某些實施例中，Si裝置層係(001)定向的、(111)定向的或(110)定向的。在某些實施例中，Si裝置層之厚度在1 nm與1000 nm之間。
在某些實施例中，埋入式氧化物層包含SiO2 。在某些實施例中，埋入式氧化物層之厚度在1 nm與2000 nm之間。
在某些實施例中，圖案化遮罩層包含非晶材料。
在某些實施例中，圖案化遮罩層包含SiO2 、SiN或Al2 O3 。
在某些實施例中，圖案化遮罩層係圖案化頂部氧化物層。
在某些實施例中，圖案化頂部氧化物層包含SiO2 或Al2 O3 。在某些實施例中，圖案化頂部氧化物層之厚度在1 nm與1000 nm之間。
在某些實施例中，每個豎直溝槽之寬度在1 nm與100 μm之間。
在某些實施例中，各向異性濕式蝕刻包含氫氧化鉀(KOH)或氫氧化四甲基銨(TMAH)。
在某些實施例中，橫向蝕刻Si裝置層之步驟包含濕式蝕刻，該濕式蝕刻亦形成用於後續III-V異質磊晶之{111}定向的Si晶種表面。濕式蝕刻可以包括KOH或TMAH。
在某些實施例中，橫向蝕刻Si裝置層之步驟包含乾式蝕刻，該乾式蝕刻提供更快的蝕刻速率以及在Si與SiO2 之間的更高選擇性。乾式蝕刻可以係反應性離子蝕刻或感應耦合電漿蝕刻。
在某些實施例中，MOCVD包含在1與1000之間的V/III比、在20毫巴與1000毫巴之間的反應器壓力以及在350℃與750℃之間的生長溫度。
在某些實施例中，生長磊晶層之步驟包含：自每個{111}定向的Si晶種表面開始，在第一生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之成核層；以及自每個成核層開始，在第二生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之主層，使得每個磊晶層包含該成核層及該主層，該成核層夾在該{111}定向的Si晶種表面與該主層之間。
在某些實施例中，第一生長溫度在350℃與450℃之間；並且第二生長溫度在450℃與750℃之間。
在某些實施例中，該方法進一步包含：在生長磊晶層之步驟之後，移除圖案化遮罩層；以及移除每個磊晶層之缺陷部分。可以藉由濕式蝕刻或乾式蝕刻來移除缺陷部分。
在某些實施例中，層狀基板藉由以下步驟製備：提供絕緣體上矽(SOI)基板，其包含Si裝置層、埋入式氧化物層及Si處理層，該埋入式氧化物層夾在該Si裝置層與該Si處理層之間；氧化該Si裝置層之表面，藉此在該Si裝置層上形成頂部氧化物層；以及圖案化並蝕刻該頂部氧化物層，藉此形成該圖案化頂部氧化物層。
在某些實施例中，該方法進一步包含：藉由第一金屬有機化學氣相沈積在每個橫向Si表面上橫向生長潤濕層；以及自每個潤濕層開始，藉由第二金屬有機化學氣相沈積在其各別的橫向溝槽內橫向生長該III-V化合物半導體之磊晶層。
在某些實施例中，潤濕層包含GaAs、GaP或InAs。在某些實施例中，潤濕層之寬度在1與50 nm之間。
在某些實施例中，該方法進一步包含：在生長磊晶層之步驟之後，移除圖案化遮罩層；以及移除潤濕層及每個磊晶層之缺陷部分。可以藉由濕式蝕刻或乾式蝕刻來移除潤濕層及缺陷部分。
圖4A-圖4F示出根據某些實施例之圖案化(001)SOI晶圓之製造製程之示意圖。圖4A示出具有Si裝置層401、SiO2 層402及Si處理層403之SOI晶圓400。SiO2 層402夾在Si裝置層401與Si處理層403之間。在藉由熱氧化或化學氣相沈積來沈積頂部氧化物層404(例如，非晶SiO2 層)之後(參見圖4B)，沿[110]方向的豎直溝槽405被圖案化在SOI晶圓400的頂部(參見圖4C)。暴露的Si表面406具有[001]定向。之後，執行選擇性乾式蝕刻製程以對Si裝置層401進行底切，從而在橫向方向上形成橫向溝槽407(參見圖4D)。最後，進行選擇性濕式蝕刻以誘生{111}定向的Si表面408(參見圖4E)。
或者，在形成豎直溝槽405(參見圖4C)之後，執行濕式蝕刻製程以對Si裝置層401進行底切，從而在橫向方向上形成橫向溝槽407以及誘生{111}定向的Si表面409，如圖4F所示。視所選擇的濕式蝕刻溶液而定，可以形成具有不同組態之{111}刻面，如圖4E及圖4F所示。
圖5A示出根據某些實施例藉由MOCVD在所形成的橫向溝槽501內之III-V半導體500的選擇性橫向生長。具有雙原子步長之{111}定向的Si晶種表面502抑制了反相邊界之形成。此磊晶III-V的特徵在於沿著[110]方向的橫向生長方向。由於晶格失配而產生的缺陷(諸如平面無序及穿透位錯(TD))直接捕獲在III/Si界面處或傳播至磊晶層並終止於氧化物層。結果，共平面無位錯的III-V晶體503直接積體至圖案化SOI晶圓上。本發明橫向生長允許經由習知的自上而下的處理來移除缺陷III-V緩衝物504，如圖5B所示。
本發明適用於具有各種化學組成，例如GaAs、InP、InAs或GaSb之III-V合金。
視目標應用而定，在某些實施例中，本發明允許生長具有不同尺寸之III-V材料。圖6A描繪SOI晶圓上之III-V奈米晶體601之磊晶，其中需要Si裝置層602之小底切。圖6B描繪SOI晶圓上之微米級III-V薄膜603之磊晶，其中必須對Si裝置層602進行足夠深的底切直至幾微米。
電子學中之應用需要厚度低至幾十奈米的III-V薄膜，而光子學中之應用則需要厚度高達數百奈米之III-V薄膜。視Si裝置層之厚度而定，本發明可以製造具有幾奈米至幾百奈米之不同厚度的III-V薄膜。圖7A呈現用於奈米電子學中之應用的薄III-V薄膜701(例如1 nm至200 nm)之示意圖。圖7B呈現用於奈米光子學中之應用的較厚III-V薄膜702(例如，大於200 nm)之示意圖。磊晶III-V合金之厚度依Si裝置層之初始厚度而變化。
橫向生長的III-V晶體亦可以用作虛擬基板，以便後續生長具有設計者選擇之結構的更複雜組態。在某些實施例中，圖8A呈現III-V緩衝層802內部之量子阱801之橫向生長，而圖8B呈現在暴露的(001)定向的III-V表面804上之量子點803之豎直生長。
在某些實施例中，III-V在SOI晶圓上之直接生長為本發明提供了前所未有的優勢，亦即埋入式氧化物層808上Si-光子晶片805之III-V光源806與Si波導807之間的直接耦合，如圖8C示意性所示。
因此，可以利用上文所述之方法製備不同的半導體裝置及半導體結構。
本發明提供一種半導體裝置，其包含：埋入式氧化物層；及半導體結構，該半導體結構包含該埋入式氧化物層上之III-V化合物半導體之區域，該III-V化合物半導體之區域利用上文所述之方法形成。該半導體裝置可以係電子裝置或光電子裝置。
在某些實施例中，半導體結構係層、脊、膜、光發射體、量子線、量子阱或量子點。
在某些實施例中，本發明提供一種光電子裝置，其包含：埋入式氧化物層；位於該埋入式氧化物層上之一或多個矽波導；以及位於該埋入式氧化物層上之一或多個III-V光發射體。每個III-V光發射體包含該埋入式氧化物層上之III-V化合物半導體之區域。該III-V化合物半導體之區域係利用上文所述之方法製備的。每個III-V光發射體與其各別的矽波導共平面且耦合。
實例 1
使用本發明方法生長III-V奈米脊始於製備奈米圖案化SOI晶圓。如圖9所示，(001)定向的SOI晶圓900之特徵在於Si裝置層901厚度為1.5±0.08 μm，埋入式氧化物層902厚度為2.0±0.08 μm以及Si處理層(此圖中未示出)厚度為725±15 µm。使用循環氧化/蝕刻製程將Si裝置層901減薄至600 nm，接著使用熱氧化生長500 nm厚的SiO2 層903。剩餘的Si裝置層因此具有約350 nm之厚度。接著，使用光微影以及之後的乾式蝕刻製程，在SOI晶圓900上沿著
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方向對具有450 nm之寬度及2.8 μm之間距的奈米級豎直溝槽904進行圖案化(參見圖9)。接下來，使用基於KOH之各向異性濕式蝕刻(在90℃下30%)將奈米級豎直溝槽904蝕刻至{111}定向的V型槽905。長時間的蝕刻導致Si裝置層之橫向底切，且因此在SOI晶圓900上形成了對稱的橫向溝槽906。
在生長之前，將圖案化SOI浸入稀HF溶液中以移除天然氧化物，接著浸入KOH溶液(在70℃下45%)中，以獲得新製的{111}定向的Si晶種表面。之後，立即將樣品裝入MOCVD系統(AIXTRON 200/4)中，並在H2 環境中在800℃下進行熱清潔製程。選擇三乙基鎵(TEGa)、第三丁基砷(TBA)、三甲基銦(TMIn)及第三丁基膦(TBP)作為生長前驅體。首先在400℃下以22之V/III比沈積10 nm厚的低溫(LT)GaAs潤濕層，接著在430℃下以211之V/III比生長LT-InP成核層。之後，反應器溫度緩升至更高的溫度(自630℃至670℃)，以便以187之V/III比生長高溫(HT) InP主層。
圖10A-圖10C呈現在不同磊晶條件下生長的橫向InP-磊晶層之掃描電子顯微鏡(SEM)影像。請注意，樣品係在SEM平台上有意傾斜的，以便更好地查看橫向磊晶形態。在沒有LT-InP成核層之情況下，在670℃下生長之HT-InP形成大的島狀物，並呈現出生長前沿之良好刻面化，但對Si表面之覆蓋不完全，如圖10A所示。相鄰InP島狀物之間的距離較大係由於HT-InP與LT-GaAs潤濕層之間的親和力較差，以及高溫下銦吸附原子之擴散長度較大。為了在Si表面上完全覆蓋HT-InP，在LT-GaAs潤濕層與HT-InP主層之間引入薄LT-InP成核層。如圖10B中之SEM影像所示，生長不連續性(相鄰的InP島狀物之間的距離)減小，並且某些InP島狀物聚結成連續的奈米脊。但是，由於在HT-InP生長階段期間InP島狀物之聚結不完美，在InP-磊晶層之表面上仍然存在一些凹痕(參見圖10B中之箭頭)。為了促進HT-InP島狀物之聚結，將HT-InP之生長溫度自670℃降低至650℃，接著降低至630℃。最終，表面凹痕之密度及深度顯著降低，如圖10C中之SEM影像所證明。應指出，HT-InP層在較低溫度(諸如600℃及550℃)下之磊晶會使InP-磊晶層之表面形態有密集而淺的表面凹痕存在的危險。
圖11A示出使用本發明方法生長之一個InP-磊晶「翼」之傾斜SEM影像，而圖11B示出兩個對稱的InP-磊晶「翼」之截面SEM影像。夾在頂部氧化物層與埋入式氧化物層之間的Si基座具有兩個{111}定向的表面。自{111}Si刻面提供之成核部位開始，InP晶體沿[110]方向橫向演化為具有兩個{111}刻面之翼形結構。兩個{111}刻面之間的角度為約110°，此指示閃鋅礦晶體結構。在隨後的透射電子顯微鏡(TEM)及室溫光致發光(PL)量測中，進一步證實了閃鋅礦InP之形成。頂部
Figure 02_image003
刻面比底部
Figure 02_image005
刻面稍大。此不對稱性歸因於頂部氧化物層與埋入式氧化物層之間的傾斜角之差異(參見圖11A)。為了研究本發明方法之缺陷產生及捕獲機制，使用聚焦離子束(FEI Helios G4)製備TEM薄片，且隨後使用JEOL2010F場發射顯微鏡檢查樣本。如圖12A中之TEM照片所證明，大多數缺陷限制在III-V/Si界面處，並且遠離該界面之InP層沒有缺陷(參見圖12B)。III-V Si界面之特寫顯示出沿
Figure 02_image007
Si表面形成了高密度的平面缺陷，而沿
Figure 02_image009
方向則形成了少許平面缺陷(參見圖12C)。在彼處形成平面缺陷以適應由III-V與Si之間的晶格失配引起的應變。雖然沿著
Figure 02_image011
之平面缺陷可以被直接限制在III-V/Si界面，但是沿著
Figure 02_image013
方向之彼等將滲透至InP主層中並終止於頂部氧化層。
橫向InP-磊晶層之光學性質使用micro-PL量測研究。利用連續波514 nm雷射遞送激發，且藉由熱電冷卻的InGaAs偵測器收集光子發射。激發雷射聚焦成一個尺寸為40 µm×4 µm之矩形斑點，並在量測期間沿橫向InP-磊晶方向對準。圖13呈現在不同溫度下生長之橫向InP-磊晶層之室溫發射光譜。發射峰位於925 nm附近，證明了橫向InP-磊晶層之閃鋅礦結構。隨著生長溫度自630℃升高至670℃，儘管表面凹痕數目增加，但峰強度逐漸增加，且光譜線寬自57 nm逐漸變窄至46 nm。改進的光學性質可能源於在更高溫度下更大的材料體積及更好的結晶品質。亦注意到，隨著生長溫度升高，發射峰會出現輕微的藍移，此可能係由於意外摻雜濃度及堆垛層錯密度之變化引起的。注意，在類似的激發下，平面InP(半絕緣InP晶圓)之PL線寬為約20 nm。此磊晶InP之相對較寬的線寬歸因於在III-V/Si界面處產生的結晶缺陷，其破壞了晶面之完美堆垛並因此加寬了發射光譜。PL光譜之強發射強度及窄線寬表明利用本發明方法生長之橫向InP-磊晶層之優異結晶品質。
實例 2
此實例揭示在橫向溝槽內生長GaSb。如實例1所示，提供SOI基板並形成橫向溝槽。之後，自橫向溝槽之{111}Si晶種刻面提供之成核部位開始，在400℃下以22之V/III比使用TEGa及TBA生長GaAs潤濕層。之後，反應器溫度緩升至520℃，以便以2之V/III比使用TEGa及三甲基銻(TMSb)生長高溫GaSb層。
圖14A係在SOI上生長之奈米級GaSb晶體之傾斜SEM影像。移除頂部氧化物層以獲得更好的形態學視圖。如圖14A所示，GaSb層具有均勻的形態及{111}定向的生長前沿。
圖14B係在SOI上生長之奈米級GaSb晶體之截面TEM影像。如圖14B所示，由晶格失配產生之缺陷主要係堆垛層錯，並且限制在GaSb/Si界面處。
因此，可以看出，已經揭示一種用於生長III-V化合物半導體於絕緣體上矽之上的改進方法，該方法消除或至少減少了與先前技術製程相關之缺點及問題。該方法提供SOI晶圓上無位錯III-V奈米/微米層之直接橫向磊晶。藉由使Si成核部位定位於頂部氧化物層與埋入式氧化物層之間，本發明方法使得能夠在埋入式氧化物層的正上方選擇性地橫向生長無位錯III-V晶體。經由相鄰的橫向InP-磊晶層之聚結，可以達成SOI上奈米級及微米級III-V晶體之生長。可以工程化生長參數以操縱橫向溝槽內部/外部之III-V合金之刻面化及演變。此方法可以應用於具有其他結構及組成之III-V材料之磊晶，並為當前的Si光子學晶片帶來其他功能。
儘管已根據某些實施例而描述本發明，但對於一般技術者顯而易見之其他實施例亦處於本發明之範疇內。因此，本發明之範疇意欲僅由隨附申請專利範圍界定。
101:橫向溝槽 102:{111}定向的Si晶種表面 103:圖案化遮罩層 104:埋入式氧化物層 105:Si裝置層 106:缺陷III-V層 107:III-V奈米脊 108:無TD區 109:無TD之III-V層 300:層狀基板 310:Si裝置層 311:暴露的Si表面 320:埋入式氧化物層 330:圖案化遮罩層 331:豎直溝槽 340:橫向溝槽 341:{111}定向的Si晶種表面 350:磊晶III-V層 351:非缺陷部分 352:缺陷部分 400:SOI晶圓 401:Si裝置層 402:SiO2 層 403:Si處理層 404:頂部氧化物層 405:豎直溝槽 406:暴露的Si表面 407:橫向溝槽 408:{111}定向的Si表面 409:{111}定向的Si表面 500:III-V半導體 501:橫向溝槽 502:Si晶種表面 503:共平面無位錯的III-V晶體 504:缺陷III-V緩衝物 601:III-V奈米晶體 602:Si裝置層 603:微米級III-V薄膜 701:薄III-V薄膜 702:較厚III-V薄膜 801:量子阱 802:III-V緩衝層 803:量子點 804:(001)定向的III-V表面804 805:Si-光子晶片 806:III-V光源 807:Si波導 808:埋入式氧化物層 900:(001)定向的SOI晶圓 901:Si裝置層 902:埋入式氧化物層 903:SiO2 層 904:奈米級豎直溝槽 905:{111}定向的V型槽 906:橫向溝槽 d:厚度 S21:步驟 S22:步驟 S23:步驟 S24:步驟 w:寬度
附圖中，相似的元件符號係指相同或功能相似之元件，附圖含有某些實施例之圖式，以進一步示出及闡明本發明之以上及其他態樣、優點及特徵。應瞭解，此等圖式描繪本發明之實施例且並不意欲限制其範疇。將經由使用附圖以額外特定性及細節描述且解釋本發明，在附圖中：
圖1係示出根據某些實施例之埋入式氧化物層上之III-V化合物半導體之缺陷捕獲及生長機制的示意圖；
圖2係描繪根據某些實施例用於在埋入式氧化物層上形成III-V化合物半導體之區域的方法之流程圖；
圖3A係描繪根據某些實施例之層狀基板之示意圖；
圖3B係描繪根據某些實施例形成橫向溝槽之示意圖；
圖3C係描繪根據某些實施例生長III-V化合物半導體之磊晶層之示意圖；
圖4A係描繪根據某些實施例之SOI晶圓之示意圖；
圖4B係描繪根據某些實施例形成頂部氧化物層之示意圖；
圖4C係描繪根據某些實施例在頂部氧化物層中形成豎直溝槽之示意圖；
圖4D係描繪根據某些實施例藉由乾式蝕刻形成橫向溝槽之示意圖；
圖4E係描繪根據某些實施例藉由濕式蝕刻形成{111}定向的Si表面之示意圖；
圖4F係描繪根據某些實施例藉由濕式蝕刻形成橫向溝槽及{111}定向的Si表面之示意圖；
圖5A係描繪根據某些實施例藉由MOCVD在所產生的橫向溝槽內選擇性橫向生長III-V半導體之示意圖；
圖5B係描繪根據某些實施例移除缺陷III-V緩衝物之示意圖；
圖6A係描繪根據某些實施例的Si裝置層有小底切之SOI晶圓上的III-V奈米晶體之磊晶之示意圖；
圖6B係描繪根據某些實施例的Si裝置層有足夠深的底切之SOI晶圓上的微米級III-V薄膜之磊晶之示意圖；
圖7A係描繪根據某些實施例之薄III-V薄膜之示意圖；
圖7B係描繪根據某些實施例之厚III-V薄膜之示意圖；
圖8A係描繪根據某些實施例之III-V緩衝層內部的量子阱之橫向生長之示意圖；
圖8B係描繪根據某些實施例之暴露的(001)定向的III-V表面上的量子點之豎直生長之示意圖；
圖8C係描繪根據某些實施例之Si光子晶片的III-V光源與Si波導之間的直接耦合之示意圖；
圖9係描繪根據某些實施例之用於生長III-V奈米脊之奈米圖案化SOI晶圓的製備之示意圖；
圖10A係在沒有LT-InP成核層之情況下生長的InP之傾斜視角SEM影像；
圖10B係在670℃下生長的InP之傾斜視角SEM影像；
圖10C係在630℃下生長的InP之傾斜視角SEM影像；
圖11A係夾在頂部氧化物層與埋入式氧化物層之間的一個InP之傾斜視角SEM影像；
圖11B係兩個對稱的InP之截面SEM影像；
圖12A係InP之截面TEM影像；
圖12B係無TD之InP區域之放大TEM影像；
圖12C係III-V/Si界面之特寫TEM影像；
圖12D係在SOI上生長之微米級InP晶體之截面TEM影像；
圖13係分別在670℃、650℃及630℃下生長的InP之室溫PL光譜；
圖14A係在SOI上生長的奈米級銻化鎵(GaSb)晶體之傾斜視角SEM影像；以及
圖14B係在SOI上生長的奈米級GaSb晶體之截面TEM影像；
熟習此項技術者應瞭解，諸圖中之元件為了簡單且清晰起見而說明且未必按比例描繪。
101:橫向溝槽
102:{111}定向的Si晶種表面
103:圖案化遮罩層
104:埋入式氧化物層
105:Si裝置層
106:缺陷III-V層
107:III-V奈米脊
108:無TD區
109:無TD之III-V層
d:厚度
w:寬度

Claims (20)

  1. 一種用於在埋入式氧化物層上形成III-V化合物半導體之區域的方法，其包含： 提供層狀基板，該層狀基板包含矽(Si)裝置層、該埋入式氧化物層及圖案化遮罩層，該Si裝置層夾在該埋入式氧化物層與該圖案化遮罩層之間，該圖案化遮罩層包含一或多個豎直溝槽，該一或多個豎直溝槽形成在該圖案化遮罩層中並位於該Si裝置層上，使得在該Si裝置層上形成一或多個暴露的Si表面； 自每個暴露的Si表面開始，橫向蝕刻該Si裝置層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個橫向溝槽； 藉由各向異性濕式蝕刻對每個橫向溝槽之每個橫向Si表面進行蝕刻，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個{111}定向的Si晶種表面；以及 自每個{111}定向的Si晶種表面開始，藉由金屬有機化學氣相沈積在其各別的橫向溝槽內橫向生長該III-V化合物半導體之磊晶層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個磊晶層，使得每個磊晶層具有非缺陷部分及缺陷部分，該缺陷部分夾在該{111}定向的Si晶種表面與該非缺陷部分之間，該非缺陷部分在該埋入式氧化物層上形成該III-V化合物半導體之該區域。
  2. 如請求項1之方法，其中該缺陷部分之寬度在1.3d與1.5d之間，d係該Si裝置層之厚度。
  3. 如請求項1之方法，其中該III-V化合物半導體係磷化銦(InP)、砷化鎵(GaAs)、銻化鎵(GaSb)、砷化銦(InAs)、其三元合金或其四元合金。
  4. 如請求項1之方法，其中該Si裝置層係(001)定向的、(111)定向的或(110)定向的，並且厚度在1 nm與1000 nm之間。
  5. 如請求項1之方法，其中該埋入式氧化物層包含SiO2 層，並且厚度在1 nm與2000 nm之間。
  6. 如請求項1之方法，其中該圖案化遮罩層包含SiO2 、SiN或Al2 O3 ；並且每個豎直溝槽之寬度在1 nm與100 µm之間。
  7. 如請求項1之方法，其中該圖案化遮罩層係厚度在1 nm與1000 nm之間的圖案化頂部氧化物層。
  8. 如請求項1之方法，其中該各向異性濕式蝕刻包含氫氧化鉀(KOH)或氫氧化四甲基銨(TMAH)。
  9. 如請求項1之方法，其中生長該一或多個磊晶層之步驟包含： 自每個{111}定向的Si晶種表面開始，在第一生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之成核層；以及 自每個成核層開始，在第二生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之主層，使得每個磊晶層包含該成核層及該主層，該成核層夾在該{111}定向的Si晶種表面與該主層之間。
  10. 如請求項9之方法，其中該第一生長溫度在350℃與450℃之間；並且該第二生長溫度在450℃與750℃之間。
  11. 如請求項1之方法，其進一步包含： 在生長該一或多個磊晶層之步驟之後，移除該圖案化遮罩層；以及 移除每個磊晶層之該缺陷部分。
  12. 如請求項1之方法，其中該層狀基板藉由以下步驟製備： 提供絕緣體上矽(SOI)基板，其包含該Si裝置層、該埋入式氧化物層及Si處理層，該埋入式氧化物層夾在該Si裝置層與該Si處理層之間； 氧化該Si裝置層之頂表面，藉此在該Si裝置層上形成遮罩層；以及 圖案化並蝕刻該遮罩層，藉此形成該圖案化遮罩層。
  13. 一種用於在埋入式氧化物層上生長III-V化合物半導體之區域的方法，其包含： 提供層狀基板，該層狀基板包含Si裝置層、該埋入式氧化物層及圖案化遮罩層，該Si裝置層夾在該埋入式氧化物層與該圖案化遮罩層之間，該圖案化遮罩層包含一或多個豎直溝槽，該一或多個豎直溝槽形成在該圖案化遮罩層中並位於該Si裝置層上，使得在該Si裝置層上形成一或多個暴露的Si表面； 自每個暴露的Si表面開始，橫向蝕刻該Si裝置層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個橫向溝槽； 藉由各向異性濕式蝕刻對每個橫向溝槽之每個橫向Si表面進行蝕刻，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個{111}定向的Si晶種表面； 藉由第一金屬有機化學氣相沈積在每個橫向Si表面上橫向生長潤濕層；以及 自每個潤濕層開始，藉由第二金屬有機化學氣相沈積在其各別的橫向溝槽內橫向生長該III-V化合物半導體之磊晶層，藉此在該埋入式氧化物層與該圖案化遮罩層之間形成一或多個磊晶層，使得每個磊晶層具有非缺陷部分及缺陷部分，該缺陷部分夾在該{111}定向的Si表面與該非缺陷部分之間，該非缺陷部分在該埋入式氧化物層上形成該III-V化合物半導體之該區域。
  14. 如請求項13之方法，其中該潤濕層包含GaAs、磷化鎵(GaP)或InAs，並且寬度在1 nm與50 nm之間。
  15. 如請求項13之方法，其中生長該一或多個磊晶層之步驟包含： 自每個潤濕層開始，在第一生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之成核層；以及 自每個成核層開始，在第二生長溫度下在其各別的橫向溝槽內橫向生長該III-V化合物半導體之主層，使得每個磊晶層包含該成核層及該主層，該成核層夾在該潤濕層與該主層之間。
  16. 如請求項13之方法，其進一步包含： 在生長該一或多個磊晶層之步驟之後，移除該圖案化遮罩層；以及 移除該一或多個潤濕層及每個磊晶層之該缺陷部分。
  17. 一種半導體裝置，其包含： 埋入式氧化物層；及 半導體結構，其包含該埋入式氧化物層上之III-V化合物半導體之區域，該III-V化合物半導體之該區域利用如請求項1之方法形成。
  18. 如請求項17之半導體裝置，其中該半導體結構係層、脊、膜、光發射體、量子線、量子阱或量子點。
  19. 一種半導體裝置，其包含： 埋入式氧化物層；及 半導體結構，其包含該埋入式氧化物層上之III-V化合物半導體之區域，該III-V化合物半導體之該區域利用如請求項13之方法形成。
  20. 一種光電子裝置，其包含： 埋入式氧化物層； 位於該埋入式氧化物層上之一或多個矽波導；以及 位於該埋入式氧化物層上之一或多個III-V光發射體； 其中每個III-V光發射體包含該埋入式氧化物層上之III-V化合物半導體之區域，該III-V化合物半導體之該區域利用如請求項1之方法形成；並且 其中每個III-V光發射體與其各別的矽波導共平面且耦合。
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