TW202029210A - 具有階層式錯誤校正碼層的記憶體裝置 - Google Patents

具有階層式錯誤校正碼層的記憶體裝置 Download PDF

Info

Publication number
TW202029210A
TW202029210A TW108142183A TW108142183A TW202029210A TW 202029210 A TW202029210 A TW 202029210A TW 108142183 A TW108142183 A TW 108142183A TW 108142183 A TW108142183 A TW 108142183A TW 202029210 A TW202029210 A TW 202029210A
Authority
TW
Taiwan
Prior art keywords
ecc
layer
decoder
memory cell
hierarchical
Prior art date
Application number
TW108142183A
Other languages
English (en)
Other versions
TWI702606B (zh
Inventor
存德 連
明輝 謝
紀舜 林
小峰 林
雅廸 張
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202029210A publication Critical patent/TW202029210A/zh
Application granted granted Critical
Publication of TWI702606B publication Critical patent/TWI702606B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution

Abstract

一種記憶體裝置，其包括記憶胞陣列與階層式錯誤校正碼（ECC）層。階層式ECC層包括ECC編碼/解碼器所形成的N個層。階層式ECC層致能N個層中的其中一層的編碼/解碼器，以便對經處理資料進行編碼或解碼操作，且階層式ECC層僅在經處理資料的錯誤位元數量達到 N-1 個預設的錯誤校正數量時，才會致能N個層中的另一層的編碼/解碼器。N是大於1的正整數。

Description

具有階層式錯誤校正碼層的記憶體裝置
本發明是有關於一種記憶體裝置，且特別是關於一種具有階層式錯誤校正碼（ECC）層的記憶體裝置。
在記憶體裝置的使用上，使用者通常會期望將不同類型的多個非揮發性記憶體（NVM）整合於單一晶片中，且這些非揮發性記憶體分別具有不同的循環耐受度。因此，需要合適的ECC方案來提升資料的可靠度，以便整合不同類型的非揮發性記憶體。
本發明提供一種具有階層式錯誤校正碼（ECC）層的記憶體裝置，所述記憶體裝置整合了多個不同類型的記憶胞陣列。
本發明的一實施例提供一種記憶體裝置，其包括記憶胞陣列與階層式錯誤校正碼（ECC）層。階層式ECC層包括ECC編碼/解碼器所形成的N個層。階層式ECC層致能N個層中的其中一層的編碼/解碼器，以便對經處理資料進行編碼或解碼操作，且階層式ECC層僅在經處理資料的錯誤位元數量達到 N-1 個預設的錯誤校正數量時，才會致能N個層中的另一層的編碼/解碼器。N是大於1的正整數。
本發明的一實施例還提供一種記憶體裝置，其包括多個記憶胞陣列以及上述的階層式錯誤校正碼（ECC）層。多個記憶胞陣列包括第一記憶胞陣列以及第二記憶胞陣列。 第二記憶胞陣列搭配使用N個層中的其中一層的編碼/解碼器。
基於上述，本發明提供了階層式的ECC層。階層式ECC層僅在訊息的錯誤位元數量達到第二層ECC編碼/解碼器所預設的錯誤校正數量時，才會致能第一層ECC編碼/解碼器。也就是說，本發明可以透過較高品質的位元及/或較高品質的奇偶校驗位元來執行較多次的ECC操作，因而可以改善記憶體裝置的循環耐受率。
為讓本發明的上述特徵以及優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖1A，其說明了本發明一實施例的記憶體裝置。記憶體裝置101包括記憶胞陣列110以及階層式錯誤校正碼（ECC）層140。記憶胞陣列110與階層式錯誤校正碼（ECC）層140可以整合於單一晶片。記憶胞陣列110是非揮發性記憶胞陣列。
在本實施例中， 階層式ECC層140耦接記憶胞陣列110。階層式ECC 層140可以包括ECC編碼/解碼器所形成的N個層，且每一層可包括一個ECC編碼/解碼器，其中N是大於2的正整數。例如， 階層式ECC層140可以包括兩層的ECC元件，而這兩層的ECC元件其中之一是包括第一層ECC編碼/解碼器，其中之另一是包括第二層ECC編碼/解碼器。需注意的是，階層式ECC層140可以致能第二層ECC編碼/解碼器，以便對經處理資料進行編碼或解碼操作。階層式ECC層140可以僅在所述經處理資料的錯誤位元數量達到 N-1個預設的錯誤校正數量時，才致能第一層ECC編碼/解碼器。在一些實施例中，所述N-1個預設的錯誤校正數量可以是第二層ECC編碼/解碼器的最大錯誤校正數量。
在一些實施例中，經處理資料可以是記憶胞陣列110中的字元，且階層式ECC層140僅在所述字元的錯誤位元數量達到N-1個預設的錯誤校正數量時，才致能第一層ECC元件。
需注意的是， 階層式ECC層140可以包括3層或更多層的ECC編碼/解碼器。舉例來說，階層式ECC層140可以包括3層的ECC編碼/解碼器。依據經處理資料的錯誤位元數量，階層式ECC層140可以先致能第三層ECC編碼/解碼器，而後致能第二層ECC編碼/解碼器，最後再致能第一層ECC編碼/解碼器。其中第一、第二與第三層ECC編碼/解碼器的錯誤校正能力是不同的。
在本實施例中，當採用較弱的寫入條件來寫入經處理資料時，階層式ECC層140可以透過致能第一層ECC編碼/解碼器與第二層ECC編碼/解碼器來對經處理資料進行ECC操作。另一方面，當採用較強的寫入條件來寫入所述經處理資料時，階層式ECC層140可以僅致能第二層ECC編碼/解碼器，以便對經處理資料進行ECC操作。此外，當所述經處理資料以較弱的寫入條件被寫入記憶胞時，採用第一寫入電壓來將所述經處理資料寫入記憶胞。當所述經處理資料以較強的寫入條件被寫入記憶胞時，則採用第二寫入電壓來將所述經處理資料寫入記憶胞，且第二寫入電壓高於第一寫入電壓。
在一些實施例中，所述經處理資料可以包括多個訊息位元與多個奇偶校驗位元。當第一層ECC編碼/解碼器與第二層ECC編碼/解碼器都被致能時，可以使用第一層ECC編碼/解碼器對這些奇偶校驗位元進行第一ECC操作，並且可以使用第二層ECC編碼/解碼器對這些訊息位元進行第二ECC操作。同樣的，也可以先對這些訊息位元進行第一ECC操作，再對這些奇偶校驗位元進行第二ECC操作。其中，上述第一ECC操作的錯誤校正強度強於第二ECC操作的錯誤校正強度。
此外，這些訊息位元與這些奇偶校驗位元可以被寫入兩種不同類型的記憶胞陣列。例如，這些訊息位元可以被寫入第一至第三記憶胞陣列中的一個記憶胞陣列，而這些奇偶校驗位元可以被寫入第一至第三記憶胞陣列中的另一個記憶胞陣列。舉例來說，可以將這些奇偶校驗位元寫入第三記憶胞陣列，並將這些訊息位元寫入第二記憶胞陣列。
請參考圖1B，其說明了本發明另一實施例的記憶體裝置。記憶體裝置102包括第一記憶胞陣列111、第二記憶胞陣列112以及階層式錯誤校正碼（ECC）層140。第一記憶胞陣列111與第二記憶胞陣列112可以被整合於單一晶片。第一記憶胞陣列111與第二記憶胞陣列112可以非揮發性記憶胞陣列，且分別具有不同的循環耐受率。例如，第一記憶胞陣列111與第二記憶胞陣列112可以是一次性可編程（OTP）記憶胞陣列、快閃記憶胞陣列或電子可抹除可编程唯讀記憶胞（EEPROM cell）陣列。一個OTP記憶胞可以耐受一個寫入循環，一個快閃記憶體胞可以耐受10萬個寫入循環，而一個EEPROM記憶胞可以耐受100萬個寫入循環。
在本實施例中，階層式ECC層140是耦接至第一記憶胞陣列111與第二記憶胞陣列112。類似於圖1A的實施例，圖1B的階層式ECC層140可以包括N個層的ECC編碼/解碼器。需注意的是，第一記憶胞陣列111可以使用階層式ECC層140中的N個層的ECC編碼/解碼器，而第二記憶胞陣列112可以搭配使用階層式ECC層140中N個層的其中一層的ECC編碼/解碼器。
本發明的詳細操作流程可以參考圖2。如圖2所示，其說明了本發明的一實施例執行ECC操作的流程示意圖。在步驟S210中，可以接收32個訊息位元，而依據32個訊息位元所產生的12個奇偶校驗位元則可以在步驟S220被接收。在步驟S220中，可以致能第一層ECC編碼/解碼器，以執行第一ECC操作，且可以對奇偶校驗位元進行第一ECC操作，以產生5位元的ECC資料。第一ECC操作可以是一位元的ECC操作。
在步驟S230中，訊息位元被傳送到具有32個感測放大電路的感測放大器，且32個訊息位元分別被32個感測放大電路接收與感測。32個感測放大電路可以依據訊息位元來產生32位元的第一感測資料。另一方面，在步驟S240中，奇偶校驗位元與5位元的ECC資料被傳送到具有17個感測放大電路的感測放大器。這17個感測放大電路可以藉由感測奇偶校驗位元與5位元的ECC資料來產生12位元的第二感測資料。
第一感測資料與第二感測資料都在步驟S250進行處理，且第二層ECC編碼/解碼器可以在步驟S250中被致能，以進行第二ECC操作。在本實施例中，可以對第一感測資料與第二感測資料進行2位元的ECC操作，即BCH編碼操作。BCH編碼操作可以透過函式BCH（44, 32, 5）來執行，以便用來校正2個錯誤位元。上述函式中的44是第一感測資料與第二感測資料的總位元數，上述函式中的32是訊息位元的位元數，而上述函式中的5則是最短距離。最後，可以在步驟S260中獲得32位元的輸出資料。
此處需注意的是，在本實施例中，步驟S220也可以不進行第一ECC操作。實際上，在本實施例中，步驟S220僅會在經處理資料的錯誤位元數量達到預設的錯誤校正數量時，才進行第一ECC操作。上述預設的錯誤校正數量可以是第二ECC編碼/解碼器的最大錯誤校正數量。
參考圖3，其說明了本發明一實施例的階層式ECC層的操作流程示意圖。在步驟S310中，第一層ECC編碼/解碼器最初被設定為禁能。在步驟S320中，執行非揮發性記憶體（NVM）的寫入操作，並執行對應於NVM寫入操作的讀取驗證操作。此處需說明的是，可以透過NVM寫入操作來接收寫入資料而後寫入至NVM中。驗證讀取操作是用來從NVM中讀取被寫入的資料，以獲得讀出資料，並透過比較寫入資料與讀出資料，以驗證被寫入的資料是否正確。此外，也可以透過驗證讀取操作來獲得錯誤位元的數量。
在步驟S320之後，可以在步驟S340中檢查錯誤位元的數量是否達到第二層ECC編碼/解碼器的最大錯誤位元數量。若錯誤位元的數量達到第二層ECC編碼/解碼器的最大錯誤位元數量，則藉由步驟S330將第一層ECC編碼/解碼器設定為致能，並再次重新執行步驟S320。另一方面，若錯誤位元的數量沒有達到第二層ECC編碼/解碼器的最大錯誤位元數量，則再次重新執行步驟S320。
需注意的是，在進行NVM寫入操作（步驟S320）之後，第一層ECC編碼/解碼器才會被致能（步驟S330）。
請參考圖4，其說明了本發明再一實施例的記憶體裝置的示意圖。記憶體裝置400包括OTP記憶胞陣列410、快閃記憶胞陣列420、EEPROM 記憶胞陣列430、階層式ECC層440、X方向的解碼器450、Y方向的多工器460，感測放大器470與寫入驅動器480。OTP 記憶胞陣列410、快閃記憶胞陣列420與EEPROM 記憶胞陣列430分別具有不同的循環耐受率，且三者可形成一個積體式記憶胞陣列。X方向的解碼器450同時耦接至OTP記憶胞陣列410、快閃記憶胞陣列420與EEPROM記憶胞陣列430。X方向的解碼器450可藉由對一個存取位址信號進行解碼來獲得第一位址。Y方向的多工器460也同時耦接至OTP記憶胞陣列410、快閃記憶胞陣列420與EEPROM記憶胞陣列430。Y方向的多工器460可依據所述存取位址信號來獲得第二位址。也就是說，可以依據第一位址與第二位址以二維方式來定址所存取的記憶胞，並經由Y方向的多工器460來傳輸經存取的資料。
感測放大器470耦接於Y方向的多工器460。感測放大器470可用來感測來自Y方向多工器460的經存取資料，且感測放大器470可以產生從積體式記憶胞所讀取的感測資料。感測放大器470可以包括多個感測放大電路，且這些感測放大電路分別用來產生感測資料的多個位元。寫入驅動器480耦接至Y方向 多工器460與感測放大器470。寫入驅動器480可以包括多個寫入驅動電路，且這些寫入驅動電路可以分別將寫入資料的多個位元寫入至積體式記憶胞。
階層式ECC層440包括第一層ECC編碼/解碼器441與第二層ECC編碼/解碼器442。在本實施例中，第一層ECC編碼/解碼器441並未被致能，階層式ECC層440最初僅會致能第二層ECC編碼/解碼器442。其中第一ECC編碼/解碼器441的錯誤校正強度強於第二ECC編碼/解碼器442的錯誤校正強度。當經處理資料的錯誤位元數量達到第二ECC編碼/解碼器442所預設的錯誤校正數量時，階層式ECC層440將致能第一ECC編碼/解碼器441。
由於上述實施例已描述了詳細的操作方式，故此處不再重複描述。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
101、102、400:記憶體裝置 110:記憶胞陣列 111:第一記憶胞陣列 112:第二記憶胞陣列 140:階層式ECC層 410:一次性可编程記憶胞陣列 420:快閃記憶胞陣列 430:EEPROM記憶胞陣列 441:第一層ECC編碼/解碼器 442:第二層ECC編碼/解碼器 450:X解碼器 460:Y多工器 470:感測放大器 480:寫入驅動器 S210、S220、S230、S240、S250、S260:方法步驟 S310、S320、S330、S340:方法步驟
圖1A是依據本發明一實施例的記憶體裝置的示意圖。 圖1B是依據本發明另一實施例的記憶體裝置的示意圖。 圖2是依據本發明的一實施例執行ECC操作的流程示意圖。 圖3是依據本發明一實施例的階層式ECC層的操作流程示意圖。 圖4是依據本發明再一實施例的記憶體裝置的示意圖。
101:記憶體裝置
110:記憶胞陣列
140:階層式ECC層

Claims (10)

  1. 一種記憶體裝置，包括： 一記憶胞陣列；以及 一階層式錯誤校正碼（ECC）層，包括ECC編碼/解碼器所形成的N個層， 其中該階層式ECC層致能該N個層中的其中一層的編碼/解碼器，以對一經處理資料進行編碼或解碼操作，且該階層式ECC層僅在該經處理資料的錯誤位元數量達到 N-1個預設的錯誤校正數量時，才會致能該N個層中的另一層的編碼/解碼器， 其中N是大於1的正整數。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中該階層式ECC層僅在一字元的錯誤位元數量達到該N-1個預設的錯誤校正數量時，才會致能該N個層中的另一層的編碼/解碼器。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中N的數值等於2，該N個層中的另一層包括一第一ECC編碼/解碼器，且該N個層中的其中一層包括一第二ECC編碼/解碼器。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中該N-1個預設的錯誤校正數量為該第二ECC編碼/解碼器的最大錯誤校正數量。
  5. 如申請專利範圍第4項所述的記憶體裝置，其中當該經處理資料以第一寫入條件寫入時，該階層式ECC層致能該第一ECC編碼/解碼器與該第二ECC編碼/解碼器；該階層式ECC層僅在該經處理資料以第二寫入條件寫入時，才會致能該第二ECC編碼/解碼器，其中該第一寫入條件的寫入能力弱於該第二寫入條件的寫入能力。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中在該第一寫入條件下是採用一第一寫入電壓來寫入該經處理資料，在該第二寫入條件下是採用一第二寫入電壓來寫入該經處理資料，其中該第二寫入電壓高於該第一寫入電壓。
  7. 如申請專利範圍第3項所述的記憶體裝置，其中該經處理資料包括多個訊息位元與多個奇偶校驗位元，該第一層ECC編碼/解碼器對該些奇偶校驗位元進行一第一ECC操作，且該第二層ECC編碼/解碼器對該些訊息位元進行一第二ECC操作，該些奇偶校驗位元還被執行該第二ECC操作。
  8. 如申請專利範圍第7項所述的記憶體裝置，其中該些奇偶校驗位元被寫入一第一記憶胞陣列，該些訊息位元被寫入一第二記憶胞陣列。
  9. 一種記憶體裝置，包括： 多個記憶胞陣列，包括一第一記憶胞陣列與一第二記憶胞陣列；以及 一如申請專利範圍第1項所述的階層式錯誤校正碼（ECC）層，耦接該些記憶胞陣列， 其中該第二記憶胞陣列搭配使用該N個層中的其中一層的編碼/解碼器， 其中該階層式ECC層中的一層編碼/解碼器是在一資料寫入操作之後才被致能。
  10. 如申請專利範圍第9項所述的記憶體裝置，更包括： 一X方向的解碼器，耦接該些記憶胞陣列； 一Y方向的多工器，耦接該些記憶胞陣列； 一感測放大器，耦接該Y方向的多工器；以及 一寫入驅動器，耦接於該感測放大器與該階層式ECC層之間。
TW108142183A 2019-01-28 2019-11-20 具有階層式錯誤校正碼層的記憶體裝置 TWI702606B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/260,058 2019-01-28
US16/260,058 US10853167B2 (en) 2019-01-28 2019-01-28 Memory apparatus having hierarchical error correction code layer

Publications (2)

Publication Number Publication Date
TW202029210A true TW202029210A (zh) 2020-08-01
TWI702606B TWI702606B (zh) 2020-08-21

Family

ID=71733771

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108142183A TWI702606B (zh) 2019-01-28 2019-11-20 具有階層式錯誤校正碼層的記憶體裝置

Country Status (3)

Country Link
US (1) US10853167B2 (zh)
CN (1) CN111489783B (zh)
TW (1) TWI702606B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801074B (zh) * 2021-01-13 2023-05-01 華邦電子股份有限公司 檢測錯誤位元的記憶體裝置及其方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145378B2 (en) * 2019-02-19 2021-10-12 Texas Instruments Incorporated Methods and apparatus to improve performance while reading a one-time programmable memory
CN112420119B (zh) * 2020-12-11 2023-05-30 西安紫光国芯半导体有限公司 包含转换模块的存储器以及阵列单元模块
KR20230003766A (ko) * 2021-06-30 2023-01-06 삼성전자주식회사 메모리 컨트롤러의 구동 방법, 이를 수행하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060164462A1 (en) * 2004-05-27 2006-07-27 Silverbrook Research Pty Ltd Print controller for supplying data to a printhead comprising different printhead modules
US7484831B2 (en) * 2004-05-27 2009-02-03 Silverbrook Research Pty Ltd Printhead module having horizontally grouped firing order
US7266661B2 (en) * 2004-05-27 2007-09-04 Silverbrook Research Pty Ltd Method of storing bit-pattern in plural devices
US8127199B2 (en) * 2007-04-13 2012-02-28 Rgb Networks, Inc. SDRAM convolutional interleaver with two paths
US8578095B2 (en) * 2009-03-31 2013-11-05 Micron Technology, Inc. Hierarchical memory architecture using a concentrator device
US8239629B2 (en) * 2009-03-31 2012-08-07 Micron Technology, Inc. Hierarchical memory architecture to connect mass storage devices
US8464137B2 (en) 2010-12-03 2013-06-11 International Business Machines Corporation Probabilistic multi-tier error correction in not-and (NAND) flash memory
US9116822B2 (en) * 2012-12-07 2015-08-25 Micron Technology, Inc. Stopping criteria for layered iterative error correction
KR101550762B1 (ko) * 2013-11-29 2015-09-08 한국과학기술원 연접 오류 정정 장치
US9542268B2 (en) 2014-01-29 2017-01-10 Macronix International Co., Ltd. Dynamic data density ECC
US10102064B1 (en) * 2015-10-27 2018-10-16 Everspin Technologies, Inc. Two layer quad bit error correction
US10558525B2 (en) 2016-06-30 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of correcting errors in a memory array and a system for implementing the same
US10326479B2 (en) 2016-07-11 2019-06-18 Micron Technology, Inc. Apparatuses and methods for layer-by-layer error correction
US10042702B2 (en) 2016-11-07 2018-08-07 SK Hynix Inc. Memory device transferring data between master and slave device and semiconductor package including the same
US10331514B2 (en) * 2017-03-17 2019-06-25 Micron Technology, Inc. Tiered error correction code (ECC) operations in memory
US10802907B2 (en) * 2018-03-20 2020-10-13 Micron Technology, Inc. Hierarchical buffering scheme to normalize non-volatile media raw bit error rate transients

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801074B (zh) * 2021-01-13 2023-05-01 華邦電子股份有限公司 檢測錯誤位元的記憶體裝置及其方法

Also Published As

Publication number Publication date
US20200241957A1 (en) 2020-07-30
CN111489783B (zh) 2022-04-05
CN111489783A (zh) 2020-08-04
TWI702606B (zh) 2020-08-21
US10853167B2 (en) 2020-12-01

Similar Documents

Publication Publication Date Title
TWI702606B (zh) 具有階層式錯誤校正碼層的記憶體裝置
US11025274B2 (en) Memory controller and method of data bus inversion using an error detection correction code
KR101750662B1 (ko) 데이터 에러 교정용 회로, 장치, 및 방법
US8065583B2 (en) Data storage with an outer block code and a stream-based inner code
JP5017407B2 (ja) 半導体記憶装置
CN101329916B (zh) 闪存装置纠错码控制器以及相关方法和存储系统
US10592333B2 (en) Dual-mode error-correction code/write-once memory codec
JP2008165805A (ja) フラッシュメモリ装置のｅｃｃ制御器及びそれを含むメモリシステム
CN106469099B (zh) 在应用wom码的情况下的错误纠正
US20180152203A1 (en) Error correction circuits and memory controllers including the same
US11734111B2 (en) Integrated circuit and method of operating same
KR20170112630A (ko) 반도체장치 및 반도체시스템
US20180011757A1 (en) Error correction code management of write-once memory codes
TWI664637B (zh) 編碼方法和使用此方法的記憶體儲存裝置
TWI799067B (zh) 半導體儲存裝置及錯誤檢測校正方法
CN110716824A (zh) 编码方法及使用所述编码方法的存储器存储装置
TWI696962B (zh) 訓練人工智慧執行低密度奇偶檢查碼的解碼程序的方法
JP2013196721A (ja) 半導体メモリ装置
JP2016170679A (ja) 半導体装置