TW201933130A

TW201933130A - 快速仲裁程序之優先權方案

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Publication number: TW201933130A
Application number: TW107142498A
Authority: TW
Inventors: 愛榮拉度皮堤高; 拉藍傑米序拉; 理查多明尼克韋特費爾德
Original assignee: 美商高通公司
Priority date: 2018-01-09
Filing date: 2018-11-28
Publication date: 2019-08-16
Also published as: WO2019139684A1; US20190213165A1

Abstract

本發明描述用於串列匯流排仲裁之系統、方法及設備。一種用於仲裁對一串列匯流排之存取的方法包括：在該串列匯流排之一第一線上提供一時脈信號；組態耦接至該串列匯流排之一第二線的一線驅動器以用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭；在對應於至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器以用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。當一高優先權裝置經定址時，該位址標頭可包括具有一零值之至少一個最高有效位元。

Description

快速仲裁程序之優先權方案

本發明大體上係關於處理電路與周邊裝置之間的介面，且更特定而言，係關於改良串列匯流排上的潛時，其支援仲裁以供存取串列匯流排。

行動通信裝置可包括多種組件，包括電路板、積體電路(IC)裝置及/或系統單晶片(SoC)裝置。組件可包括處理電路、使用者介面組件、儲存器及經由串列匯流排通信之其他周邊組件。串列匯流排可根據標準化或專屬協定來操作。

在一個實例中，積體電路間串列匯流排(其亦可被稱作I2C匯流排或I²C匯流排)為意欲用於將低速周邊裝置連接至處理器的串列單端電腦匯流排。在一些實例中，串列匯流排可採用多主控器協定，其中一或多個裝置可充當用於在串列匯流排上傳輸之不同訊息的主控器及受控器。資料可經串列化並經由兩個雙向導線傳輸，該等線可攜載資料信號(其可經攜載於串列資料線(SDA)上)及時脈信號(其可經攜載於串列時脈線(SCL)上)。

在另一實例中，I3C匯流排上使用之協定自I2C協定導出某些實施態樣。I3C匯流排藉由行動行業處理器介面聯盟(MIPI)界定。I2C之原始實施支援標準模式操作中之至多100千位元每秒(100 kbps)之資料發信速率，其中最新的標準支援快速模式操作中之400 kbps及快速模式增強操作中之1兆位元每秒(Mbps)的速度。

I3C匯流排採用涉及相對緩慢開放汲極線驅動器之使用的仲裁方案。因此，仲裁處理程序及/或機會可降低串列匯流排上的潛時。由於應用程式變得愈加複雜，因此對經縮減回應時間之需求增加，且存在對可減少匯流排潛時之改良式匯流排管理技術的持續需要。

本發明之某些態樣係關於使用於匯流排仲裁之通知及/或請求能夠經由一串列匯流排在一第一方向上發送，同時一資料報經由該串列匯流排在一第二方向上傳輸的系統、設備、方法及技術。

在本發明之各種態樣中，一種用於仲裁對一串列匯流排之存取的方法包括：在該串列匯流排之一第一線上提供一時脈信號；組態耦接至該串列匯流排之一第二線的一線驅動器用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭；在對應於至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。當一高優先權裝置經定址時，該位址標頭可包括具有一零值之至少一個最高有效位元。

在一些態樣中，涉及該高優先權裝置之一資料傳送可在偵測到該第二線已被驅動為低之後起始。該資料傳送可在完成該位址標頭之傳輸之後起始。

在一或多個態樣中，該方法包括使得涉及該高優先權裝置及一受控器裝置之一資料交換在偵測到該第二線已被驅動為低之後。該資料交換可在完成該位址標頭之傳輸之後起始。

在一個態樣中，該方法包括在偵測到該第二線已被驅動為低之後傳輸經組態以終止該位址標頭之傳輸的一停止狀況，且在傳輸該停止狀況之後起始一異動以自該高優先權裝置讀取資料及/或將資料寫入至該高優先權裝置。

在一個態樣中，該方法包括在偵測到該第二線已被驅動為低之後在該時脈信號之至少一個循環內將該第二線驅動為低，且在該時脈信號之該至少一個循環期滿之後起始一異動以將資料寫入至該高優先權裝置。

在一個態樣中，該方法包括在偵測到該第二線已被驅動為低之後傳輸一重複開始狀況，其中該重複開始狀況經組態以終止該位址標頭之傳輸，且在傳輸該停止狀況之後起始一異動以自除該高優先權裝置之外的一受控器裝置讀取資料。

在一個態樣中，兩個或多於兩個高優先權裝置耦接至該串列匯流排。每一高優先權裝置可經組態有具有一個零值最高有效位元之一裝置位址。兩個或多於兩個高優先權裝置可經組態有具有不同零值最高有效位元之裝置位址。

在本發明之各種態樣中，一種設備包括一匯流排介面，其經組態以將該設備耦接至一串列匯流排，該串列匯流排具有經組態以攜載一時脈信號之一第一線，該匯流排介面包括經調適以驅動該串列匯流排之一第二線的一線驅動器。該設備包括一控制器，該控制器經組態以：提供該時脈信號；組態該線驅動器用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭，其中當一高優先權裝置經定址時，該位址標頭包括具有一零值之至少一個最高有效位元；在對應於至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。

在本發明之各種態樣中，一種設備包括：用於在提供多個資料通道的一串列匯流排之一第一線上提供一時脈信號的構件；用於組態耦接至該串列匯流排之一第二線的一線驅動器用於開放汲極操作的構件；用於根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭的構件，當一高優先權裝置經定址時，該位址標頭包括具有一零值之至少一個最高有效位元；用於在對應於至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低的構件；用於在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作的構件；及用於在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率的構件。

在本發明之各種態樣中，一種電腦可讀媒體儲存程式碼、指令及/或資料，其包括在由一處理器執行時使得該處理器執行以下操作的程式碼：在提供多個資料通道的一串列匯流排之一第一線上提供一時脈信號；組態耦接至該串列匯流排之一第二線之一線驅動器用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭，當一高優先權裝置經定址時，該位址標頭可包括具有一零值之至少一個最高有效位元；在對應於至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。

優先權主張

本申請案主張2018年11月27日於美國專利及商標局申請之非臨時專利申請案第16/201,250號及2018年1月9日於美國專利及商標局申請之臨時專利申請案第62/615,241號的優先權及權益。

下文結合附圖闡述之詳細描述意欲作為對各種組態之描述，且並不意欲表示可實踐本文中所描述之概念的僅有組態。出於提供對各種概念之透徹理解之目的，詳細描述包括具體細節。然而，對於熟習此項技術者而言，以下情形將為顯而易見的：可在無此等具體細節之情況下實踐此等概念。在一些情況下，熟知結構及組件係以方塊圖形式展示，以便避免混淆此類概念。

現將參考各種設備及方法來呈現本發明之若干態樣。將由各種區塊、模組、組件、電路、步驟、處理程序、演算法等(統稱為「元件」)在以下詳細描述中描述且在附圖中說明此等設備及方法。此等元件可使用電子硬體、電腦軟體或其任何組合來予以實施。將此等元件實施為硬體抑或軟體取決於特定應用程式及強加於整個系統上之設計約束。
概述

包括多個SoC及其他IC裝置之裝置常常採用串列匯流排來連接應用程式處理器或其他主機裝置與數據機及其他周邊裝置。該串列匯流排可根據由標準機構定義的規範及協定操作。串列匯流排可根據標準或協定操作，諸如界定信號與傳輸之間的時序關係之I2C及/或I3C協定。本文所揭示之某些態樣係關於提供可用於串列匯流排上以最小化高優先權裝置之潛時且改良整體鏈路效能的仲裁方案的系統、設備、方法及技術。

耦接至根據某些匯流排協定操作之串列匯流排的裝置可參與位址仲裁處理程序以增加對匯流排之存取。因為習知仲裁協定無論裝置尋求對匯流排之存取的優先權如何可能消耗相同時間量，所以某些確定性應用程式對潛時具有嚴格要求，該潛時可在裝置無法快速存取串列匯流排時受到損壞。舉例而言，異動之標頭或位址在許多匯流排協定(包括I2C及I3C協定)中係可仲裁的。多於一個裝置可試圖在仲裁期間驅動一系列串列匯流排，且裝置可在仲裁期間在開放汲極模式中操作其線驅動器，使得仲裁充當有線及(AND)處理程序。開放汲極驅動模式在經由串列匯流排執行之最慢操作中係固有的，此係因為控制線藉由上拉結構拉一高電壓位準。

根據本文所揭示之某些態樣，定址方案經實施使得主控器裝置能夠在仲裁期間快速辨識一或多個高優先權裝置之位址。主控器裝置可將高優先權位址處理為仲裁結束之較早指示，且主控器裝置及受控器裝置兩者可離開開放汲極驅動模式，並恢復執行其線驅動器之推挽模式。
具有串列資料鏈路之設備的實例

根據某些態樣，串列資料鏈路可用於互連電子裝置，該等電子裝置為一設備之子組件，該設備諸如：蜂巢式電話、智慧型電話、會話起始協定(SIP)電話、膝上型電腦、筆記型電腦、迷你筆記型電腦、智能本、個人數位助理(PDA)、衛星無線電、全球定位系統(GPS)裝置、智慧型家庭裝置、智慧型照明、多媒體裝置、視訊裝置、數位音訊播放器(例如，MP3播放器)、攝影機、遊戲控制台、娛樂裝置、汽車組件、可穿戴計算裝置(例如，智慧型手錶、健康或健身跟蹤器、護目鏡等)、電器、感測器、安全性裝置、自動販賣機、智慧型儀錶、無人駕駛飛機、多旋翼飛行器或任何其他類似功能裝置。

圖1說明可採用資料通信匯流排之設備100的實例。設備100可包括SoC、具有多個電路或裝置104、106及/或108之處理電路102，其可實施於一或多個ASIC中或SoC中。在一個實例中，設備100可為通信裝置且處理電路102可包括在ASIC 104、一或多個周邊裝置106及收發器108中所提供的處理裝置，其使設備能夠經由天線124與無線電存取網路、核心存取網路、網際網路及/或另一網路通信。

ASIC 104可具有一或多個處理器112、一或多個數據機110、機載記憶體114、匯流排介面電路116及/或其他邏輯電路或功能。處理電路102可藉由可提供應用程式設計介面(API)層之作業系統來控制，該應用程式設計介面層使一或多個處理器112能夠執行駐留於機載記憶體114或提供於處理電路102上的其他處理器可讀儲存器122中之軟體模組。軟體模組可包括儲存於機載記憶體114或處理器可讀儲存器122中之指令及資料。ASIC 104可存取其機載記憶體114、處理器可讀儲存器122及/或在處理電路102外部的儲存器。機載記憶體114、處理器可讀儲存器122可包括唯讀記憶體(ROM)或隨機存取記憶體(RAM)、電可抹除可程式化ROM (EEPROM)、快閃卡或可用於處理系統及計算平台的任何記憶體裝置。處理電路102可包括、實施或存取區域資料庫或其他參數儲存器，其可維持操作參數及用以組態及操作設備100及/或處理電路102的其他資訊。可使用暫存器、資料庫模組、快閃記憶體、磁性媒體、EEPROM、軟碟或硬碟或其類似者來實施區域資料庫。處理電路102亦可以可操作方式耦接至外部裝置，諸如天線124、顯示器126、諸如開關或按鈕128、130及/或整合式或外部小鍵盤132之操作者控制器，以及其他組件。使用者介面模組可經組態以通過專用通信鏈路或通過一或多個串列資料互連件用顯示器126、外部小鍵盤132等操作。

處理電路102可提供使某些裝置104、106及/或108能夠通信的一或多個匯流排118a、118b、120。在一個實例中，ASIC 104可包括匯流排介面電路116，其包括電路、計數器、計時器、控制邏輯及其他可組態電路或模組之組合。在一個實例中，匯流排介面電路116可經組態以根據通信規範或協定操作。處理電路102可包括或控制功率管理功能，其組態及管理設備100之操作。

圖2說明通信鏈路200，其中裝置204、206、208、210、212、214及216之組態係使用串列匯流排202連接。在一個實例中，裝置204、206、208、210、212、214及216可經調適或經組態以根據I3C協定經由串列匯流排202通信。在一些情況下，裝置204、206、208、210、212、214及216中之一或多者可替代地或另外使用其他協定(例如包括I2C協定)通信。

經由串列匯流排202之通信可藉由主控器裝置204來控制。在一個操作模式中，主控器裝置204可經組態以提供控制資料信號之時序的時脈信號。在另一操作模式中，裝置204、206、208、210、212、214及216中之兩者或多於兩者可經組態以交換以符號編碼之資料，其中在符號之傳輸中嵌入時序資訊。

圖3說明設備300之某些態樣，該設備包括耦接至串列匯流排320之多個裝置302及322₀ 至322_N 。裝置302及322₀ 至322_N 可實施於一或多個半導體IC裝置中，諸如應用程式處理器、SoC或ASIC。在各種實施中，裝置302及322₀ 至322_N 可包括、支援以下各者或作為以下各者操作：數據機、信號處理裝置、顯示驅動器、攝影機、使用者介面、感測器、感測器控制器、媒體播放器、收發器及/或其他此類組件或裝置。在一些實例中，受控器裝置322₀ 至322_N 中之一或多者可用以控制、管理或監視感測器裝置。經由串列匯流排320之裝置302及322₀ 至322_N 之間的通信係藉由匯流排主控器302控制。某些類型匯流排可支援多個匯流排主控器裝置302。

在一個實例中，匯流排主控器裝置302可包括介面控制器304，該介面控制器可管理對串列匯流排之存取、組態受控器裝置322₀ 至322_N 之動態位址及/或產生待在串列匯流排320之時脈線318上傳輸的時脈信號328。匯流排主控器裝置302可包括組態暫存器306或其他儲存器324，及經組態以處置協定及/或較高位準功能的其他控制邏輯312。控制邏輯312可包括諸如狀態機、定序器、信號處理器或通用處理器之處理電路。匯流排主控器裝置302包括收發器310及線驅動器/接收器314a及314b。收發器310可包括接收器、傳輸器及共同電路，其中共同電路可包括時序、邏輯及儲存電路及/或裝置。在一個實例中，傳輸器基於由時脈產生電路308提供的時脈信號328中之時序編碼及傳輸資料。其他時序時脈326可由控制邏輯312及其他功能、電路或模組使用。

至少一個裝置322₀ 至322_N 可經組態以在串列匯流排320上作為受控器裝置操作，且可包括支援顯示器、影像感測器之電路及模組，及/或控制及與量測環境狀況之一或多個感測器通信的電路及模組。在一個實例中，經組態以作為受控器裝置操作之受控器裝置322₀ 可提供控制功能、模組或電路332，其包括支援顯示器、影像感測器之電路及模組及/或控制及與量測環境狀況之一或多個感測器通信的電路及模組。受控器裝置322₀ 可包括組態暫存器334或其他儲存器336、控制邏輯342、收發器340及線驅動器/接收器344a及344b。控制邏輯342可包括諸如狀態機、定序器、信號處理器或通用處理器之處理電路。收發器310可包括接收器、傳輸器及共同電路，其中共同電路可包括時序、邏輯及儲存電路及/或裝置。在一個實例中，傳輸器基於由時脈產生及/或恢復電路346提供之時脈信號348中之時序來編碼及傳輸資料。時脈信號348可自接收自時脈線318之信號導出。其他時序時脈338可由控制邏輯342及其他功能、電路或模組使用。

串列匯流排320可根據RFFE、I2C、I3C、SPMI或其他協定操作。至少一個裝置302、322₀ 至322_N 可經組態以在串列匯流排320上作為主控器裝置及受控器裝置操作。兩個或多於兩個裝置302、322₀ 至322_N 可經組態以在串列匯流排320上作為主控器裝置操作。

在一些實施中，可根據I3C協定來操作串列匯流排320。使用I3C協定通信的裝置可與使用I2C協定通信的裝置共存於同一串列匯流排320上。I3C協定可支援不同通信模式，包括與I2C協定相容之單資料速率(SDR)模式。高資料速率(HDR)模式可提供介於6百萬位元每秒(Mbps)與16 Mbps之間的資料傳送速率，且一些HDR模式可提供較高資料傳送速率。I2C協定可實際上符合提供可在100千位元每秒(kbps)與3.2 Mbps之間變動的資料速率之I2C標準。I2C及I3C協定可界定在2線串列匯流排320上傳輸的信號之電氣及時序態樣，外加匯流排控制之資料格式及態樣。在一些態樣中，I2C及I3C協定可定義影響與串列匯流排320相關聯之某些信號位準的直流電(DC)特性，及/或影響在串列匯流排320上傳輸的信號之某些時序態樣的交流電(AC)特性。在一些實例中，2線串列匯流排320在資料線316上傳輸資料且在時脈線318上傳輸時脈信號。在一些情況下，可在發信狀態中編碼資料，或在資料線316及時脈線318兩者之發信狀態中轉變資料。
經由串列匯流排之資料傳送

資料傳送之實例包括控制發信，命令及有效負載傳輸藉由實例提供。為方便起見，所說明之實例係關於I2C及I3C通信。然而，本文所揭示之某些概念適用於其他匯流排組態及協定，包括RFFE及SPMI組態。

圖4包括時序圖400及420，其繪示當串列匯流排在I2C或I3C模式中操作時SDA導線402與SCL導線404之間的關係。第一時序圖400繪示資料在經慣常組態之I2C匯流排上傳送時的SDA導線402與SCL導線404之間的關係。SCL導線404提供可用以取樣SDA導線402中之資料的一系列脈衝。該等脈衝(舉例而言，包括脈衝412)可經界定為特定時間，在該特定時間期間，SCL導線404在接收器處經判定為處於高邏輯狀態。當SCL導線404在資料傳輸期間處於高邏輯狀態時，SDA導線402上的資料需要為穩定且有效的；當SCL導線404處於高邏輯狀態時，SDA導線402之狀態不允許改變。

在一個實例中，習知I2C協定實施之規範(其可被稱為「I2C規範」)界定SCL導線404上的脈衝412之高週期的最小持續時間410 (t_HIGH )。I2C規範亦界定在脈衝412發生之前的設置時間406 (t_SU )之最小持續時間，及在脈衝412終止之後的保持時間408 (t_Hold )之最小持續時間。SDA導線402之發信狀態在設置時間406及保持時間408期間預期為穩定的。設置時間406界定在SDA導線402上的發信狀態之間的轉變416之後，直至SCL導線404上之脈衝412出現上升邊緣為止的最大時段。保持時間408界定在SCL導線404上之脈衝412的下降邊緣之後，直至SDA導線402上之發信狀態之間的下一轉變418為止的最小時段。I2C規範亦界定SCL導線404之低週期的最小持續時間414 (t_LOW )。SDA導線402上的資料通常係穩定的及/或可在SCL導線404於脈衝412之前邊緣之後處於高邏輯狀態時在持續時間410 (t_HIGH )內俘獲。

圖4的第二時序圖420繪示串列匯流排上之資料傳輸之間的SDA導線402及SCL導線404上之發信狀態。某些協定用於8位元資料(位元組)及7位元位址之傳輸。接收器可藉由在一個時脈週期將SDA導線402驅動至低邏輯狀態來應答傳輸。低發信狀態表示指示成功接收的應答(ACK)且高發信狀態表示指示未能接收或接收有錯誤的否定應答(NACK)。

開始狀況422經定義以准許電流匯流排主控器發信待傳輸資料。該開始狀況422出現在SDA導線402自高轉變至低同時SCL導線404為高時。匯流排主控器最初傳輸開始狀況422 (亦可被稱作開始位元)，繼之以其希望與之交換資料的I2C受控器裝置之7位元位址。位址繼之以指示讀取抑或寫入操作將發生的單一位元。經定址受控器裝置(若可用)以ACK位元來回應。若無受控器裝置做出回應，則匯流排主控器可將SDA導線402之高邏輯狀態解譯為NACK。主控器裝置及受控器裝置接著可交換訊框中的資訊之位元組，其中位元組經串列化以使得首先傳輸最高有效位元(MSB)。當停止狀況424藉由主控器裝置傳輸時完成位元組之傳輸。該停止狀況424出現在SDA導線402自低轉變至高同時SCL導線404為高時。

圖5包括繪示與根據I2C或I3C協定操作之串列匯流排上的資料傳輸相關聯的時序圖500及520。如第一圖500中所說明，停止狀況508與連續開始狀況510之間可出現閒置週期514。在所說明之實例中，在閒置週期514期間，SDA線502及SCL線504可保持及/或驅動至高電壓狀態。此閒置週期514可延長，且可導致資料輸貫量當串列匯流排在停止狀況508與連續開始狀況510之間保持閒置時減少。在操作中，當I2C匯流排主控器傳輸第一開始狀況506，繼之以資料時，忙碌週期512開始。當匯流排主控器傳輸停止狀況508時，忙碌週期512結束，且閒置週期514隨之發生。當傳輸第二開始狀況510時，閒置週期514結束。

第二時序圖520繪示可減少閒置週期514之出現次數所用的方法。在所說明之實例中，在第一忙碌週期532結束之前，資料可用於傳輸。匯流排主控器裝置可傳輸重複開始狀況528 (Sr)而非停止狀況。重複開始狀況528終止先前資料傳輸且同時指示下一資料傳輸之開始。對應於重複開始狀況528的SDA導線522上之狀態轉變等同於針對於在閒置週期530之後出現之開始狀況526的SDA導線522上之狀態轉變。對於開始狀況526及重複開始狀況528兩者，SDA導線522自高轉變至低同時SCL導線524為高。當重複開始狀況528係在資料傳輸之間使用時，第一忙碌週期532緊接繼之以第二忙碌週期534。

圖6為繪示與根據某些I2C及/或I3C協定被發送至受控器裝置之位址字語相關聯之時序的實例的圖600。在實例中，主控器裝置運用開始狀況606起始異動，藉此SDA導線602自高驅動至低同時SCL導線保持高。主控器裝置隨後在SCL導線604上傳輸時脈信號。隨後在SDA導線602上傳輸受控器裝置之七位元位址610。七位元位址610之後為寫入/讀取命令位元612，該位元在低時指示「寫入」且在高時指示「讀取」。受控器裝置可藉由將SDA導線602驅動為低，運用應答(ACK)在下一時脈區間614中做出回應。若受控器裝置不做出回應，則SDA導線602被拉高，且主控器裝置將無回應處理為NACK。主控器裝置可藉由將SDA導線602自低驅動為高同時SCL導線604為高，來運用停止狀況608終止異動。此異動可用以判定耦接至串列匯流排的具有所傳輸之位址之受控器裝置是否處於激活狀態。

圖7包括說明當串列匯流排在由I3C規範定義之單一資料速率(SDR)操作模式中操作時在串列匯流排上發信的時序圖700。在串列匯流排之第一導線(資料導線702)上傳輸的資料可使用在串列匯流排之第二導線(時脈導線704)上傳輸之時脈信號來俘獲。在資料傳輸期間，資料導線702之發信狀態712預期當時脈導線704處於高電壓位準時在脈衝714之持續時間內保持恆定。當時脈導線704處於高電壓位準時的資料導線702上之轉變指示開始狀況(開始706)、停止狀況(停止708)或重複開始710。

在I3C串列匯流排上，開始706經定義以准許電流匯流排主控器發信待傳輸資料。開始706出現在資料導線702自高轉變至低同時時脈導線704為高時。匯流排主控器可使用停止708發信傳輸之完成及/或終止。停止708指示當資料導線702自低轉變為高同時時脈導線704為高時。重複開始710可藉由希望在完成第一傳輸後起始第二傳輸的匯流排主控器傳輸。重複開始710作為代替傳輸，且具有緊接繼之以開始706的停止708之有效性。重複開始710出現在資料導線702自高轉變至低同時時脈導線704為高時。

匯流排主控器可在傳輸受控器之位址、命令及/或資料之前傳輸可為開始706或重複開始710的起始器722。圖7說明藉由匯流排主控器的命令碼傳輸720。在傳輸上，起始器722可緊跟有位址標頭724及命令碼726。舉例而言，命令碼726可使得串列匯流排轉變至所需操作模式。在一些情況下，可傳輸資料728。命令碼傳輸720可繼之以終止器730，該終止器可為停止708或重複開始710。

某些串列匯流排介面支援提供較高資料速率之發信方案。在一個實例中，I3C規範定義多個高資料速率(HDR)模式，包括高資料速率、雙資料速率(HDR-DDR)模式，其中資料係在時脈信號之上升邊緣及下降邊緣兩者處傳送。
串列匯流排上之位址仲裁

除電流匯流排主控器之外的裝置可在某些位址欄位之傳輸期間起始仲裁處理程序以增加對串列匯流排之存取。串列匯流排可在一模式中操作，其中根據在SCL線804上所傳輸之時脈信號提供的時序在SDA 線802上傳輸資料。圖8說明可在根據I3C協定之串列匯流排的SDA線802上傳輸的非可仲裁位址標頭800及可仲裁位址標頭820。I3C協定用於待使用I3C可仲裁位址標頭傳輸之不同類型的請求。I3C可仲裁位址標頭820可在開始706之後傳輸。在重複開始710之後傳輸之位址標頭724為不可仲裁的。裝置可使用I3C可仲裁位址標頭來確證頻帶內中斷，進行次要主控器請求，或指示熱加入(hot-join)請求。

非可仲裁位址標頭800使用推挽驅動器傳輸，同時開放汲極驅動器在可仲裁位址標頭820之傳輸期間啟用。推挽傳輸中之上升邊緣806提供比在開放汲極傳輸期間可用的位元區間824更短的位元區間808，此歸因於非可仲裁位址標頭800中的上拉邊緣822之緩慢上升時間。在圖8中，未以共同比例描繪位元區間808、824。在一個實例中，較短位元區間808具有持續時間80ns，而開放汲極位元區間824具有持續時間240ns。在實例中，運用讀取/寫入位元傳輸7位元位址所需的總時間在推挽模式中為640ns，而運用讀取/寫入位元傳輸7位元位址所需的總時間為1.92µs。

本發明之某些態樣為可縮短可仲裁位址標頭820之持續時間的定址方案。在一個實例中，可指派裝置位址以允許高優先權裝置提供仲裁結束之較早指示。當結束仲裁時，位元驅動可自開放汲極模式變為推挽模式。

圖9說明根據本文所揭示之某些態樣調適或組態的高優先權裝置贏得的位址仲裁900、910、920之時序。在一個態樣中，定址方案規定較高優先權裝置被指派較低位址。在圖9中描繪之實例中，三個高優先權位址被指派至除電流匯流排主控器之外的裝置。在其他實例中，少於三個或多於三個裝置可被指派高優先權位址。所指派的高優先權位址之數目可判定可參與位址仲裁之裝置的最大數目。在所說明實例中，未被指派高優先權位址之裝置可具有1110000b至1111110b之範圍內的二進位位址。

當主控器裝置啟用耦接至SDA 902之開放汲極模式線驅動器時起始位址仲裁900、910、920。主控器裝置可降低脈衝在SCL 904上傳輸時的速率以適應開放汲極持續時間906、912、914、922、924、926。第一位址仲裁900藉由具有最高有效位元(MSB)被設定成「0」 (亦即，0xxxxxx)之位址的裝置贏得。第二位址仲裁910藉由具有MSB被設定成「1」且第二高有效位元被設定成「0」 (亦即，10xxxxx)之位址的裝置贏得。第三位址仲裁920藉由具有MSB及第二高有效位元兩者被設定成「1」且第三最高有效位元被設定成「0」 (亦即，110xxxx)之位址的裝置贏得。

位址欄位之三個最高有效位元中之任一者中存在零值指示位址仲裁處理程序可出現較早終止。主控器裝置可組態其線驅動器用於推挽操作，且增大脈衝在SCL 904上傳輸之速率以匹配推挽持續時間908、916、928。在開放汲極持續時間906、912、914、922、924、926傳輸的位元之數目針對高優先權裝置進行最小化。

圖10為繪示圖9中所說明之位址仲裁900、910、920之某些態樣的表1000。第一位址1002被指派至贏得第一位址仲裁900之裝置。第二位址1004被指派至贏得第二位址仲裁910之裝置。第三位址1006被指派至贏得第三位址仲裁910之裝置。一系列位址1008可被指派至其他低優先權裝置。該表以奈秒說明用以為每一位址1002、1004、1006或一系列位址1008傳輸每一位元的時間。仲裁時間列1012列出為每一位址1002、1004、1006或一系列位址1008傳輸位址欄位1010的總時間，其中時序增益1014表示相比整個過程中使用開放汲極之習知位址仲裁的所節省時間。定址方案及對應位址仲裁准許某些裝置以低潛時仲裁為目標。

在一些實例中，未被指派高優先權位址之裝置的位址仲裁可在開放汲極模式中完成。在其他實例中，可實施最佳化技術以減少較低優先權仲裁。舉例而言，指派至較低優先權裝置之位址可具有零值作為第四最高有效位元。在此實例中，主控器裝置可當主控器已偵測到位址欄位1010之前四個位元具有非零值時終止位址仲裁模式。在位址仲裁期間監視串列匯流排的較低優先權裝置可在偵測到另一裝置已將SDA 902驅動為低之後抑制驅動SDA 902。根據某些態樣，較低優先權裝置亦可在偵測到轉變至低發信狀態之後組態其線驅動器用於推挽模式。

根據協定，受控器裝置無法有效地將SDA 902驅動為高，受控器裝置可將SDA 902拉低。藉由使用可為固定式電阻器或提供於主控器裝置中之可切換上拉結構的上拉結構獲得SDA 902上的高發信狀態。上拉結構相比經有效驅動之低發信狀態提供更弱更慢的轉變，且SCL 904之低週期延長。在一個實例中，I3C模式中之低週期的持續時間通常為200ns，從而當SCL 904處於開放汲極模式時提供具有一240ns週期之時脈循環。在推挽模式中，時脈循環具有一80ns週期。受控器裝置必須儘可能快地對低轉變做出反應。

圖11為繪示根據本文所揭示之某些態樣可使用之定址方案的表1100。定址方案可當運用合適的經調適主控器裝置實施時提供某些潛時縮短。在一個實例中，位址可被指派至至多7個裝置(包括較高優先權裝置1110、1112及較低優先權裝置1114)。在位址仲裁期間，每一裝置1102基於在串列匯流排上傳輸之位址為易於可識別的。在實例中，最高優先權裝置1110為具有將在位址仲裁中造成SDA 902在MSB傳輸區間期間被驅動為低之位址的唯一裝置。第二高優先權裝置1112為具有當最高優先權裝置1110未參與位址仲裁時，將在位址仲裁中造成SDA 902在第二高有效位元傳輸區間期間被驅動為低的唯一裝置。在位址仲裁期間，最高優先權參與裝置1102可基於SDA 902上之第一低傳輸之時序得以唯一地識別。表1100在使用較早終止時提供總位址傳輸時間1106及自經縮減位址仲裁時間1106積累的所節省時間1108，且截斷位址欄位1104。

根據本發明之某些態樣，在第一確證裝置得以識別之後，可藉由傳輸停止較早來終止位址仲裁。較早終止可受限於頻帶內中斷及/或熱加入請求。在某些情況下，可針對次要主控器請求而准許較早終止。較早終止可能不會適合於受控器起始之位址仲裁。舉例而言，受控器裝置可能不會經調適以支援較早終止。

在一些實施中，當電流匯流排主控器意欲讀取贏得位址仲裁之受控器裝置時，停止可用於較早位址仲裁終止。當電流匯流排主控器並不意欲讀取贏得位址仲裁之受控器裝置，但意欲定址具有與耦接至串列匯流排之裝置不相關之位址的另一受控器裝置時，重複開始可用於較早位址仲裁終止。

圖12為說明由根據本文所揭示之某些態樣的主控器裝置執行的位址仲裁之某些態樣的流程圖1200。

在區塊1202處，主控器裝置可起始可仲裁位址標頭之傳輸。受控器裝置或次要主控器裝置可參與以位址欄位之第一位元(MSB)開始的位址仲裁。在實例中，主控器裝置使用經初始化以指向MSB的指標追蹤位址欄位中之位元位置。最高次序位元中之至少一者(包括MSB)可經分配以指示優先權裝置。主控器裝置停用推挽模式及/或在耦接至SDA 902之線驅動器中啟用開放汲極模式。

在區塊1204處，主控器裝置可在SCL 904中之時脈脈衝之上升邊緣上讀取位址欄位之當前位元。在區塊1206處，主控器裝置可判定當前位元是否具有零值，其可指示高優先權裝置嘗試贏得仲裁。若當前位元具有零值，則處理程序在區塊1214處繼續。

在區塊1214處，主控器裝置可判定位址仲裁之較早終止是否得以組態。較早終止可經組態用於所有仲裁處理程序、用於某些類型之仲裁處理程序，及/或用於對應於贏得仲裁之裝置的某些位址。若位址仲裁之較早終止已經組態，則主控器裝置可在區塊1216處發送停止或重複開始以終止處理程序。若位址仲裁之較早終止未經組態，則處理程序可在區塊1212處讀取所完成之位址欄位之後終止。

若在區塊1206處，主控器裝置判定當前位元具有非零值，則處理程序在區塊1208處繼續，其中位元指標遞增至下一位元。在區塊1210處，主控器裝置可使用位元指標或以其他方式判定是否所有優先權位元均已讀取。若更多與高優先權裝置相關聯之位址位元仍可能由請求裝置傳輸，則處理程序在區塊1204處恢復執行。當不再有與高優先權裝置相關聯之位址位元仍可能被傳輸時，處理程序可在區塊1212處讀取完成之位址欄位之後終止。

當較早終止得以組態時，主控器裝置可緊接在判定當前位元具有零值之後獲取SDA 902之控制。還未驅動SDA 902的裝置已失去仲裁，且在仲裁處理程序之剩餘部分期間並不試圖獲取SDA 902之控制。在SCL 904上之脈衝的下降邊緣上，將當前位元值驅動為零的裝置釋放SDA 902，且並不試圖傳輸額外位址位元。任何較早終止出現在已傳輸第一零值位址位元之後。

在區塊1216處，可使用停止或重複開始實現較早終止。當主控器裝置意欲自受控器裝置讀取時，主控器裝置可在於SCL 904上所傳輸之脈衝上提供上升邊緣，同時SDA 902維持於低狀態中。主控器裝置可接著藉由將SDA 902驅動為高來傳輸停止。匯流排上的除經由仲裁請求讀取之受控器之外的裝置重設其介面邏輯並等待下一開始狀況。主控器裝置可在SCL 904上提供下降邊緣，其被習知I3C或I2C受控器裝置忽略。主控器裝置可接著在SCL 904上提供脈衝以進行異動。異動可包括讀取、寫入或讀取及寫入之一組合。假設異動保持於SDR模式中，習知受控器裝置未受時脈脈衝影響。異動之類型可藉由主控器裝置與對應受控器裝置之間的私用合約進行組態。

在一些情況下，當自較早終止僅僅存在一個可能後續時，獲得最快配置。亦即，系統可經組態以進行讀取或寫入異動任一者，其中資料之類型具有經商定或經組態含義。在一些情況下，適應若干可能性，其中可最初寫入一程式碼以指示異動之剩餘部分的字元。在一個實例中，可最初寫入半位元組(4位元)或更少。在其他情況下，異動之剩餘部分的字元可以其他方法傳達，包括(例如)使用較早終止相對於「0」值之時序或在一個SCL脈衝之後。

當主控器裝置並不意欲與受控器裝置參與異動時，主控器裝置可將SDA 902驅動為高，同時SCL 904為低。主控器裝置可接著在SCL 904上提供脈衝之上升邊緣。主控器裝置可提供重複開始，從而將SDA 902驅動為低同時SCL 904為高。回應於重複開始，串列匯流排上之所有裝置監視串列匯流排判定是否傳輸其位址。主控器裝置可提供非存在位址繼之以停止，或有效受控器位址繼之以與彼對應受控器裝置之通信。

在一個實例中，當主控器裝置意欲進行與贏得仲裁之受控器裝置之寫入異動時，主控器裝置可在SCL 904上提供脈衝，且抑制在SCL 904為高時改變SDA 902之位準。贏得仲裁之受控器裝置識別出主控器裝置意欲傳輸，且因此在資料傳送(除如所提供之ACK/NACK發信以外)期間並不驅動SDA 902。主控器裝置可提供停止狀況以便重設習知受控器裝置。主控器裝置可接著使用類似於用以讀取贏得仲裁之受控器裝置之發信的發信將資料寫入至受控器裝置。
處理電路及方法之實例

圖13為說明用於採用可經組態以執行本文中所揭示之一或多個功能的處理電路1302之設備1300的硬體實施之實例的圖式。根據本發明之各種態樣，元件或元件之任何部分或如本文所揭示之元件的任何組合可使用處理電路1302來實施。處理電路1302可包括由硬體與軟體模組之某一組合控制的一或多個處理器1304。處理器1304之實例包括微處理器、微控制器、數位信號處理器(DSP)、SoC、ASIC、場可程式化閘陣列(FPGA)、可程式化邏輯裝置(PLD)、狀態機、定序器、閘控邏輯、離散硬體電路及經組態以執行貫穿本發明所描述之各種功能性的其他合適之硬體。一或多個處理器1304可包括執行特定功能並可藉由軟體模組1316中的一者而組態、擴充或控制之專用處理器。一或多個處理器1304可經由在初始化期間載入的軟體模組1316之組合而組態，且另外藉由在操作期間載入或卸載一或多個軟體模組1316而組態。在各種實例中，處理電路1302可使用狀態機、定序器、信號處理器及/或通用處理器，或此類裝置及電路之組合實施。

在所說明之實例中，可藉由匯流排架構來實施處理電路1302，該匯流排架構一般藉由匯流排1310來表示。匯流排1310可取決於處理電路1302之特定應用及總設計約束而包括任何數目個互連匯流排及橋接器。匯流排1310將包括一或多個處理器1304之各種電路與儲存器1306連結在一起。儲存器1306可包括記憶體裝置及大容量儲存裝置，且可在本文中稱為電腦可讀媒體及/或處理器可讀媒體。匯流排1310亦可連結各種其他電路，諸如時序源、定時器、周邊裝置、電壓調節器及功率管理電路。匯流排介面1308可在匯流排1310與一或多個收發器1312之間提供一介面。收發器1312可經提供用於藉由處理電路支援之每一網路連接技術。在一些情況下，多個網路連接技術可共用在收發器1312中發現的電路系統或處理模組中之一些或全部。每一收發器1312提供用於經由傳輸媒體與各種其他設備通信的構件。取決於設備1300之本質，使用者介面1318 (例如，小鍵盤、顯示器、揚聲器、麥克風、操縱桿)亦可提供，且可直接地或經由匯流排介面1308以通信方式耦接至匯流排1310。

處理器1304可負責管理匯流排1310及負責可包括儲存於可包括儲存器1306之電腦可讀媒體中的軟體之執行的通用處理。就此而言，包括處理器1304之處理電路1302可用於實施本文所揭示之方法、功能及技術中的任一者。儲存器1306可用於儲存在執行軟體時藉由處理器1304操縱的資料，且軟體可經組態以實施本文所揭示之方法中的任一者。

處理電路1302中之一或多個處理器1304可執行軟體。軟體應廣泛地解釋為意謂指令、指令集、代碼、碼段、程式碼、程式、子程式、軟體模組、應用程式、軟體應用程式、軟體套件、常式、次常式、目標、可執行碼、執行緒、程序、功能、演算法等，而不管其是被稱作軟體、韌體、中間軟體、微碼、硬體描述語言抑或其他者。軟體可以電腦可讀形式駐留在儲存器1306或外部電腦可讀媒體中。外部電腦可讀媒體及/或儲存器1306可包括非暫時性電腦可讀媒體。藉助於實例，非暫時性電腦可讀媒體包括磁性儲存裝置(例如，硬碟、軟碟、磁條)、光碟(例如，緊密光碟(CD)或數位多功能光碟(DVD))、智慧卡、快閃記憶體裝置(例如，「快閃驅動器」、卡、棒或隨身碟)、RAM、ROM、可程式化唯讀記憶體(PROM)、包括EEPROM之可抹除式PROM (EPROM)、暫存器、可移除式磁碟，及用於儲存可藉由電腦存取及讀取之軟體及/或指令的任何其他合適之媒體。藉助於實例，電腦可讀媒體及/或儲存器1306亦可包括載波、傳輸線，及用於傳輸可由電腦存取及讀取的軟體及/或指令的任何其他合適之媒體。電腦可讀媒體及/或儲存器1306可駐留於處理電路1302中、位於處理器1304中、在處理電路1302外部，或分佈於包括處理電路1302之多個實體上。電腦可讀媒體及/或儲存器1306可實施於電腦程式產品中。藉助於實例，電腦程式產品可將電腦可讀媒體包括於封裝材料中。熟習此項技術者將認識到取決於特定應用及強加於整個系統上的總設計約束而最佳地實施呈現在整個本發明中之所描述功能性的方式。

儲存器1306可維持在可載入碼段、模組、應用程式、程式等(其可在本文中稱為軟體模組1316)中維持及/或組織的軟體。軟體模組1316中之每一者可包括指令及資料，其當安裝或載入於處理電路1302上並藉由一或多個處理器1304執行時促成控制一或多個處理器1304之操作的執行時間影像1314。當經執行時，某些指令可引起處理電路1302根據本文中所描述的某些方法、演算法及處理程序執行功能。

一些軟體模組1316可在處理電路1302之初始化期間載入，且此等軟體模組1316可組態處理電路1302以使能夠執行本文中揭示之各種功能。舉例而言，一些軟體模組1316可組態內部裝置及/或處理器1304之邏輯電路1322，並可管理對諸如收發器1312、匯流排介面1308、使用者介面1318、定時器、數學共處理器等之外部裝置的存取。軟體模組1316可包括控制程式及/或作業系統，其與中斷處理常式及裝置驅動程式相互作用，並控制對由處理電路1302提供之各種資源的存取。資源可包括記憶體、處理時間、對收發器1312之存取、使用者介面1318等等。

處理電路1302之一或多個處理器1304可為多功能的，藉此一些軟體模組1316經載入並經組態以執行不同功能或相同功能之不同個例。一或多個處理器1304可另外經調適以管理回應於來自(例如)使用者介面1318、收發器1312及裝置驅動器之輸入而起始的背景任務。為支援多個功能之執行，一或多個處理器1304可經組態以提供多任務環境，藉此複數個功能中的每一者經實施為根據需要或所要藉由一或多個處理器1304服務的一組任務。在一個實例中，可使用在不同任務之間傳遞對處理器1304之控制的分時程式1320來實施多任務環境，藉此每一任務在完成任何未完成操作後及/或回應於諸如中斷之輸入而將一或多個處理器1304之控制返回至分時程式1320。當任務具有對一或多個處理器1304之控制時，處理電路有效地特定用於藉由與控制任務相關聯的功能解決的目的。分時程式1320可包括作業系統、在循環基礎上傳送控制之主迴路、根據功能之優先排序分配對一或多個處理器1304之控制的功能，及/或藉由將一或多個處理器1304之控制提供至處置功能而對外部事件作出回應的中斷驅動主迴路。

圖14為說明可在耦接至串列匯流排之主控器裝置處執行的處理程序的流程圖1400。該處理程序可針對於仲裁對串列匯流排之存取。在區塊1402處，主控器裝置可在串列匯流排之第一線上提供時脈信號。在區塊1404處，主控器裝置可組態耦接至串列匯流排之第二線的線驅動器以供開放汲極操作。在區塊1406處，主控器裝置可根據由時脈信號提供之時序經由線驅動器傳輸位址標頭。當一高優先權裝置經定址時，該位址標頭可包括具有一零值之至少一個最高有效位元。在區塊1408處，主控器裝置可在對應於至少一個最高有效位元之位元區間中偵測到第二線被驅動為低。在區塊1410處，主控器裝置可在偵測到第二線已被驅動為低之後組態線驅動器用於推挽操作。在區塊1412處，主控器裝置可在偵測到第二線已被驅動為低之後增大在時脈信號中提供時脈脈衝的速率。

在一些實例中，主控器裝置可在偵測到第二線已被驅動為低之後起始涉及高優先權裝置之資料傳送。該資料傳送可在完成該位址標頭之傳輸之後起始。

在一些實例中，主控器裝置可在偵測到第二線已被驅動為低之後造成涉及高優先權裝置及受控器裝置之資料交換。該資料交換可在完成該位址標頭之傳輸之後起始。

在一些實例中，主控器裝置可在偵測到第二線已被驅動為低之後傳輸經組態以終止位址標頭之傳輸的停止狀況。主控器裝置可在傳輸該停止狀況之後起始異動以自高優先權裝置讀取資料。

在一些實例中，主控器裝置可在偵測到第二線已被驅動為低之後在時脈信號之至少一個循環內將第二線驅動為低。主控器裝置可在該時脈信號之該至少一個循環期滿之後起始異動以將資料寫入至高優先權裝置。

在一些實例中，主控器裝置可在偵測到第二線已被驅動為低之後傳輸重複開始狀況。重複開始狀況可經組態以終止位址標頭之傳輸。主控器裝置可在傳輸重複開始狀況之後傳輸停止狀況。主控器裝置可在傳輸停止狀況之後起始異動以自除高優先權裝置之外的受控器裝置讀取資料。

在一些實例中，兩個或多於兩個高優先權裝置耦接至串列匯流排。每一高優先權裝置可經組態有具有一個零值最高有效位元之一裝置位址。兩個或多於兩個高優先權裝置可經組態有具有不同零值最高有效位元之裝置位址。

圖15為說明採用處理電路1502的設備1500的硬體實施之簡化實例的圖。處理電路通常具有可包括一或多個微處理器、微控制器、數位信號處理器、定序器及/或狀態機的控制器或處理器1516。可藉由匯流排架構實施處理電路1502，該匯流排架構一般藉由匯流排1520來表示。匯流排1520可取決於處理電路1502之特定應用及總設計約束而包括任何數目個互連匯流排及橋接器。匯流排1520將包括一或多個處理器及/或硬體模組之各種電路連結在一起，各種電路由控制器或處理器1516、模組或電路1504、1506及1508及處理器可讀儲存媒體1518表示。設備可使用實體層電路1514耦接至多導線通信鏈路。實體層電路1514可操作多導線串列匯流排1512以支援根據I3C協定之通信。匯流排1520亦可連結此項技術中已熟知且因此將並不更進一步描述之各種其他電路，諸如時序源、周邊裝置、電壓調節器及電力管理電路。

處理器1516負責一般處理，包括儲存於處理器可讀儲存媒體1518上的軟體、程式碼及/或指令之執行。電腦可讀儲存媒體可包括非暫時性儲存媒體。軟體在由處理器1516執行時使得處理電路1502執行上文針對任何特定設備描述的各種功能。電腦可讀儲存媒體可用於儲存當執行軟件時藉由處理器1516操縱的資料。處理電路1502進一步包括模組1504、1506及1508中之至少一者。模組1504、1506及1508可為在處理器1516中執行的駐留/儲存在處理器可讀儲存媒體1518中的軟體模組，耦接至處理器1516之一或多個硬體模組，或其某一組合。模組1504、1506及1508可包括微控制器指令、狀態機組態參數或其某一組合。

在一個組態中，設備1500包括實體層電路1514，該實體層電路可包括一或多個線驅動器電路，其包括耦接至多導線串列匯流排之第一導線的第一線驅動器及耦接至多導線串列匯流排1512之第二導線的第二線驅動器，及線驅動器組態模組及/或電路1506。在一個實例中，線驅動器組態模組及/或電路1506可造成線驅動器電路中之一或多者在推挽及/或開放汲極模式中操作。設備1500可包括經組態以在競爭對串列匯流排之存取的裝置之間仲裁的模組及/或電路1508。

在一個實例中，設備1500包括控制器，其經組態以提供時脈信號，組態線驅動器電路中之一者用於開放汲極操作，且根據由時脈信號提供之時序經由線驅動器電路傳輸位址標頭。當一高優先權裝置經定址時，該位址標頭可包括具有一零值之至少一個最高有效位元。該控制器可經組態以在對應於至少一個最高有效位元之位元區間中偵測到第二線被驅動為低，在偵測到第二線已被驅動為低之後組態線驅動器用於推挽操作，且在偵測到第二線已被驅動為低之後增大在時脈信號中提供時脈脈衝的速率。

該控制器可經組態以在偵測到第二線已被驅動為低之後起始涉及高優先權裝置之資料傳送。該資料傳送可在完成該位址標頭之傳輸之後起始。

該控制器可經組態以在偵測到第二線已被驅動為低之後造成涉及高優先權裝置及受控器裝置之資料交換。該資料交換可在完成該位址標頭之傳輸之後起始。

該控制器可經組態以在偵測到第二線已被驅動為低之後傳輸經組態以終止位址標頭之傳輸的停止狀況，且在傳輸該停止狀況之後起始異動以自高優先權裝置讀取資料。

該控制器可經組態以在偵測到第二線已被驅動為低之後在時脈信號之至少一個循環內將第二線驅動為低，且在該時脈信號之該至少一個循環期滿之後起始異動以將資料寫入至高優先權裝置。

該控制器可經組態以在偵測到第二線已被驅動為低之後傳輸重複開始狀況。重複開始狀況可經組態以終止位址標頭之傳輸。該控制器可經組態以在傳輸重複開始狀況之後傳輸停止狀況，且在傳輸停止狀況之後起始異動以自除高優先權裝置之外的受控器裝置讀取資料。

在另一實例中處理器可讀儲存媒體1518可儲存、維持或以其他方式包括程式碼，該程式碼在由處理器1516執行時使得處理器1516：在提供多個資料通道的串列匯流排之第一線上提供時脈信號；組態耦接至串列匯流排之第二線的線驅動器用於開放汲極操作；根據由時脈信號提供之時序經由線驅動器傳輸位址標頭；在對應於至少一個最高有效位元之位元區間中偵測到第二線被驅動為低；在偵測到第二線已被驅動為低之後組態線驅動器用於推挽操作；及在偵測到第二線已被驅動為低之後增大在時脈信號中提供時脈脈衝的速率。當一高優先權裝置經定址時，該位址標頭可包括具有一零值之至少一個最高有效位元。

處理器可讀儲存媒體1518可包括程式碼，該程式碼使得處理器1516在偵測到第二線已被驅動為低之後起始涉及高優先權裝置之資料傳送或資料交換。該資料傳送或資料交換可在位址標頭之傳輸完成之後起始。處理器可讀儲存媒體1518可包括程式碼，該程式碼使得處理器1516在偵測到第二線已被驅動為低之後傳輸經組態以終止位址標頭之傳輸的停止狀況，且在傳輸該停止狀況之後起始異動以自高優先權裝置讀取資料。

處理器可讀儲存媒體1518可包括程式碼，該程式碼使得處理器1516在偵測到第二線已被驅動為低之後在時脈信號之至少一個循環內將第二線驅動為低，且在該時脈信號之該至少一個循環期滿之後起始異動以將資料寫入至高優先權裝置。

處理器可讀儲存媒體1518可包括程式碼，該程式碼使得處理器1516在偵測到第二線已被驅動為低之後傳輸重複開始狀況，在傳輸重複開始狀況之後傳輸停止狀況，且在傳輸停止狀況之後起始異動以自除高優先權裝置之外的受控器裝置讀取資料。重複開始狀況可經組態以終止位址標頭之傳輸。

在一些實例中，兩個或多於兩個高優先權裝置耦接至串列匯流排，且每一高優先權裝置經組態有具有一個零值最高有效位元之裝置位址。兩個或多於兩個高優先權裝置可經組態有具有不同零值最高有效位元之裝置位址。

應理解，所揭示處理程序中之步驟的具體特定次序或層次為例示性方法之說明。基於設計偏好，應理解，可重新配置處理程序中之步驟的特定次序或層次。另外，可組合或省略一些步驟。隨附方法主張以樣本次序呈現各種步驟之元件，且並不意謂受限於所呈現之特定次序或層次。

提供先前描述以使任何熟習此項技術者能夠實踐本文中所描述之各種態樣。對此等態樣之各種修改對於熟習此項技術者而言將為顯而易見的，且本文中定義之一般原理可應用於其他態樣。因此，申請專利範圍不意欲限於本文中所展示的態樣，而是將被賦予與語言申請專利範圍一致的完整範圍，其中以單數形式參考一元件不意欲意謂「一個且僅有一個」，除非明確地如此陳述，而是表示「一或多個」。除非另外特定地陳述，否則術語「一些」指代一或多個。一般熟習此項技術者已知或稍後將知曉的貫穿本發明所描述之各種態樣的元件之所有結構及功能等效物以引用的方式明確地併入本文中，且意欲由申請專利範圍涵蓋。此外，本文中所揭示之任何內容均不意欲專用於公眾，無論申請專利範圍中是否明確敍述此揭示內容。沒有申請專利範圍元件將被解釋為手段加功能，除非元件係使用片語「用於……之構件」來明確地敍述。

100‧‧‧設備

102‧‧‧處理電路

104‧‧‧特殊應用積體電路(ASIC)

106‧‧‧周邊裝置

108‧‧‧收發器

110‧‧‧數據機

112‧‧‧處理器

114‧‧‧機載記憶體

116‧‧‧匯流排介面電路

118a‧‧‧匯流排

118b‧‧‧匯流排

120‧‧‧匯流排

122‧‧‧處理器可讀儲存器

124‧‧‧天線

126‧‧‧顯示器

128‧‧‧開關或按鈕

130‧‧‧開關或按鈕

132‧‧‧外部小鍵盤

200‧‧‧通信鏈路

202‧‧‧串列匯流排

204‧‧‧主控器裝置

206‧‧‧裝置

208‧‧‧裝置

210‧‧‧裝置

212‧‧‧裝置

214‧‧‧裝置

216‧‧‧裝置

300‧‧‧設備

302‧‧‧匯流排主控器裝置

304‧‧‧介面控制器

306‧‧‧組態暫存器

308‧‧‧時脈產生電路

310‧‧‧收發器

312‧‧‧控制邏輯

314a‧‧‧線驅動器/接收器

314b‧‧‧線驅動器/接收器

316‧‧‧資料線

318‧‧‧時脈線

320‧‧‧串列匯流排

322₀、322₁、322₂、322_N‧‧‧受控器裝置

324‧‧‧儲存器

326‧‧‧時序時脈

328‧‧‧時脈信號

332‧‧‧控制功能、模組或電路

334‧‧‧組態暫存器

336‧‧‧儲存器

338‧‧‧時序時脈

340‧‧‧收發器

342‧‧‧控制邏輯

344a‧‧‧線驅動器/接收器

344b‧‧‧線驅動器/接收器

346‧‧‧時脈產生及/或恢復電路

348‧‧‧時脈信號

400‧‧‧時序圖

402‧‧‧串列資料線(SDA)導線

404‧‧‧串列時脈線(SCL)導線

406‧‧‧設置時間

408‧‧‧保持時間

410‧‧‧持續時間

412‧‧‧脈衝

414‧‧‧最小持續時間

416‧‧‧轉變

418‧‧‧轉變

420‧‧‧時序圖

422‧‧‧開始狀況

424‧‧‧開始狀況

500‧‧‧時序圖

502‧‧‧串列資料線(SDA)線

504‧‧‧串列時脈線(SCL)線

506‧‧‧第一開始狀況

508‧‧‧停止狀況

510‧‧‧連續開始狀況

512‧‧‧忙碌週期

514‧‧‧閒置週期

520‧‧‧時序圖

522‧‧‧串列資料線(SDA)導線

524‧‧‧串列時脈線(SCL)導線

526‧‧‧開始狀況

528‧‧‧重複開始狀況

530‧‧‧閒置週期

532‧‧‧第一忙碌週期

534‧‧‧第二忙碌週期

600‧‧‧圖

602‧‧‧串列資料線(SDA)導線

604‧‧‧串列時脈線(SCL)導線

606‧‧‧開始狀況

608‧‧‧停止狀況

610‧‧‧七位元位址

612‧‧‧寫入/讀取命令位元

614‧‧‧時脈區間

700‧‧‧時序圖

702‧‧‧第一導線/資料導線

704‧‧‧第二導線/時脈導線

706‧‧‧開始狀況

708‧‧‧停止狀況

710‧‧‧重複開始

712‧‧‧發信狀態

714‧‧‧脈衝

720‧‧‧命令碼傳輸

722‧‧‧起始器

724‧‧‧位址標頭

726‧‧‧命令碼

728‧‧‧資料

730‧‧‧終止器

800‧‧‧非可仲裁位址標頭

802‧‧‧串列資料線(SDA)

804‧‧‧串列時脈線(SCL)

806‧‧‧上升邊緣

808‧‧‧位元區間

820‧‧‧可仲裁位址標頭

822‧‧‧上拉邊緣

824‧‧‧位元區間

900‧‧‧第一位址仲裁

902‧‧‧串列資料線(SDA)

904‧‧‧串列時脈線(SCL)

906‧‧‧開放汲極持續時間

908‧‧‧推挽持續時間

910‧‧‧第二位址仲裁

912‧‧‧開放汲極持續時間

914‧‧‧開放汲極持續時間

916‧‧‧推挽持續時間

920‧‧‧第三位址仲裁

922‧‧‧開放汲極持續時間

924‧‧‧開放汲極持續時間

926‧‧‧開放汲極持續時間

928‧‧‧推挽持續時間

1000‧‧‧表

1002‧‧‧第一位址

1004‧‧‧第二位址

1006‧‧‧第三位址

1008‧‧‧一系列位址

1010‧‧‧位址欄位

1012‧‧‧仲裁時間列

1014‧‧‧時序增益

1100‧‧‧表

1102‧‧‧裝置

1104‧‧‧位址欄位

1106‧‧‧經縮減位址仲裁時間

1108‧‧‧所節省時間

1110‧‧‧最高優先權裝置

1112‧‧‧第二高優先權裝置

1114‧‧‧較低優先權裝置

1200‧‧‧流程圖

1202‧‧‧區塊

1204‧‧‧區塊

1206‧‧‧區塊

1208‧‧‧區塊

1210‧‧‧區塊

1212‧‧‧區塊

1214‧‧‧區塊

1216‧‧‧區塊

1300‧‧‧設備

1302‧‧‧處理電路

1304‧‧‧處理器

1306‧‧‧儲存器

1308‧‧‧匯流排介面

1310‧‧‧匯流排

1312‧‧‧收發器

1314‧‧‧執行時間影像

1316‧‧‧軟體模組

1318‧‧‧使用者介面

1320‧‧‧分時程式

1322‧‧‧邏輯電路

1400‧‧‧流程圖

1402‧‧‧區塊

1404‧‧‧區塊

1406‧‧‧區塊

1408‧‧‧區塊

1410‧‧‧區塊

1500‧‧‧設備

1502‧‧‧處理電路

1504‧‧‧模組或電路

1506‧‧‧模組或電路

1508‧‧‧模組或電路

1512‧‧‧多導線串列匯流排

1514‧‧‧實體層電路

1516‧‧‧控制器或處理器

1518‧‧‧處理器可讀儲存媒體

1520‧‧‧匯流排

t_HOLD‧‧‧保持時間

t_HIGH‧‧‧持續時間

t_LOW‧‧‧低週期的最小持續時間

t_SU‧‧‧設置時間

圖1說明根據複數個可用標準中之一者選擇性地操作的採用介於IC裝置之間的資料鏈路之設備。

圖2說明其中複數個裝置使用串列匯流排來連接的通信介面。

圖3說明包括連接至串列匯流排之多個裝置的設備之某些態樣。

圖4說明習知I2C匯流排上的SDA與SCL導線之間的時序關係的某些態樣。

圖5為說明與在I2C匯流排上傳輸之多個圖框相關聯的時序之時序圖。

圖6說明與根據I2C協定被發送至受控器裝置之命令字語相關的時序。

圖7包括說明當串列匯流排在由I3C規範定義之操作模式中操作時在串列匯流排上發信的時序圖。

圖8說明根據I3C協定傳輸之位址標頭。

圖9說明與位址仲裁相關的時序之某些態樣，該位址仲裁涉及根據本文所揭示之某些態樣進行組態的裝置。

圖10為根據本文所揭示之某些態樣的繪示可使用之第一定址方案之表。

圖11為繪示根據本文所揭示之某些態樣可使用之第二定址方案的表。

圖12為根據本文所揭示之某些態樣的繪示用於耦接至串列匯流排之低潛時應用程式的仲裁優先權方案之某些態樣的第一流程圖。

圖13為繪示採用可根據本文所揭示之某些態樣調適的處理電路之設備之實例的方塊圖。

圖14為根據本文所揭示之某些態樣的繪示用於耦接至串列匯流排之低潛時應用程式的仲裁優先權方案之某些態樣的第二流程圖。

圖15說明根據本文所揭示之某些態樣的支援用於耦接至串列匯流排之低潛時應用程式的仲裁優先權方案的經調適設備之硬體實施。

Claims

一種用於仲裁對一串列匯流排之存取的方法，該方法包含：在該串列匯流排之一第一線上提供一時脈信號；組態耦接至該串列匯流排之一第二線的一線驅動器以用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭，其中當一高優先權裝置經定址時，該位址標頭包括具有一零值之至少一個最高有效位元；在對應於該至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器以用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。
如請求項1之方法，其進一步包含：在偵測到該第二線已被驅動為低之後起始涉及該高優先權裝置之一資料傳送。
如請求項2之方法，其中該資料傳送在完成該位址標頭之傳輸之後起始。
如請求項1之方法，其進一步包含：在偵測到該第二線已被驅動為低之後造成涉及該高優先權裝置及一受控器裝置之一資料交換。
如請求項4之方法，其中該資料交換在完成該位址標頭之傳輸之後起始。
如請求項1之方法，其進一步包含：在偵測到該第二線已被驅動為低之後傳輸經組態以終止該位址標頭之傳輸的一停止狀況；及在傳輸該停止狀況之後起始一異動以自該高優先權裝置讀取資料。
如請求項1之方法，其進一步包含：在偵測到該第二線已被驅動為低之後在該時脈信號之至少一個循環內將該第二線驅動為低；及在該時脈信號之該至少一個循環期滿之後起始一異動以將資料寫入至該高優先權裝置。
如請求項1之方法，其進一步包含：在偵測到該第二線已被驅動為低之後傳輸一重複開始狀況，其中該重複開始狀況經組態以終止該位址標頭之傳輸；及在傳輸該重複開始狀況之後起始一異動以自除該高優先權裝置之外的一受控器裝置讀取資料。
如請求項1之方法，其中兩個或多於兩個高優先權裝置耦接至該串列匯流排，其中每一高優先權裝置經組態有具有一個零值最高有效位元之一裝置位址。
如請求項9之方法，其中該兩個或多於兩個高優先權裝置經組態有具有不同零值最高有效位元之裝置位址。
一種設備，其包含：一匯流排介面，其經組態以將該設備耦接至一串列匯流排，該串列匯流排具有經組態以攜載一時脈信號之一第一線，該匯流排介面包括經調適以驅動該串列匯流排之一第二線的一線驅動器；及一控制器，其經組態以：提供該時脈信號；組態該線驅動器用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭，其中當一高優先權裝置經定址時，該位址標頭包括具有一零值之至少一個最高有效位元；在對應於該至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。
如請求項11之設備，其中該控制器經進一步組態以：在偵測到該第二線已被驅動為低之後起始涉及該高優先權裝置之一資料傳送。
如請求項12之設備，其中該資料傳送在完成該位址標頭之傳輸之後起始。
如請求項11之設備，其中該控制器經進一步組態以：在偵測到該第二線已被驅動為低之後造成涉及該高優先權裝置及一受控器裝置之一資料交換。
如請求項14之設備，其中該資料交換在完成該位址標頭之傳輸之後起始。
如請求項11之設備，其中該控制器經進一步組態以：在偵測到該第二線已被驅動為低之後傳輸經組態以終止該位址標頭之傳輸的一停止狀況；及在傳輸該停止狀況之後起始一異動以自該高優先權裝置讀取資料。
如請求項11之設備，其中該控制器經進一步組態以：在偵測到該第二線已被驅動為低之後在該時脈信號之至少一個循環內將該第二線驅動為低；及在該時脈信號之該至少一個循環期滿之後起始一異動以將資料寫入至該高優先權裝置。
如請求項11之設備，其中該控制器經進一步組態以：在偵測到該第二線已被驅動為低之後傳輸一重複開始狀況，其中該重複開始狀況經組態以終止該位址標頭之傳輸；及在傳輸該重複開始狀況之後起始一異動以自除該高優先權裝置之外的一受控器裝置讀取資料。
如請求項11之設備，其中兩個或多於兩個高優先權裝置耦接至該串列匯流排，其中每一高優先權裝置經組態有具有一個零值最高有效位元之一裝置位址。
如請求項19之設備，其中該兩個或多於兩個高優先權裝置經組態有具有不同零值最高有效位元之裝置位址。
一種包括程式碼之處理器可讀儲存媒體，該程式碼在由一處理器執行時使得該處理器執行以下操作：在提供多個資料通道的一串列匯流排之一第一線上提供一時脈信號；組態耦接至該串列匯流排之一第二線的一線驅動器用於開放汲極操作；根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭，其中當一高優先權裝置經定址時，該位址標頭包括具有一零值之至少一個最高有效位元；在對應於該至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低；在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作；及在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率。
如請求項21之儲存媒體，其進一步包含使得該處理器執行以下操作之程式碼：在偵測到該第二線已被驅動為低之後起始涉及該高優先權裝置之一資料傳送，其中該資料傳送在完成該位址標頭之傳輸之後起始。
如請求項21之儲存媒體，其進一步包含使得該處理器執行以下操作之程式碼：在偵測到該第二線已被驅動為低之後造成涉及該高優先權裝置及一受控器裝置之一資料交換。
如請求項23之儲存媒體，其中該資料交換在完成該位址標頭之傳輸之後起始。
如請求項21之儲存媒體，其進一步包含使得該處理器執行以下操作之程式碼：在偵測到該第二線已被驅動為低之後傳輸經組態以終止該位址標頭之傳輸的一停止狀況；及在傳輸該停止狀況之後起始一異動以自該高優先權裝置讀取資料。
如請求項21之儲存媒體，其進一步包含使得該處理器執行以下操作之程式碼：在偵測到該第二線已被驅動為低之後在該時脈信號之至少一個循環內將該第二線驅動為低；及在該時脈信號之該至少一個循環期滿之後起始一異動以將資料寫入至該高優先權裝置。
如請求項21之儲存媒體，其進一步包含使得該處理器執行以下操作之程式碼：在偵測到該第二線已被驅動為低之後傳輸一重複開始狀況，其中該重複開始狀況經組態以終止該位址標頭之傳輸；及在傳輸該重複開始狀況之後起始一異動以自除該高優先權裝置之外的一受控器裝置讀取資料。
如請求項21之儲存媒體，其中兩個或多於兩個高優先權裝置耦接至該串列匯流排，其中每一高優先權裝置經組態有具有一個零值最高有效位元之一裝置位址。
如請求項28之儲存媒體，其中該兩個或多於兩個高優先權裝置經組態有具有不同零值最高有效位元之裝置位址。
一種設備，其包含：用於在提供多個資料通道的一串列匯流排之一第一線上提供一時脈信號的構件；用於組態耦接至該串列匯流排之一第二線的一線驅動器用於開放汲極操作的構件；用於根據由該時脈信號提供之時序經由該線驅動器傳輸一位址標頭的構件，其中當一高優先權裝置經定址時，該位址標頭包括具有一零值之至少一個最高有效位元；用於在對應於該至少一個最高有效位元之一位元區間中偵測到該第二線被驅動為低的構件；用於在偵測到該第二線已被驅動為低之後組態該線驅動器用於推挽操作的構件；及用於在偵測到該第二線已被驅動為低之後增大在該時脈信號中提供時脈脈衝的速率的構件。