TW201913764A - 具有平面鈍化層之半導體裝置 - Google Patents

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Abstract

一種半導體裝置包含：突出的導電結構，此突出的導電結構從半導體裝置的第一表面突伸出一高度；以及第一鈍化層，此第一鈍化層覆蓋此突出的導電結構達第一厚度，此第一鈍化層覆蓋此第一表面達第二厚度，且第二厚度大於第一厚度，其中此第一鈍化層在第一厚度和第二厚度上方的頂表面上是平坦的。

Description

具有平面鈍化層之半導體裝置
本揭露係有關一種半導體裝置及其製造方法，且特別是提供一種具有平面鈍化層之半導體裝置及其製造方法。
半導體產業已經在追求具有更低成本的更高裝置密度方面取得了重大進展。半導體裝置或積體電路(Integrated Circuit；IC)、材料和設計中的技術進步已經逐漸產出更小和更複雜的電路。在半導體裝置進化的過程中，功能密度(例如，每晶片面積的內連接裝置的數目)已普遍增加，而幾何尺寸已減小。此種尺寸縮減製程通常藉由提高生產效率和降低相關成本來提供益處。
然而，增大的功能密度已經增加了半導體裝置的複雜性，如藉由減小半導體裝置上的內連接層和各裝置之間的距離，以及減少用於構成各種裝置和層的材料的量。此可導致半導體裝置隨著功能密度的增加而變得更加脆弱，特別是在處理或封裝半導體裝置時。因此，在半導體處理期間存在更大的每晶片面積故障機會。
因此，傳統的半導體裝置製造和處理不是完全令人滿意的。
根據本揭露之一態樣，具有平面鈍化層之半導體裝置包含：突出的導電結構及第一鈍化層。突出的導電結構從第一表面突伸出一高度。第一鈍化層覆蓋突出的導電結構達第一厚度，且第一鈍化層覆蓋第一表面達第二厚度，其中第二厚度大於第一厚度。第一鈍化層在第一厚度和第二厚度上方的頂表面處是平坦的。
100‧‧‧方法
102/104/106/108/110/112‧‧‧操作
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧導電特徵
206/208‧‧‧導電結構
210/212‧‧‧阻障層
214/216/217‧‧‧隔離層
218‧‧‧導電結構
220‧‧‧表面
222‧‧‧半導體裝置表面
223‧‧‧平面共形鈍化層
224‧‧‧平面鈍化層
225‧‧‧最高點
226‧‧‧平坦化厚度
227‧‧‧最低點
228‧‧‧最小平坦化厚度
230‧‧‧額外鈍化層
232‧‧‧溝槽
236‧‧‧阻障層
當結合附圖一起閱讀時，從以下詳細描述可最好地理解本揭露的各方面。應當注意的是，各種特徵不一定按比例繪製。事實上，為了使論述清楚，可任意地增大或減小各種特徵的尺寸和幾何形狀。
圖1繪示根據一些實施例的用於形成包含平面鈍化層的半導體裝置的例示性方法的流程圖。
圖2A、圖2B、圖2C、圖2D、圖2E和圖2F分別繪示根據一些實施例，藉由圖1的方法所製造的例示性半導體裝置在各種製造階段期間的剖視圖。
以下揭示內容描述了用於實施標的的不同特徵的各種示例性實施例。下文描述了各部件和佈置的特定實例以簡化本揭露。此些當然僅僅是實例，而非意欲為限制性的。例如，應當理解，當裝置被稱為「連接到」或「耦接到」另一裝置時，此裝置可直接連接到另一裝置或耦接到另一裝置，或者可存在一個或多個中間裝置。
此外，本揭露可在各種實例中重複附圖標記和/或字母。此重複是為了簡單和清楚的目的，並且本身並不規定所論述的各種實施例和/或構造之間的關係。
此外，在本文中可使用諸如「在…下方」、「在…下面」、「在…下部」、「在…上方」、「在…上部」等之類的空間相對術語，以便於描述，從而描述如圖所示的一個裝置或特徵與另一個元或特徵的關係。空間相對術語意欲涵蓋除了附圖中描繪的取向之外，裝置在使用或操作中的不同取向。裝置可以不同方式定位(旋轉90度或在其他方位上)，並且本文所用的空間相對描述詞可同樣相應地解釋。
本揭露提供了具有平面鈍化層的半導體裝置的各種實施例。鈍化層可為形成在半導體裝置的可覆蓋表面上的保護層或塗層，以在處理或封裝期間保護半導體裝置。半導體裝置的可覆蓋表面可為半導體裝置中可用鈍化層覆蓋的任何表面。以下將至少結合圖2D來論述可覆蓋表面的例子。鈍化層可為半導體裝置的部分，並且可保護半導體裝置免受各種應力源，例如：擠壓、濕氣、熱、剪切力、危害介 質(例如，危害化學物質或氣體)，或者任何其他對半導體裝置可導致外部損傷的影響。
通常，鈍化層可與半導體裝置的可覆蓋表面共形，以作為在半導體裝置的頂部上共形地形成的薄層。半導體裝置可包含非平面結構，如從半導體裝置的可覆蓋表面突伸出或者壓入半導體裝置的可覆蓋表面的結構(例如，此可覆蓋表面的多個部分高於或低於可覆蓋表面的其他區域)。此些非平面結構可包含突出的導電結構(例如，從半導體裝置突伸出的導電結構，在下面進一步論述)，此突出的導電結構促進半導體裝置封裝，或者在不同半導體裝置之間或者在半導體裝置與另一電子裝置之間的介面。然而，當鈍化層與具有非平面結構的半導體裝置共形時，可能存在沿著鈍化層的弱點。舉例而言，共形鈍化層可包含沿著鈍化層的非平面特徵(如突出、凹陷，以及到突出和凹陷或從突出和凹陷的過渡(如拐角))，其中非平面結構從半導體裝置的表面突伸出或凹陷到半導體裝置的表面內。在此些非平面特徵的鈍化層可能具有引起更大應力的弱點，因為應力源可能更集中於此些非平面特徵(由於各種因素，如更大的剪切力、更大的擠壓力、更大的應力源濃度或更多暴露於應力源的表面積)而不是鈍化層的其他平面位置處。換句話說，半導體裝置的可覆蓋表面可具有非平面結構，而覆蓋(例如，塗覆)此非平面結構的共形鈍化層可具有非平面特徵(以及相關的弱點)。
因此，根據各種實施例的系統和方法描述了可形成在具有非平面結構的半導體裝置上的平面鈍化層(即，即使可覆蓋的半導體裝置表面包含突出、凹陷，以及到突出和凹陷和從突出和凹陷的過渡(如拐角)，亦可被形成的平面鈍化層)。此些平面鈍化層可包含自半導體裝置的可覆蓋表面的厚度(例如，平坦化厚度)，且此厚度足以使平坦化製程平坦化非平面結構上方的鈍化層的表面(例如，使鈍化層的表面變平或是平坦的)，並產生平面鈍化層。另外，此平面鈍化層可形成以替代或替換在非平面結構上方形成的第一共形鈍化層(例如，在可覆蓋的半導體裝置表面上方所形成的最低共形鈍化層之上形成有其他鈍化層)。因此，形成在平面鈍化層的頂部上的額外鈍化層亦可為平坦的，並且沒有由於非平面特徵而導致的弱點。
在某些實施例中，可跨半導體裝置形成鈍化層，除非暴露可覆蓋的半導體表面(其可包含非平面結構)是有利的，諸如用於可在半導體裝置封裝期間利用的突出、凹陷或其他基於接觸的內連接。因此，鈍化層可具有開口(例如，由於被蝕穿或未在特定位置處形成)，以暴露下方的可覆蓋的半導體表面(其可包含非平面結構)，從而促進各種功能性，如半導體裝置封裝。然而，出於功能目的而未暴露之半導體裝置的剩餘表面上方的平面鈍化層可呈現為平坦且沒有弱點。
因此，平面鈍化層可有利地不具有非平面特徵，如上所述的非平面特徵可為沿著鈍化層的弱點，其更易 受存在於覆蓋半導體裝置的非平面結構的共形鈍化層上的應力源的影響。
圖1繪示根據本揭露的一個或多個實施例的用於形成具有平面鈍化層的半導體裝置的方法100的流程圖。應注意的是，方法100僅僅是一個例子，而非意欲限制本揭露。因此，應理解的是，可在圖1的方法100之前、期間和之後提供額外的操作，可省略某些操作，並且可僅在本文中簡要描述一些其他操作。
在一些實施例中，方法100的操作可與分別如圖2A、圖2B、圖2C、圖2D、圖2E和圖2F所示的的各種製造階段的半導體裝置的剖視圖相關聯，此將在下面進一步詳細論述。
現參照圖1，方法100始於操作102，在此操作中提供具有至少一個導電特徵的半導體基板。方法100繼續至操作104，在此操作中形成中間導電結構。方法100繼續至操作106，在此操作中形成非平面結構，如突出的導電結構。方法100繼續至操作108，在此操作中形成平面鈍化層。方法100繼續至操作110，在此操作中形成額外的鈍化層。方法100繼續至操作112，在此操作中形成穿過鈍化層的溝槽。
如上所述，圖2A至圖2F以剖視圖繪示於圖1的方法100的各個製造階段的半導體裝置200的一部分。半導體裝置200可包含微處理器、記憶單元、晶圓和/或其他積體電路(IC)；被包含在微處理器、記憶單元、晶圓和/或其 他積體電路(IC)中；或者是微處理器、記憶單元、晶圓和/或其他積體電路(IC)。另外，圖2A至圖2F被簡化以更好地理解本揭露的概念。舉例而言，儘管圖式繪示半導體裝置200，但是應當理解的是，IC可包含許多其他裝置，如電阻器、電容器、電感器、保險絲等，此些其他裝置出於說明清楚性的目的而未在圖2A和圖2F中繪出。
圖2A是根據一些實施例的具有兩個導電特徵204的基板202之半導體裝置200的剖視圖，此半導體裝置200係在各個製造階段中與圖1的操作102對應的一個製造階段。儘管圖2A所繪示之實施例中的半導體裝置200僅包含兩個導電特徵(如204)，但應理解的是，圖2A所繪示的實施例和以下附圖僅是為了說明目的而提供。因此，當保持在本揭露的範疇內時，半導體裝置200可包含任何期望數量的導電特徵。
在一些實施例中，基板202包含矽基板。或者，基板202可包含其他元素半導體材料，如鍺。基板202亦可包含化合物半導體，如碳化矽、砷化鎵、砷化銦和磷化銦。基板202可包含合金半導體，如矽鍺、碳化矽鍺、磷砷化鎵和磷銦化鎵。在一實施例中，基板202包含磊晶層。舉例而言，基板可具有覆蓋基體半導體(bulk semiconductor)的磊晶層。其次，基板202可包含絕緣體上覆半導體(Semiconductor-on-insulator；SOI)結構。舉例而言，基板可包含藉由如注氧隔離(Separation by Implanted Oxygen；SIMOX)或其他合適技術(如晶圓接合和研磨)的過程所形成的埋入式氧化物(Buried Oxide；BOX)層。
在一些實施例中，基板202亦包含藉由如離子注入及/或擴散的過程實施的各種p型摻雜區域和/或n型摻雜區域。此些摻雜區域包含n井(n-well)、p井(p-well)、輕摻雜區域(Light Doped Region；LDD)、重摻雜源極和汲極(S/D)，以及配置用於形成各種積體電路(IC)裝置的各種通道摻雜分佈，如互補式金氧半導體場效應電晶體(Complimentary Metal-Oxide-Semiconductor Field-Effect Transistor；CMOSFET)、影像感測器及/或發光二極體(LED)。基板202亦可包含其他主動裝置(active devices)或功能特徵，如形成在此基板中和此基板上的電阻器或電容器。基板202更包含提供用於分離形成在基板202中的各種裝置的橫向隔離特徵。在一實施例中，淺溝槽隔離(Shallow Trench Isolation；STI)特徵用於橫向隔離。各種裝置更包含設置在S/D上的矽化物、閘極，以及用於當耦合到輸出和輸入信號時降低接觸電阻的其他裝置特徵。
在一實施例中，導電特徵204可為電晶體裝置的源極、汲極或閘極。或者，導電特徵204可為設置在源極、汲極或閘極上的矽化物特徵。矽化物特徵可由自對準矽化物(通常稱為「矽化物」)技術形成。在另一個實施例中，導電特徵204可包含電容器的電極或電阻器的一個端部。
如將在下文進一步論述的，半導體裝置200可在逐層基礎上形成或處理，其中每一層被沉積和圖案化在前一層上。此些層(以及上面形成有此些層的至少一個基板)可包含各種導電元件，如經由導電結構(例如，通孔或導線)內連接的導電特徵204(例如，摻雜井、電壓源或其它主動裝置)。換言之，導電元件包含導電特徵204和導電結構，並且導電特徵是半導體裝置內可使用導電結構內連接的主動裝置。導電元件可包含導電材料，並且此些層包含可使導電構件彼此絕緣的非導電材料(例如，絕緣材料)。
圖2B是根據一些實施例的具有中間導電結構206、208的半導體裝置200之剖視圖，此半導體裝置202係在各個製造階段中與圖1的操作104對應的一個製造階段。如上所述，導電結構可為用於導電特徵(例如，半導體裝置中的主動裝置)的內連接。此外，導電結構和導電特徵可被稱為導電元件。中間導電結構可包含垂直導電結構206(例如，通孔)和水平導電結構208(例如，導電線)。為了清楚起見，此些中間導電結構被描述為「中間」是因為它們在導電特徵204與上文介紹並在下文進一步論述的突出導電結構之間(且將促進其間的導電路徑)。
如圖所示，中間垂直導電結構206可垂直地延伸穿過隔離層214以與其他導電元件耦合(例如，導電耦合)，其他導電元件為諸如導電特徵204和中間水平導電結構208。此外，如下面進一步論述的，中間水平導電結構208可水平地延伸(例如，在相應的寬度上)穿過隔離層216，以 與其他導電元件耦合，此些其他導電原件例如為中間垂直導電結構206和突出的導電結構(下面進一步論述)。在一些實施例中，中間水平導電結構208可比中間垂直導電結構206更寬。在某些實施例中，導電特徵204附近的中間垂直導電結構206可為導電插塞。在一些另外的實施例中，半導體裝置200可包含分別圍繞中間導電結構206和208的側壁和底表面的阻障層210和212。
隔離層可包含為以下項中的至少一種的非導電材料：氧化矽、低介電常數(低k值)材料、其他合適的介電材料，或上述材料之任意組合。低k值材料可包含氟化石英玻璃(Fluorinated Silica Glass；FSG)、磷矽酸鹽玻璃(Phosphosilicate Glass；PSG)、硼磷矽酸鹽玻璃(Borophosphosilicate Glass；BPSG)、碳摻雜的氧化矽(SiOxCy)、黑金剛石®(加利福尼亞州聖克拉拉市的應用材料公司)、乾凝膠、氣凝膠、無定形氟化碳、聚對二甲苯、BCB(bis-benzocyclobutenes；雙苯并環丁烯)、SiLK(陶氏化學公司，密西根州米德蘭)、聚醯亞胺和/或其他未來開發的低k值介電材料。
在一些實施例中，中間導電結構208、206可包含導電材料，如金屬，或例如：銅(Cu)、鎢(W)或其組合。在一些其他實施例中，當保持在本揭露的範疇內時，中間導電結構208、206可包含其他合適的導電材料(如金屬材料，例如：金(Au)、鈷(Co)、銀(Ag)等和/或導電材料(例如，多晶矽))。
在一些實施例中，阻障層210、212可包含阻障層材料，此阻障層材料增強(例如，改善)導電材料的導電性並且可有效地防止(例如，阻障)金屬原子在沉積過程期間從導電材料擴散到非導電材料中而形成導電結構或導電特徵。阻障層材料的例子包含氮化鉭(TaN)、鉭(Ta)、氮化鈦(TiN)、鈦(Ti)、鈷鎢(CoW)或氮化鎢(WN)等。
在以下論述中，對導電結構206和208的提及可包含或不包含將它們對應的阻障層210和212作為相應導電結構206和208的組成部分。在各種實施例中，阻擋層不改變相應導電結構206和208的功能，只是增強鄰接的導電結構206和208的材料特性。
中間垂直導電結構206可藉由以下製程步驟中的至少一些來形成：使用化學氣相沉積(Chemical Vapor Deposition；CVD)、物理氣相沉積(Physical Vapor Deposition；PVD)、旋轉塗佈和/或其他合適的技術將非導電材料沉積在基板202和導電特徵204上方以形成初始第一隔離層(此隔離層是初始第一隔離層在稍後進行的圖案化製程之後的剩餘部分)；執行一個或多個圖案化製程(例如，微影製程、乾式/濕式蝕刻製程、清潔製程、軟烤/硬烤製程等)以形成穿過初始第一隔離層的開口；使用CVD、PVD和/或其他合適的技術來沿著開口的底表面和側壁沉積上述阻障層材料以包圍開口；使用CVD、PVD、電子槍(E-Gun)和/或其他合適的技術來用導電材料填充開口，以及研磨掉過量的材料以形成中間垂直導電結構206。
如圖所示，中間水平導電結構208在隔離層216中水平地延伸相應的寬度。中間水平導電結構208可導電耦合到中間垂直導電結構206。中間水平導電結構208可藉由以下過程步驟中的至少一些來形成：使用CVD、PVD、旋轉塗佈和/或其他合適的技術來在隔離層214和中間垂直導電結構206上方沉積非導電材料以形成初始第一隔離層(隔離層214是初始第一隔離層在稍後進行的圖案化製程之後的剩餘部分)；執行一個或多個圖案化製程(例如，微影製程、乾式/濕式蝕刻製程、清潔製程、軟烤/硬烤製程等)以形成穿過初始第一隔離層的開口；使用CVD、PVD和/或其他合適的技術來沿著開口的底表面和側壁沉積上述阻障層材料以包圍開口；使用CVD、PVD、電子槍和/或其他合適的技術來用導電材料填充開口，以及研磨掉過量的材料以形成中間水平導電結構208。
儘管圖2B的所示實施例中的半導體裝置200包含在兩個隔離層214和216內的兩個中間導電結構206和208，但是應當理解，圖2B所示的實施例和以下附圖僅用於說明目的。因此，當保持在本揭露的範疇內時，半導體裝置200可包含在任何期望數量的隔離層(包含一個隔離層、一或更多對隔離層、或無隔離層)內的任何期望數量的導電結構。例如，在圖2B中用虛線所示的替代實施例中，可在隔離層216的頂部上形成兩個額外的隔離層217。
圖2C是根據一些實施例的具有突出的導電結構218之半導體裝置200的剖視圖，此半導體裝置200包含 在各個製造階段中對應於圖1的操作106的一個製造階段。在一些實施例中，突出的導電結構218可為與下面的中間水平導電結構208導電耦合的導電結構。突出的導電結構218可相對於半導體裝置200的另一表面220遠離半導體裝置200突伸出。如圖所示，半導體裝置200的另一表面220是平面共形鈍化層223的暴露的頂表面，平面共形鈍化層223是半導體裝置200的部分。在某些實施例中，突出的導電結構218可在突出的導電結構218與平面共形鈍化層223、中間導電結構208、中間隔離層216和阻擋層212中的每一個之間的界面處包含阻障層。
如圖所示，突出的導電結構218可為用作與外部電子裝置的內連接以進行半導體裝置封裝的導電結構，下述將結合圖2F進一步論述。在某些實施例中，選擇性地，平面共形鈍化層223可在形成下面進一步論述的平面鈍化層之前形成。此平面共形鈍化層223可形成為隔離層上的額外保護層。此平面共形鈍化層223在圖2C中圖示為平坦的並且位於突出的導電結構218之間並略微延伸到突出的導電結構218內的中間隔離層216。應當注意的是，此種平面共形鈍化層223不會覆蓋任何非平面結構，並且因為不存在下面的非平面結構，故儘管共形，但不會包含任何非平面特徵(以及相關聯的弱點)。如上所述，包含非平面特徵的鈍化層可能具有招致更大應力的弱點，因為應力源可能相較於平面鈍化層的其他位置更集中在此些非平面特徵處(由於各種因素，如更大的剪切力、更大的擠壓力、更大的應力源濃度、 或更多暴露於應力源的表面積)。因此，平面共形鈍化層223不是「平坦化的」鈍化層，因為平面共形鈍化層223不覆蓋非平面結構。例如，平面共形鈍化層223覆蓋中間隔離層216和中間導電結構208，中間隔離層216和中間導電結構208是彼此平坦的，並且組合地提供平面表面，在此平面表面上可形成平面共形鈍化層223。相比之下，如本文所用，「平面」或「平坦化的」鈍化層是指在非平面結構上方形成並且隨後被平坦化(即，其頂表面被製成平坦的)以形成平面鈍化層的鈍化層。
在特定實施例中，平面共形鈍化層223可由保護半導體裝置免受外部應力源影響的鈍化材料組成。此些鈍化材料可包含一氮化矽(SiN)、介電材料、氧化物(如未摻雜的矽玻璃(Undoped Silicate Glass；USG)、氟化矽酸鹽玻璃(Fluorine-doped Silicate Glass；FSG)等)，或可適當地保護半導體裝置免受外部應力源影響的其他材料。下面進一步論述了一些鈍化材料的實例。平面共形鈍化層223可使用CVD、PVD、電子槍和/或其他合適的技術來形成，以將鈍化材料沉積在中間隔離層216上，以及研磨掉或圖案化過量材料以形成平面共形鈍化層223。
在某些實施例中，突出的導電結構218可使用CVD、PVD、電子槍和/或其他合適的技術來形成，以沉積導電材料(例如沉積在中間隔離層216和平面共形鈍化層223上)，以及研磨掉或圖案化過量的材料以形成突出的導電結構218。
在一些實施例中，突出的導電結構218可包含導電材料，如金屬，或者舉例而言：鋁(Al)、銅(Cu)、鎢(W)，或其組合。在一些其他實施例中，當保持在本揭露的範疇內時，突出的導電結構218可包含其他合適的導電材料(例如：金屬材料，如金(Au)、鈷(Co)、銀(Ag)等和/或導電材料(如多晶矽))。
儘管圖2C的所示實施例中的半導體裝置200包含兩個突出的導電結構作為非平面結構，但是應當理解，圖2C所示實施例和以下附圖僅提供用於說明目的。因此，當保持在本揭露的範疇內時，半導體裝置200可包含任何期望數量或類型的(例如：導電或非導電的)非平面結構。
圖2D是根據一些實施例的具有平面鈍化層224之半導體裝置200的剖視圖，此半導體裝置200包含在各個製造階段中對應於圖1的操作108的一個製造階段。在一些實施例中，平面鈍化層224可不與下面的非平面結構共形，非平面結構為諸如由突出的導電結構218產生的凹陷(此突出的導電結構218相對於可覆蓋的半導體裝置表面222的其他表面220突出，從而相應地形成非平面結構)。如上文所介紹，平面鈍化層224可形成在可覆蓋的半導體裝置表面222(例如，半導體裝置200中可用平面鈍化層224覆蓋的表面)上。對於平面鈍化層224，可覆蓋的半導體裝置表面222(在如上所述形成平面鈍化層223和突出的導電結構218之後)可包含平面鈍化層223和突出的導電結構218的暴露表面。
平面鈍化層224可從可覆蓋的半導體裝置表面222延伸至平坦化厚度226，此平坦化厚度226足以使平坦化製程在突出的導電結構218和可覆蓋的半導體裝置表面222(如非平面結構)兩者上方平坦化平面鈍化層224的表面(如使平面鈍化層224的表面平坦)以產生平面鈍化層224。例如，在所示實施例中，平坦化厚度226可為或大於最小平坦化厚度228，平面鈍化層可自此最小平坦化厚度228形成。在某些實施例中，最小平坦化厚度228可為從可覆蓋的半導體裝置表面中的最低點227到可覆蓋的半導體裝置上的最高點225的厚度加上鈍化層的最小厚度。在某些實施例中，平面鈍化層224在可覆蓋的半導體裝置表面222的最高點225上方的厚度可為約1埃(Å)至約50Å，而在可覆蓋的半導體裝置表面222的最低點227上方的厚度可為約2Å至約40kÅ。
在特定實施例中，平面鈍化層224可由保護半導體裝置免受外部應力源影響的鈍化材料組成。此些鈍化材料可包含一氮化矽(SiN)、介電材料、氧化物(如未摻雜的矽玻璃(USG)、氟化矽酸鹽玻璃(FSG)等)，或可適當地保護半導體裝置免受外部應力源影響的其他材料。基於平面鈍化層224所期望之品質，此些材料可被選擇。例如，SiN可為用於防潮鈍化層的鈍化材料，並且USG可為用於耐壓鈍化層的鈍化材料。
在各種實施例中，平坦化製程可包含研磨或平滑化材料表面的化學機械平坦化(CMP)製程。例如，在某 些實施例中，平面鈍化層224可使用CVD、PVD、電子槍和/或其他合適的技術來形成，以將鈍化材料以足以使平面鈍化層滿足或超過最小平坦化厚度的量沉積，以及平坦化(或使用平坦化製程研磨掉)過量的材料以形成平面鈍化層224。在某些實施例中，平面鈍化層可形成為具有極大地超過最小平坦化厚度的平坦化厚度，以添加額外的保護性鈍化材料來保護半導體裝置免受外部應力源的影響，以及使平面鈍化層更加穩健(例如，由於以更多的材料組成，並且相應地具有更大量的實體結構)。
如上所述，有利地，平面鈍化層可不具有非平面特徵，非平面特徵如上所述可為沿著鈍化層的弱點，其更易受將存在於覆蓋半導體裝置的非平面結構的共形鈍化層上的應力源的影響。
圖2E是根據一些實施例的具有額外鈍化層230之半導體裝置200的剖視圖，此半導體裝置200包含在各個製造階段中對應於圖1的操作110的一個製造階段。如圖所示，此額外鈍化層230覆蓋平面鈍化層224。因此，由於平面鈍化層224可為平坦的，所以額外鈍化層230亦可為平坦的。
在各個實施例中，額外鈍化層230可使用CVD、PVD、電子槍和/或其他合適的技術來形成，以將鈍化材料沉積在平面鈍化層224上，以及平坦化(或使用平坦化製程研磨掉)過量的材料，以形成額外的鈍化層230。儘管圖2E的所示實施例中的半導體裝置200包含兩個鈍化層 (平面鈍化層224和額外鈍化層230，但是應當理解的是圖2E的所示實施例僅僅是為了說明目的而提供。因此當保持在本揭露的範疇內時，半導體裝置200可包含任何期望數量的鈍化層。
圖2F是根據一些實施例在各個製造階段中的對應於圖1的操作112的一個製造階段中的半導體裝置200的剖視圖，此半導體裝置200包含溝槽232，且此些溝槽232延伸穿過鈍化層224與230。如圖所示，溝槽232可為延伸穿過鈍化層224與230以暴露突出的導電結構218的表面的開口。可使用圖案化製程(例如，微影製程、乾式/濕式蝕刻製程、清潔製程、軟烤/硬烤製程等)形成溝槽232，以形成延伸穿過鈍化層224與230的溝槽232。
在某些實施例中，可用導電材料填充溝槽232，以利用類似於形成垂直導電結構206的方法(如上所述)之方式，來形成額外的垂直導電結構234(以虛線標示，因為下文將溝槽232的其他實施例論述為留下的開口)。例如，額外的垂直導電結構234可藉由以下製程步驟中的至少一些製程步驟形成：CVD、PVD和/或其他合適的技術，可以用於沿著溝槽232的底表面和側壁沉積由前述阻障層材料製成的阻障層236(用虛線標標示)以包圍溝槽232；使用CVD、PVD、電子槍和/或其他合適的技術來用導電材料填充溝槽232，以及研磨掉過量的材料以形成額外的垂直導電結構234。例如在半導體封裝之期間，此些額外的垂直導電結構234可用於半導體封裝中，以與外部電子裝置(例如另 一半導體裝置)介面連接，其中此外部電子裝置不同於半導體裝置200。
在其他實施例中，溝槽232可保持為開口，以對突出的導電結構218提供存取，而不形成額外的垂直導電結構234。舉例而言，在如半導體封裝的各種應用期間，溝槽232可被配置為從外部電子裝置(例如，另一個半導體裝置)接收外部導電結構，其中此外部電子裝置不同於半導體裝置200。藉由從外部電子裝置接收外部導電結構，突出的導電結構218可被放置為與外部電子裝置導電連通(例如，以用於諸如半導體封裝的應用)。
在一實施例中，本揭露之半導體裝置包含：從半導體裝置的第一表面突伸出一高度之突出的導電結構；以及第一鈍化層，此第一鈍化層覆蓋此突出的導電結構達第一厚度，此第一鈍化層覆蓋此第一表面達第二厚度，且第二厚度大於第一厚度，其中此第一鈍化層在第一厚度和第二厚度上方的頂表面處是平坦的。
依據本揭露之一實施例，第一鈍化層包含一開口，且此開口從頂表面延伸至突出的導電結構。
依據本揭露之另一實施例，第一鈍化層塗覆第一表面和突出的導電結構兩者。
依據本揭露之又一實施例，第一厚度是足以使第一鈍化層塗覆突出的導電結構的一最小量。
依據本揭露之再一實施例，第二厚度包含第一厚度和前述之高度。
依據本揭露之又另一實施例，第一鈍化層包含一氮化矽(SiN)、未摻雜矽玻璃(USG)和氟化矽酸鹽玻璃(FSG)中的至少一種。
依據本揭露之再另一實施例，此半導體裝置包含垂直導電結構，且此垂直導電結構延伸穿過第一鈍化層，以導電地耦合突出的導電結構。
依據本揭露之更另一實施例，垂直導電結構導電連通一外部半導體裝置，且此外部半導體裝置不同於半導體裝置。
依據本揭露之更另一實施例，此半導體裝置包含導電特徵，且此導電特徵在半導體裝置內。其中，突出的導電結構導電連通此導電特徵，且導電特徵包含電晶體的源極、汲極和閘極中的至少一個。
依據本揭露之更另一實施例，此半導體裝置包含第二鈍化層，且此第二鈍化層覆蓋第一鈍化層。
在另一個實施例中，本揭露之方法包含：形成從半導體裝置表面突伸出一高度的結構；形成鈍化層，此鈍化層覆蓋此結構達第一厚度，此鈍化層覆蓋此半導體裝置表面達第二厚度，且第二厚度大於第一厚度；以及平坦化此第一鈍化層。
依據本揭露之一實施例，第一鈍化層在第一厚度和第二厚度上方的頂表面處是平坦的。
依據本揭露之另一實施例，此製造方法包含形成覆蓋第一鈍化層的第二鈍化層。
依據本揭露之又一實施例，此製造方法包含蝕刻覆蓋前述之結構的第一鈍化層，以形成一溝槽；以及以導電材料填充溝槽，以形成導電結構於溝槽內。
依據本揭露之再一實施例，此製造方法包含以一外部半導體裝置導電地耦合導電結構，其中外部半導體裝置不同於前述之半導體裝置，且導電結構形成於半導體裝置上。
依據本揭露之又另一實施例，第二厚度包含第一厚度和高度。
在另一實施例中，本揭露之方法包含：形成導電特徵；形成從半導體裝置表面突伸出一高度的導電結構，此導電結構與導電特徵導電連通；形成鈍化層，此鈍化層覆蓋此導電結構達第一厚度，此鈍化層覆蓋半導體裝置表面達第二厚度，此第二厚度包含第一厚度和此高度；以及平坦化鈍化層。
依據本揭露之一實施例，鈍化層在鈍化層的表面處是平坦的，且鈍化層的頂表面係於第一厚度和第二厚度之上方。
依據本揭露之另一實施例，此製造方法包含對鈍化層施加化學機械平坦化製程。
依據本揭露之又一實施例，此製造方法包含形成一開口在鈍化層中，其中此開口從鈍化層的表面延伸到導電結構。
前述概述了若干實施例的特徵，使得本領域之一般技藝人士可更好地理解本揭露的各態樣。本領域之技藝人士應當理解，他們可容易地將本揭露內容用作設計或修改用於執行本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的其他製程和結構的基礎。本領域之技藝人士亦應意識到，此種等效結構不脫離本揭露的精神和範疇，並且在不脫離本揭露的精神和範疇的情況下，他們可在此進行各種改變、替換和變更。
條件性語言，諸如尤其是「可以」、「能夠」、「可能」或「可」，除非以其他方式特別說明，否則在上下文中應理解為一般用於傳達某些實施例包含某些特徵、要素和/或步驟，而其他實施例則不包含。因此，此種條件性語言通常不意欲暗示特徵，元素和/或步驟以任何方式對於一個或多個實施例是必需的，或者一個或多個實施例必然包含用於在有或者沒有使用者輸入或提示的情況下決定此些特徵、要素和/或步驟是否包含在任何特定實施例中或將在任何特定實施例中執行。
除非另有特別說明，否則析取語言如用語「X、Y或Z中的至少一個」被結合一般使用的語境理解為表示項目、術語等可為X、Y或Z，或其任何組合(例如，X、Y和/或Z)。因此，此種析取語言通常不意欲並且不應暗示某些實施例要求各自存在至少一個X、至少一個Y或至少一個Z。
應當強調的是，可以對上述實施例進行許多變化和修改，此些實施例中的要素將被理解為在其他可接受的 實例中。所有此類修改和變化意欲在此被包含在本揭露的範疇內並由所附申請專利範圍保護。

Claims (1)

  1. 一種具有平面鈍化層之半導體裝置，包含：一突出的導電結構，從一第一表面突伸出至一高度；以及一第一鈍化層，其中該第一鈍化層覆蓋該突出的導電結構達一第一厚度，該第一鈍化層覆蓋該第一表面達一第二厚度，該第二厚度大於該第一厚度，其中該第一鈍化層在該第一厚度和該第二厚度上方的一頂表面處是平坦的。
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