TW201832505A - 具有有限混合自動重新傳送請求的高碼率迭代解碼方法及其裝置 - Google Patents

Abstract

本發明提供了關於組合有混合自動重新傳送請求(Hybrid Automatic Repeat Request，HARQ)的高碼率迭代碼的示例。本發明所提出的架構利用傳送給接收器的增量冗餘(incremental redundancy)，其中增量冗餘超出HARQ可以存儲的限制。在本發明所提出的架構中，內部解碼的固有資訊(intrinsic information)或外部資訊(extrinsic information)得以保留，否則上述資訊將在最終的迭代中被丟棄。然後，上述資訊和可以接收到的任何進一步的新重傳(re-transmission)組合使用。

Description

具有有限混合自動重新傳送請求的高碼率迭代解碼器 【相關申請的交叉引用】

本發明要求2017年01月18日遞交的美國臨時案62/447,464的優先權，且將上述申請作為參考。

本發明係有關於通訊系統中的訊號處理，尤指關於組合有HARQ的高碼率迭代解碼器的方法、裝置和系統。

除非另有說明，本部分所描述的方法相對於申請專利範圍而言不是現有技術，並且本部分包含的內容不被承認是現有技術。

隨著無線通訊技術的不斷發展，目前在全世界的無線網路中實施了若干無線通訊標準。寬頻分碼多重存取(Wideband Code Division Multiple Access，WCDMA)行動無線系統已廣泛應用於高品質電路交換應用，諸如音訊和視訊電話。長期演進(Long-Term Evolution，LTE)是用於行動電話和資料終端機的高速資料無線通訊的標準。LTE的設計目的在於通過共同使用不同的無線電介面和核心網路改進來提升容 量和速度。分時-同步分碼多重存取(Time Division Synchronous Code Division Multiple Access，TD-SCDMA)作為WCDMA的替代方案，是在中國的通用行動通訊系統(Universal Mobile Telecommunications System，UMTS)行動通訊網路中實施的另一標準。

在無線通訊系統中，由於存在雜訊和多徑衰落(multi-path fading)，在傳送期間會發生位元差錯(bit error)。可以使用各種差錯控制技術來對抗傳送差錯并降低位元差錯。HARQ協定將自動重新傳送請求(Automatic Repeat Request，ARQ)與前向糾錯(Forward Error Correction，FEC)相組合，是差錯控制技術的一種示例。ARQ將冗餘位元或者校驗(check)位元添加到協定資料單元(Protocol Data Unit，PDU)，使得在接收器處能夠進行差錯偵測。如果接收器在接收到的PDU中偵測到差錯，則接收器可以在請求重新傳送(repeat transmission)PDU的控制通道上發送反饋訊息，例如否定回答(Negative ACKnowledgment，NACK)。通過在發送PDU之前將冗餘添加到PDU，FEC可使用糾錯碼來對抗差錯。所添加的冗餘使得接收器能夠偵測並糾正傳送過程中發生的大部分差錯。

然而，至少就增量冗餘而言，HARQ緩衝器或者記憶體存儲對於各種標準(包括WCDMA、LTE和TD-SCDMA)所發佈的標題速率(headline rate)來講通常是有限的。在增量冗餘(Incremental Redundancy，HARQ_IR)使用簡單重複 與追加組合(chase-combining，HARQ-CC)之前，上述限制造成了碼率的下限。例如，在WCDMA中，上述限制可以造成碼率的下限高達0.97。如果可能的話，這可以導致實際場景中很難達到的標題速率。

以下發明內容僅是說明性的，不意在以任何方式進行限制。也就是說，提供以下發明內容是用來介紹本發明所描述的新穎且非显而易见的技術的概念、亮點、好處和優勢。選擇的實施方式在實施方式部分中做進一步描述。因此，以下發明內容不用於標識本發明所要求保護主題的本質特徵，也不用於確定本發明所要求保護主題的範圍。用於解釋概念的示範性架構是迭代Turbo解碼器的架構，但並非以任何方式限制于該架構。其他的迭代架構，例如迭代低密度奇偶校驗碼(Low Density Parity Check Code，LDPC)解碼器，可以類似地採用相同的概念來实现相同的結果。出現在任何迭代解碼器內的相同外部資訊可以以相同的方式被利用。

本發明的目的是提供可以實現具有有限HARQ存儲的低速率碼的方案、技術、方法、裝備、裝置和系統。特別是，本發明提供了實施方式，用來處理如何修改接收器來利用傳送給接收器的增量冗餘，其中增量冗餘超出HARQ可以存儲的限制。在本發明所提出的架構中，內部解碼的固有資訊或外部資訊得以保留，否則上述資訊將在最終的迭代中被丟棄。隨後，上述資訊可以與通過重傳接收到的任何新系統位元(systematic bit)和奇偶校驗資訊位元組合使用。

一方面，可在通訊系統的接收器中實施的方法可以涉及接收器將位元流(a stream of bits)位元分離(bit separate)成複數個系統位元、複數個第一奇偶校驗位元和複數個第二奇偶校驗位元。該方法還可以涉及接收器通過執行若干操作來對系統位元和奇偶校驗位元進行解碼，其中複數個操作可以包括：保留而不是丟棄內部解碼的固有資訊或外部資訊；以及將內部解碼的固有資訊或外部資訊與通過重傳接收到的系統位元和奇偶校驗資訊位元進行組合。

一方面，一種裝置可以包括具有解碼器的接收器。解碼器可以用於對位元流進行解碼，其中位元流包括複數個系統位元和複數個奇偶校驗位元。在對系統位元和奇偶校驗位元進行解碼期間，解碼器可以執行以下操作：保留而不是丟棄內部解碼的固有資訊或外部資訊；以及將內部解碼的固有資訊或外部資訊與通過重傳接收到的系統位元和奇偶校驗資訊位元進行組合。

通過參考所附圖式描述的各種實施方式可以使本發明的其他特徵和優勢變得更明顯。

100、200‧‧‧架構

102、202‧‧‧訊框緩衝器

104、204‧‧‧解映射器

106、206‧‧‧速率解匹配器

110、210‧‧‧HARQ碼塊記憶體

112、212‧‧‧解複用器

114、214‧‧‧第一奇偶校驗位元記憶體

116、216‧‧‧系統位元記憶體

118、218‧‧‧第二奇偶校驗位元記憶體

120、220‧‧‧外部資訊記憶體

122、222‧‧‧第一解碼器

124、224‧‧‧第二解碼器

132、232‧‧‧交錯器

134、234‧‧‧第一解交錯器

136、236‧‧‧第二解交錯器

142、144、146、148、242、244、246、248‧‧‧組合器

300‧‧‧通訊系統

310、320‧‧‧裝置

315‧‧‧接收器

318‧‧‧解碼器

325‧‧‧傳送器

328‧‧‧編碼器

400、500、600‧‧‧進程

410-440、510-540、610、620‧‧‧步驟

4402-4424、5402-5424、622、624‧‧‧子步驟

提供下列圖式是為了進一步理解本發明的內容，並且該些圖式被納入且構成本發明的一部分。該些圖式說明了本發明的實施方式，並和圖式的描述一起用以解釋本發明的原理。請注意，為了清楚地說明本發明的概念，圖式中的一些組件的尺寸可以與實際實施方式中的組件尺寸不成比例。

第1圖是根據本發明一實施方式的用於高速率Turbo碼HARQ的示範性架構的簡化框圖。

第2圖是根據本發明另一實施方式的用於高速率Turbo碼HARQ的示範性架構的簡化框圖。

第3圖是根據本發明至少一些實施方式的涉及示範性接收器的示範性通訊系統的簡化示意圖。

第4圖是根據本發明一實施方式的可在接收器中實施的示範性進程的流程圖。

第5圖是根據本發明另一實施方式的可在接收器中實施的示範性進程的流程圖。

第6圖是根據本發明又一實施方式的可在接收器中實施的示範性進程的流程圖。

第7圖是高速率Turbo碼HARQ的傳統架構的簡化框圖。

概述

在下面的實施方式中，為了透徹理解相關教示的內容，通過舉例的方式詳盡解釋了大量具體的細節。基於本發明所描述的教示內容的任何改變、推導和/或拓展均在本發明的保護範圍內。在一些例子中，為了避免不必要地混淆本發明所教示內容的方面，在相對較高程度上沒有細節地描述了和本發明所公開的一個或者複數個示範性實施方式有關的公知的方法、程序、組件和/或電路。

Turbo碼是一種非常接近通道容量的高性能FEC碼，其中通道容量是理論上的最大碼率值，在該最大碼率值 時，鑒於具體的雜訊等級，可靠的通訊仍然是可能的。在Turbo碼中，每個資訊位元影響其他每個資訊位元。因此，如果碼中存在差錯，其他每個沒有差錯的位元可以一同用來校正差錯。存在各種使用不同的組件例如編碼器、解碼器、交錯器(interleaver)、解交錯器(deinterleaver)和刪截模式(puncturing pattern)的Turbo碼的例子。

第1圖示出了根據本發明一實施方式的用於高速率Turbo碼HARQ的示範性架構100。架構100可以在接收器中採用，用來執行本發明所描述的技術、方法和系統有關的各種功能，包括下面描述的示範性進程400。在一些實施方式中，架構100可以在通訊裝置中實施，例如其中通訊裝置可以是網路元件(例如，演進通用陸地無線存取網路(Evolved Universal Terrestrial Radio Access Network，E-UTRAN)節點B或無線網路中的等效網路節點)或者使用者設備(例如，行動手機、智慧手機、平板計算裝備、可穿戴計算裝備)。下面描述的架構100的示範性實施方式可以是以無線或無線電通訊網路(例如，LTE或進階LTE(LTE-Advanced)通訊網路)中的網路節點或者使用者設備中實施的架構100的上下文(context)中提供的，這是為了說明的目的，並非為了限制本發明的範圍。

架構100可以包括第1圖所示的功能塊或組件中的一些或所有，第1圖所示的功能塊或組件包括訊框緩衝器(frame buffer)102、解映射器(de-mapper)104、速率解匹配器(rate de-matcher)106、HARQ碼塊記憶體110、解複用器(de-multiplexer)112、第一奇偶校驗位元記憶體114、系 統位元記憶體116、第二奇偶校驗位元記憶體118、第一解碼器122、第二解碼器124、外部資訊記憶體120、交錯器132、第一解交錯器134、第二解交錯器136以及組合器(combiner)142、組合器144、組合器146和組合器148。架構100還可以進一步包括其他功能塊或組件，該些功能塊或組件可以是無線接收的性能所必需的，但是為了簡化且不模糊第1圖而未在第1圖中示出。在一些實施方式中，訊框緩衝器102、解映射器104、速率解匹配器106、HARQ碼塊記憶體110、解複用器112、第一奇偶校驗位元記憶體114、系統位元記憶體116、第二奇偶校驗位元記憶體118、第一解碼器122、第二解碼器124、外部資訊記憶體120、交錯器132、第一解交錯器134、第二解交錯器136以及組合器142、組合器144、組合器146和組合器148中的至少一些可以作為接收器的整體部分來實施，該整體部分可以以單個積體電路(Integrated-Circuit，IC)晶片或晶片組(chipset)中的一個或複數個IC晶片的形式來實施。

解映射器104可以用於對已編碼訊號Din的複數個已編碼位元進行解映射。在一些實施方式中，在對已編碼訊號Din的複數個已編碼位元進行解映射期間，解映射器104可以用來對一個或複數個重傳封包進行解映射以用於HARQ的增量冗餘，例如，用於全部增量冗餘或部分增量冗餘。

速率解匹配器106可以耦接到解映射器104，並且可以用來對已編碼訊號Din的已編碼位元執行單階段速率解匹配。在一些實施方式中，在對已編碼位元執行單階段速率解匹配期間，速率解匹配器106可以用來對來自於若干位元的已編 碼位元進行速率解匹配，其中若干位元可通過通訊網路在物理通道上進行傳輸。

HARQ碼塊記憶體110可以用來存儲先前接收到的初始傳送的一個或複數個封包。

解複用器112可以用來將來自於速率解匹配器106的位元流分離成複數個系統位元(表示為“SB”)、複數個第一奇偶校驗位元(表示為“P0”)和複數個第二奇偶校驗位元(表示為“P1”)，其中位元流包含單階段速率解匹配的結果。

系統位元記憶體116可以耦接到解複用器112，以接收並存儲系統位元，例如，以逐塊(block by block)的方式進行。第一奇偶校驗位元記憶體114可以耦接到解複用器112，以接收並存儲第一奇偶校驗位元P0，例如，以逐塊的方式進行。第二奇偶校驗位元記憶體118可以耦接到解複用器112，以接收並存儲第二奇偶校驗位元P1，例如，以逐塊的方式進行。在一些實施方式中，系統位元記憶體116、第一奇偶校驗位元記憶體114和第二奇偶校驗位元記憶體118中每個記憶體的容量(capacity)可以與HARQ碼塊記憶體110的容量相同。

訊框緩衝器102可以用來存儲已編碼訊號Din的複數個已編碼位元。在一些實施方式中，訊框緩衝器102的容量可以與系統位元記憶體116、第一奇偶校驗位元記憶體114和第二奇偶校驗位元記憶體118中每個記憶體的容量相同。在一些實施方式中，HARQ碼塊記憶體110、系統位元記憶體116、第一奇偶校驗位元記憶體114、第二奇偶校驗位元記憶體 118和訊框緩衝器102中每個的容量可以相同。

參考第1圖，交錯器132可以用來對第二組合的輸出進行交錯以提供交錯的輸出。組合器146可以用來對第一解碼的輸出與第一組合的輸出進行組合以提供第三組合的輸出。組合器148可以用來對第二解碼的輸出與交錯的輸出進行組合以提供第四組合的輸出。第一解交錯器134可以用來對第四組合的輸出進行解交錯以提供第一解交錯的輸出。第二解交錯器136可以用來對第二解碼的輸出進行解交錯以提供第二解交錯的輸出。HARQ碼塊記憶體110可以接收並存儲第一解碼的輸出和第二解交錯的輸出。外部資訊記憶體120可以用來接收HARQ碼塊記憶體110的輸出，外部資訊記憶體120還可以用來存儲第三組合的輸出或第一解交錯的輸出。組合器142可以用來對包括系統位元記憶體116的輸出和外部資訊記憶體120的第一輸出在內的資訊進行組合以提供第一組合的輸出。組合器144可以用來對至少包括系統位元記憶體116的輸出和外部資訊記憶體120的第二輸出在內的資訊進行組合以提供第二組合的輸出。第一解碼器122可以用來對包括第一奇偶校驗位元記憶體114的輸出和第一組合的輸出在內的資訊進行解碼以提供第一解碼的輸出。第二解碼器124可以用來對包括第二奇偶校驗位元記憶體118的輸出和交錯的輸出在內的資訊進行解碼以提供第二解碼的輸出。

架構100保存了來自於最後一次迭代的內部解碼的固有概率(probability)資訊和外部概率資訊，這是有利的。架構100可以將先前的固有概率資訊和外部概率資訊復原到外 部資訊記憶體120。因此，架構100允許接收器利用傳送給該接收器的增量冗餘，其中增量冗餘超出HARQ可以存儲的限制。

在一些實施方式中，架構100可以被切換(switch over)至在第二重傳失敗之後使用，以便正確地解碼，否則已有的技術架構(例如第7圖所示的架構)可以一直使用到此點。

第2圖示出了根據本發明一實施方式的用於高速率Turbo碼HARQ的示範性架構200。架構200可以用於接收器中，用來執行與本發明所描述的技術、方法和系統相關的各種功能，包括下面描述的示範性進程500。在一些實施方式中，架構200可以在通訊裝置中實施，其中通訊裝置可以是，例如，網路元件(例如，E-UTRAN節點B或無線網路中的等效網路節點)或者使用者設備(例如，行動手機、智慧手機、平板計算裝備、可穿戴計算裝備)。下面描述的架構200的示範性實施方式可以是在無線或無線電通訊網路(例如，LTE或進階LTE通訊網路)中的網路節點或者使用者設備中實施的架構200的上下文中提供的，這是為了說明的目的，並非為了限制本發明的範圍。

架構200可以包括第2圖所示的功能塊或組件中的一些或所有，第2圖所示的功能塊或組件包括訊框緩衝器202、解映射器204、速率解匹配器206、HARQ碼塊記憶體210、解複用器212、第一奇偶校驗位元記憶體214、系統位元記憶體216、第二奇偶校驗位元記憶體218、第一解碼器222、第二解碼器224、外部資訊記憶體220、交錯器232、第一解交錯器 234、第二解交錯器236以及組合器242、組合器244、組合器246和組合器248。架構200還可以進一步包括其他功能塊或組件，這些功能塊或組件可以是無線接收的性能所必需的，但是為了簡化且不模糊第2圖而未在第2圖中示出。在一些實施方式中，訊框緩衝器202、解映射器204、速率解匹配器206、HARQ碼塊記憶體210、解複用器212、第一奇偶校驗位元記憶體214、系統位元記憶體216、第二奇偶校驗位元記憶體218、第一解碼器222、第二解碼器224、外部資訊記憶體220、交錯器232、第一解交錯器234、第二解交錯器236以及組合器242、組合器244、組合器246和組合器248中的至少一些可以作為接收器的整體部分來實施，該整體部分可以以單個IC晶片或晶片組中的一個或複數個IC晶片的形式來實施。

解映射器204可以用來對已編碼訊號Din的複數個已編碼位元進行解映射。在一些實施方式中，在對已編碼訊號Din的複數個已編碼位元進行解映射期間，解映射器204可以用來對一個或複數個重傳封包進行解映射以用於HARQ的增量冗餘，例如，用於全部增量冗餘或部分增量冗餘。

速率解匹配器206可以耦接到解映射器204，並且可以用來執行已編碼訊號Din的已編碼位元的單階段速率解匹配。在一些實施方式中，在執行已編碼位元的單階段速率解匹配期間，速率解匹配器206可以用來對來自於若干位元的已編碼位元進行速率解匹配，其中若干位元可通過通訊網路在物理通道上進行傳輸。

HARQ碼塊記憶體210可以用來存儲先前接收到的初始傳送的一個或複數個封包。

解複用器212可以用來將來自於速率解匹配器206的位元流分離成複數個系統位元(表示為“SB”)、複數個第一奇偶校驗位元(表示為“P0”)和複數個第二奇偶校驗位元(表示為“P1”)，其中位元流包含單階段速率解匹配的結果。

系統位元記憶體216可以耦接到解複用器212，以接收並存儲系統位元SB，例如，以逐塊的方式進行。第一奇偶校驗位元記憶體214可以耦接到解複用器212，以接收並存儲第一奇偶校驗位元P0，例如，以逐塊的方式進行。第二奇偶校驗位元記憶體218可以耦接到解複用器212，以接收並存儲第二奇偶校驗位元P1，例如，以逐塊的方式進行。在一些實施方式中，系統位元記憶體216、第一奇偶校驗位元記憶體214和第二奇偶校驗位元記憶體218中每個記憶體的容量可以與HARQ碼塊記憶體210的容量相同。

訊框緩衝器202可以用來存儲已編碼訊號Din的複數個已編碼位元。在一些實施方式中，訊框緩衝器202的容量可以與系統位元記憶體216、第一奇偶校驗位元記憶體214和第二奇偶校驗位元記憶體218中每個記憶體的容量相同。在一些實施方式中，HARQ碼塊記憶體210、系統位元記憶體216、第一奇偶校驗位元記憶體214、第二奇偶校驗位元記憶體218和訊框緩衝器202中每個的容量可以相同。

參考第2圖，交錯器232可以用來對第二組合的輸出進行交錯以提供交錯的輸出。組合器246可以用來對第一解碼的輸出與第一組合的輸出進行組合以提供第三組合的輸出。組合器248可以用來對第二解碼的輸出與交錯的輸出進行 組合以提供第四組合的輸出。第一解交錯器234可以用來對第四組合的輸出進行解交錯以提供第一解交錯的輸出。第二解交錯器236可以用來對第二解碼的輸出進行解交錯以提供第二解交錯的輸出。HARQ碼塊記憶體210可以接收並存儲第一解碼的輸出和第二解交錯的輸出。外部資訊記憶體220可以用來接收HARQ碼塊記憶體210的輸出。外部資訊記憶體220可以用來存儲第三組合的輸出或第一解交錯的輸出。組合器242可以用來對包括系統位元記憶體216的輸出和外部資訊記憶體220的第一輸出在內的資訊進行組合以提供第一組合的輸出。組合器244可以用來對至少包括系統位元記憶體216的輸出和外部資訊記憶體220的第二輸出在內的資訊進行組合以提供第二組合的輸出。第一解碼器222可以用來對包括第一奇偶校驗位元記憶體214的輸出和第一組合的輸出在內的資訊進行解碼以提供第一解碼的輸出。第二解碼器224可以用來對包括第二奇偶校驗位元記憶體218的輸出和交錯的輸出在內的資訊進行解碼以提供第二解碼的輸出。

架構200保存了來自於最後一次迭代的內部解碼的固有概率資訊和外部概率資訊，這是有利的。架構200可以將先前的固有概率資訊和外部概率資訊復原到系統位元記憶體216。因此，架構200允許接收器利用傳送給該接收器的增量冗餘，其中增量冗餘超出HARQ可以存儲的限制。

在一些實施方式中，架構200可以被切換至在第二重傳失敗之後使用，以便正確地解碼，否則已有的技術架構(例如第7圖所示的架構)可以一直使用到此點。

第3圖是根據本發明至少一些實施方式的示範性通訊系統300的簡化示意圖。通訊系統可以例如但不限於LTE或進階LTE通訊系統。在通訊系統300中，第一裝置310和第二裝置320可以處於無線通訊中。第一裝置310和第二裝置320中的每個裝置可以配置有各自的傳送器和接收器。然而為了避免模糊圖示，儘管裝置310也可以包括自身的傳送器，裝置320也可以包括自身的接收器，但是第3圖僅示出了第一裝置310的接收器315和裝置320的傳送器325。

根據本發明，接收器315可以包括解碼器318。具體地，解碼器318可以用與架構100或者架構200相關的硬體組件、韌體組件和軟體組件來實現。根據本發明，傳送器325可以包括編碼器328。具體地，編碼器328可以用與編碼器架構相關的硬體組件、韌體組件和軟體組件來實現，其中編碼器架構對應於架構100或者架構200。當架構100在解碼器318中實施時，接收器315可以至少包括上述參考第1圖描述的架構100中的功能和/或組件。當架構200在解碼器318中實施時，接收器315可以至少包括上述參考第2圖描述的架構200中的功能和/或組件。因此，與架構100和架構200中的每個架構相關的特徵和優勢可以由解碼器318來實施、執行或者以其他方式實現。也就是說，以上關於架構100和架構200的描述適用於解碼器318和接收器315。因此，有利的是，接收器315的解碼器318可以保留內部解碼的固有資訊和/或外部資訊，否則上述資訊將在最終的迭代中被丟棄，並且解碼器318可以將保留的內部解碼的固有資訊和/或外部資訊與任何新接 收到的自傳送器325重傳的系統位元以及奇偶校驗資訊位元進行組合。為了簡潔和避免冗餘起見，不再提供解碼器318的詳細描述。

第4圖是根據本發明一實施方式的可在接收器中實施的示範性進程400的流程圖。進程400可以包括由步驟410、420、430和440以及子步驟4402-4424中的一個或複數個步驟所表示的一個或複數個操作、動作或功能。儘管图示為離散步驟，但是根據所需的實施方式，进程400的各個步驟可以劃分成額外的步驟、組合成更少的步驟或者取消。根據所需的實施方式，進程400的步驟和子步驟可以按照第4圖所示的順序或按照任何其他順序執行。進程400可以由架構100和裝置310以及架構100和裝置310的任何變型和/或衍生形式來實施。下面以採用架構100的裝置310的接收器315的解碼器318的上下文中對進程400進行描述，這僅用於說明的目的，並非用於限制本發明。進程400可以從步驟410開始。

在410處，進程400可以涉及裝置310的接收器315的解碼器318將位元流位元分離成複數個系統位元和複數個奇偶校驗位元，以用於解碼。進程400可以從410進行到420。

在420處，進程400可以涉及解碼器318將存儲在HARQ碼塊記憶體中的任何外部資料或固有資料寫回到外部資訊記憶體中，其中存儲在HARQ碼塊記憶體中的任何外部資料或固有資料來自於先前第一解碼的輸出或第二解碼的輸出。進程400可以從420進行到430。

在430處，進程400可以涉及解碼器318分別將 系統位元和奇偶校驗位元存儲在系統位元記憶體和奇偶校驗位元記憶體中。進程400可以從430進行到440。

在440處，進程400可以涉及解碼器318通過執行如子步驟4402-4424所示的若干操作來對系統位元和奇偶校驗位元進行解碼。

請注意，解碼器318可以以任何順序或同時執行與子步驟4402-4424相關的操作。因此，下面對子步驟4402-4424進行編號和描述的順序並非是限制或約束解碼結構318如何執行對系統位元、第一奇偶校驗位元和第二奇偶校驗位元進行解碼的操作。

在4402處，進程400可以涉及解碼器318將包括系統位元記憶體的輸出與外部資訊記憶體的第一輸出在內的資訊進行組合以提供第一組合的輸出。

在4404處，進程400可以涉及解碼器318對包括某一奇偶校驗位元記憶體的輸出與第一組合的輸出在內的資訊進行解碼以提供第一解碼的輸出。

在4406處，進程400可以涉及解碼器318將第一解碼的輸出與第一組合的輸出進行組合以提供第三組合的輸出。

在4408處，進程400可以涉及解碼器318將第三組合的輸出存儲在外部資訊記憶體中。

在4410處，進程400可以涉及解碼器318將包括系統位元記憶體的輸出與外部資訊記憶體的第二輸出在內的資訊進行組合以提供第二組合的輸出。

在4412處，進程400可以涉及解碼器318對第二組合的輸出進行交錯以提供交錯的輸出。

在4414處，進程400可以涉及解碼器318對包括剩餘的奇偶校驗位元記憶體的輸出與交錯的輸出在內的資訊進行解碼以提供第二解碼的輸出。

在4416處，進程400可以涉及解碼器318將第二解碼的輸出與交錯的輸出進行組合以提供第四組合的輸出。

在4418處，進程400可以涉及解碼器318對第四組合的輸出進行解交錯以提供第一解交錯的輸出。

在4420處，進程400可以涉及解碼器318將第一解交錯的輸出存儲在外部資訊記憶體中。

在4422處，在解碼操作失敗的情況下，進程400可以涉及解碼器318對第二解碼的輸出進行解交錯以提供第二解交錯的輸出。

在4424處，在解碼操作失敗的情況下，進程400可以涉及解碼器318將第一解碼的輸出或第二解交錯的輸出存儲在HARQ碼塊記憶體中。

在一些實施方式中，進程400還可以進一步涉及解碼器318的解映射器104對已編碼訊號的複數個已編碼位元進行解映射，以通過對用於HARQ的增量冗餘的一個或複數個重傳封包進行解映射來提供複數個解映射的已編碼位元。另外，進程400可以涉及解碼器318的速率解匹配器106對複數個解映射的已編碼位元執行速率解匹配，以提供複數個速率解匹配的已編碼位元。

在一些實施方式中，在對複數個解映射的已編碼位元執行速率解匹配期間，進程400可以涉及解碼器318的速率解匹配器106對來自於若干位元的複數個已編碼位元執行單階段速率解匹配，其中若干位元可通過通訊網路在物理通道上進行傳輸。

在一些實施方式中，在對系統位元、第一奇偶校驗位元和第二奇偶校驗位元進行解碼期間，進程400可以涉及解碼器318將系統位元、第一奇偶校驗位元和第二奇偶校驗位元解碼為用於HARQ的重傳的一部分。

第5圖是根據本發明另一實施方式的可在接收器中實施的示範性進程500的流程圖。進程500可以包括由步驟510、520、530和540以及子步驟5402-5424中的一個或複數個步驟所表示的一個或複數個操作、動作或功能。儘管圖示為離散步驟，但是根據所需的實施方式，進程500的各個步驟可以劃分成額外的步驟、組合成更少的步驟或者取消。根據所需的實施方式，進程500的步驟和子步驟可以按照第5圖所示的順序或按照任何其他順序執行。進程500可以由架構200和裝置310以及架構200和裝置310的任何變型和/或衍生形式來實施。下面以採用架構200的裝置310的接收器315的解碼器318的上下文對進程500進行描述，這僅用於說明的目的，並非用於限制本發明。進程500可以從步驟510開始。

在510處，進程500可以涉及裝置310的接收器315的解碼器318將位元流位元分離成複數個系統位元和複數個奇偶校驗位元，以用於解碼。進程500可以從510進行到520。

在520處，進程500可以涉及解碼器318將存儲在HARQ碼塊記憶體中的外部資料或固有資料與複數個系統位元進行組合，其中存儲在HARQ碼塊記憶體中的外部資料或固有資料來自於先前第一解碼的輸出或第二解碼的輸出。進程500可以從520進行到530。

在530處，進程500可以涉及解碼器318分別將系統位元和奇偶校驗位元存儲在系統位元記憶體和奇偶校驗位元記憶體中。進程500可以從530進行到540。

在540處，進程500可以涉及解碼器318通過執行如子步驟5402-5424所示的若干操作來對系統位元和奇偶校驗位元進行解碼。

請注意，解碼器318可以以任何順序或同時執行與子步驟5402-5424相關的操作。因此，下面對子步驟5402-5424進行編號和描述的順序並非是限制或約束解碼結構318如何執行對系統位元、第一奇偶校驗位元和第二奇偶校驗位元進行解碼的操作。

在5402處，進程500可以涉及解碼器318將包括系統位元記憶體的輸出與外部資訊記憶體的第一輸出在內的資訊進行組合以提供第一組合的輸出。

在5404處，進程500可以涉及解碼器318對包括某一奇偶校驗位元記憶體的輸出與第一組合的輸出在內的資訊進行解碼以提供第一解碼的輸出。

在5406處，進程500可以涉及解碼器318將第一解碼的輸出與第一組合的輸出進行組合以提供第三組合的輸 出。

在5408處，進程500可以涉及解碼器318將第三組合的輸出存儲在外部資訊記憶體中。

在5410處，進程500可以涉及解碼器318將包括系統位元記憶體的輸出與外部資訊記憶體的第二輸出在內的資訊進行組合以提供第二組合的輸出。

在5412處，進程500可以涉及解碼器318對第二組合的輸出進行交錯以提供交錯的輸出。

在5414處，進程500可以涉及解碼器318對包括剩餘的奇偶校驗位元記憶體的輸出與交錯的輸出在內的資訊進行解碼以提供第二解碼的輸出。

在5416處，進程500可以涉及解碼器318將第二解碼的輸出與交錯的輸出進行組合以提供第四組合的輸出。

在5418處，進程500可以涉及解碼器318對第四組合的輸出進行解交錯以提供第一解交錯的輸出。

在5420處，進程500可以涉及解碼器318將第一解交錯的輸出存儲在外部資訊記憶體中。

在5422處，在解碼操作失敗的情況下，進程500可以涉及解碼器318對第二解碼的輸出進行解交錯以提供第二解交錯的輸出。

在5424處，在解碼操作失敗的情況下，進程500可以涉及解碼器318將第一解碼的輸出或第二解交錯的輸出存儲在HARQ碼塊記憶體中。

在一些實施方式中，進程500還可以進一步涉及 解碼器318的解映射器204對已編碼訊號的複數個已編碼位元進行解映射，以通過對用於HARQ的增量冗餘的一個或複數個重傳封包進行解映射來提供複數個解映射的已編碼位元。另外，進程500可以涉及解碼器318的速率解匹配器206對複數個解映射的已編碼位元執行速率解匹配，以提供複數個速率解匹配的已編碼位元。

在一些實施方式中，在對複數個解映射的已編碼位元執行速率解匹配期間，進程500可以涉及解碼器318的速率解匹配器206對來自於若干位元的複數個已編碼位元執行單階段速率解匹配，其中若干位元可通過通訊網路在物理通道上進行傳輸。

在一些實施方式中，在對系統位元、第一奇偶校驗位元和第二奇偶校驗位元進行解碼期間，進程500可以涉及解碼器318將系統位元、第一奇偶校驗位元和第二奇偶校驗位元解碼為用於HARQ的重傳的一部分。

第6圖是根據本發明又一實施方式的可在接收器中實施的示範性進程的流程圖。進程600可以包括由步驟610和步驟620以及子步驟622和子步驟624中的一個或複數個步驟所表示的一個或複數個操作、動作或功能。儘管圖示為離散步驟，但是根據所需的實施方式，進程600的各個步驟可以劃分成額外的步驟、組合成更少的步驟或者取消。根據所需的實施方式，進程600的步驟和子步驟可以按照第6圖所示的順序或按照任何其他順序執行。進程600可以由架構100、架構200和/或裝置310以及架構100、架構200和/或裝置310的任何 變型和/或衍生形式來實施。下面以裝置310的接收器315的解碼器318的上下文對進行600進行描述，這僅用於說明的目的，並非用於限制本發明。進程600可以從步驟610開始。

在610處，進程600可以涉及裝置310的接收器315的解碼器318將位元流位元分離成複數個系統位元和複數個奇偶校驗位元，以用於解碼。進程600可以從610進行到620。

在620處，進程600可以涉及解碼器318通過執行如子步驟622和624中所示的若干操作來對系統位元和奇偶校驗位元進行解碼。

在622處，在解碼操作失敗之後，進程600可以涉及解碼器318保留內部解碼的外部資訊或者組合的固有資訊與外部資訊，而不是丟棄上述資訊(即內部解碼的外部資訊或者組合的固有資訊與外部資訊)。進程600可以從622進行到624。

在624處，關於後續解碼操作，進程600可以涉及解碼器318執行以下操作中的一項：(1)將所保留的內部解碼的外部資訊或者組合的固有資訊與外部資訊存儲回到外部記憶體；或(2)將所保留的內部解碼的外部資訊或者組合的固有資訊與外部資訊和通過重傳接收到的系統位元和奇偶校驗資訊位元進行組合。

在一些實施方式中，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318執行關於架構100的若干操作。例如，進程600可以涉及解碼器318執行以下操作：(a)分別將系統位元和奇偶校驗位元存儲在系統位元 記憶體和奇偶校驗位元記憶體中；(b)由交錯器對第二組合的輸出進行交錯以提供交錯的輸出；(c)由第三組合器將第一解碼的輸出與第一組合的輸出進行組合以提供第三組合的輸出；(d)由第四組合器將第二解碼的輸出與交錯的輸出進行組合以提供第四組合的輸出；(e)由第一解交錯器對第四組合的輸出進行解交錯以提供第一解交錯的輸出；(f)由第二解交錯器對第二解碼的輸出進行解交錯以提供第二解交錯的輸出；(g)將第一解碼的輸出、第三組合的輸出、第一解交錯的輸出和第二解交錯的輸出存儲在外部資訊記憶體中；(h)由第一組合器將包括系統位元記憶體的輸出與外部資訊記憶體的第一輸出在內的資訊進行組合以提供第一組合的輸出，外部資訊記憶體的第一輸出包括第一解交錯的輸出的至少一部分、第一解碼的輸出的至少一部分以及第二解交錯的輸出的至少一部分；(i)由第二組合器將包括系統位元記憶體的輸出和外部資訊記憶體的第二輸出在內的資訊進行組合以提供第二組合的輸出，外部資訊記憶體的第二輸出包括第三組合的輸出的至少一部分、第一解碼的輸出的至少一部分以及第二解交錯的輸出的至少一部分；(j)由第一解碼器對包括某一奇偶校驗位元記憶體的輸出和第一組合的輸出在內的資訊進行解碼以提供第一解碼的輸出；以及(k)由第二解碼器對包括剩餘的奇偶校驗位元記憶體的輸出和交錯的輸出在內的資訊進行解碼以提供第二解碼的輸出。

在一些實施方式中，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318執行額外的操 作。例如，進程600可以涉及解碼器318執行以下操作：(1)對接收到的已編碼訊號的複數個已編碼位元進行解映射，以通過對用於HARQ的增量冗餘的一個或複數個重傳封包進行解映射來提供複數個解映射的已編碼位元；以及(m)對複數個解映射的已編碼位元執行速率解匹配以提供複數個速率解匹配的已編碼位元。在一些實施方式中，在對複數個解映射的已編碼位元執行速率解匹配期間，進程600可以涉及解碼器318對來自於若干位元的複數個已編碼位元執行單階段速率解匹配，其中若干位元可通過通信網路在物理通道上進行傳輸。

在一些實施方式中，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318執行進一步操作。例如，進程600可以涉及解碼器318執行以下操作：(n)將速率解匹配的已編碼位元與先前接收到的初始傳送的一個或複數個封包進行組合，以提供用於位元流動(bit streaming)的位元流。

在一些實施方式中，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318將系統位元和奇偶校驗位元解碼為用於HARQ的重傳的一部分。

可選地，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318執行關於架構200的若干操作。例如，進程600可以涉及解碼器318執行以下操作：(a)將奇偶校驗位元存儲在奇偶校驗位元記憶體中；(b)將包括系統位元、第一解碼的輸出和第二解交錯的輸出在內的資訊存儲在系統位元記憶體中；(c)由交錯器對第二組合的輸出進行交 錯以提供交錯的輸出；(d)由第三組合器將第一解碼的輸出與第一組合的輸出進行組合以提供第三組合的輸出；(e)由第四組合器將第二解碼的輸出與交錯的輸出進行組合以提供第四組合的輸出；(f)由第一解交錯器對第四組合的輸出進行解交錯以提供第一解交錯的輸出；(g)由第二解交錯器對第二解碼的輸出進行解交錯以提供第二解交錯的輸出；(h)將第三組合的輸出和第一解交錯的輸出存儲在外部資訊記憶體中；(i)由第一組合器將包括系統位元記憶體的輸出和外部資訊記憶體的第一輸出在內的資訊進行組合以提供第一組合的輸出，外部資訊記憶體的第一輸出包括第一解交錯的輸出的至少一部分；(j)由第二組合器將包括系統位元記憶體的輸出和外部資訊記憶體的第二輸出在內的資訊進行組合以提供第二組合的輸出，外部資訊記憶體的第二輸出包括第三組合的輸出的至少一部分；(k)由第一解碼器對包括某一奇偶校驗位元記憶體的輸出和第一組合的輸出在內的資訊進行解碼以提供第一解碼的輸出；以及(l)由第二解碼器對包括剩餘的奇偶校驗位元記憶體的輸出和交錯的輸出在內的資訊進行解碼以提供第二解碼的輸出。

在一些實施方式中，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318執行額外的操作。例如，進程600可以涉及解碼器318執行以下操作：(m)對已編碼訊號的複數個已編碼位元進行解映射，以通過對用於HARQ的增量冗餘的一個或複數個重傳封包進行解映射來提供複數個解映射的已編碼位元；以及(n)對複數個解映射的 已編碼位元執行速率解匹配以提供複數個速率解匹配的已編碼位元。在一些實施方式中，在對複數個解映射的已編碼位元執行速率解匹配期間，進程600可以涉及解碼器318對來自於若干位元的複數個已編碼位元執行單階段速率解匹配，其中若干位元可通過通訊網路在物理通道上進行傳輸。

在一些實施方式中，在對系統位元和奇偶校驗位元進行解碼期間，進程600可以涉及解碼器318執行進一步操作。例如，進程600可以涉及解碼器318執行以下操作：(o)將速率解匹配的已編碼位元與先前接收到的初始傳送的一個或複數個封包進行組合，以提供用於位元流動的位元流。

額外的說明

本發明所描述的主題有時說明了不同的元件包含於或連接至不同的其他元件。需要理解的是，這樣描述的架構僅僅是示例性的，也可以採用其它架構以實現相同的功能。從概念上講，實現相同功能的任何組件的佈置被有效地「關聯」起來，以實現期望的功能。因此，無論架構或中間元件如何，任何兩個在此被組合以實現特定功能的元件可以視為彼此「關聯」，以實現期望的功能。同樣，任何兩個如此關聯的元件也可以被視為彼此「可操作地連接」或「可操作地耦接」以實現期望的功能，並且任何兩個能夠如此關聯的元件也可以被視為彼此「可操作可耦接地」以實現期望的功能。可操作可耦接的具體示例包括但不限於物理上可匹配的和/或物理上交互的元件和/或無線可交互的和/或無線交互的元件和/或邏輯交互的和/或邏輯可交互的元件。

關於本發明中基本上任何複數和/或單數術語的使用，本領域具有通常知識者能夠根據上下文和/或應用，適當地將複數變換為單數和/或將單數變換為複數。為了清楚起見，本發明中明確地闡述了各種單數/複數的置換。

而且本領域具有通常知識者應理解，本發明所使用的術語，尤其是隨附申請專利範圍(例如，隨附申請專利範圍的主體)中所使用的術語，通常意在為「開放式」術語(例如，術語「包括」應當解釋為「包括但不限於」，術語「具有」應解釋為「至少具有」，術語「包含」應解釋為「包含但不限於」等。本領域具有通常知識者還應理解，如果意圖表達引導性申請專利範圍記述項的具體數量，該意圖將明確地記述在申請專利範圍中，而在不存在這種記述的情況下，則不存在這樣的意圖。例如，為輔助理解，隨附申請專利範圍可能包含了引導性短語「至少一個」和「一個或多個」的使用以引導申請專利範圍記述項。然而，這種短語的使用不應解釋為暗指不定冠詞「一」或「一個」引導申請專利範圍記述項將包含該所引導的申請專利範圍記述項的任何特定申請專利範圍局限於僅包含一個該記述項的實施例，即使當同一申請專利範圍包括了引導性短語「一個或多個」或「至少一個」以及諸如不定冠詞「一」或「一個」時(例如，「一」和/或「一個」應當解釋為表示「至少一個」或「一個或多個」；這同樣適用於引導申請專利範圍記述項的定冠詞的使用。另外，即使明確地記述了被引導的申請專利範圍記述項的具體數量，本領域具有通常知識者應理解這些記述項應當解釋為至少表示所記述的數量(例如，沒有其 它修飾語的記述「兩個記述項」表示至少兩個記述項或兩個以上的記述項)。此外，在使用類似於「A、B和C等中的至少一個」的慣用法的實例中，通常這樣的構造旨在表達本領域具有通常知識者理解該慣用法的含義(例如，「具有A、B和C中的至少一個的系統」將包括但不限於僅具有A、僅具有B、僅具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B和C等等的系統)。在使用類似於「A、B或C等中的至少一個」的慣用法的那些實例中，通常這樣的構造旨在表達本領域具有通常知識者理解該慣用法的含義(例如，「具有A、B或C中的至少一個的系統」將包括但不限於僅具有A、僅具有B、僅具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B和C等等的系統)。本領域具有通常知識者還應進一步理解，無論是在說明書、申請專利範圍或附圖中，呈現兩個以上可選項的幾乎任何轉折詞和/或短語都應理解為包括一項、任一項或兩項的可能性。例如，術語「A或B」應理解為包括「A」或「B」或「A和B」的可能性。

通過上述論述，應理解到本發明為了示例的目的描述了本發明的各實施方式，本發明可以其他特定形式體現而不脫離本發明之精神和基本特徵。因此，本發明所公開的各個實施方式不意在限制本發明，真正的保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

1. 一種方法，能夠在通訊系統的接收器中實施，包括：將一位元流位元分離成複數個系統位元和複數個奇偶校驗位元；以及通過執行操作對所述系統位元和所述奇偶校驗位元進行解碼，所述操作包括：在解碼失敗之後，保留而不是丟棄內部解碼的外部資訊或組合的固有資訊與外部資訊；以及關於後續解碼，執行：將所保留的所述內部解碼的外部資訊或所述組合的固有資訊與外部資訊復原到一外部資訊記憶體；或者將所保留的所述內部解碼的外部資訊或所述組合的固有資訊與外部資訊與通過重傳接收到的系統位元和奇偶校驗資訊位元進行組合。
2. 如申請專利範圍第1項所述之方法，其中，對所述系統位元和所述奇偶校驗位元進行解碼包括：分別將所述系統位元和所述奇偶校驗位元存儲在一系統位元記憶體和一奇偶校驗位元記憶體中；由一交錯器對一第二組合的輸出進行交錯以提供一交錯的輸出；由一第三組合器將一第一解碼的輸出與一第一組合的輸出進行組合以提供一第三組合的輸出；由一第四組合器將一第二解碼的輸出與所述交錯的輸出進行組合以提供一第四組合的輸出； 由一第一解交錯器對所述第四組合的輸出進行解交錯以提供一第一解交錯的輸出；由一第二解交錯器對所述第二解碼的輸出進行解交錯以提供一第二解交錯的輸出；將所述第一解碼的輸出、所述第三組合的輸出、所述第一解交錯的輸出和所述第二解交錯的輸出存儲在所述外部資訊記憶體中；由一第一組合器將包括所述系統位元記憶體的一輸出和所述外部資訊記憶體的一第一輸出在內的資訊進行組合以提供所述第一組合的輸出，其中所述外部資訊記憶體的所述第一輸出包括所述第一解交錯的輸出的至少一部分、所述第一解碼的輸出的至少一部分和所述第二解交錯的輸出的至少一部分；由一第二組合器將包括所述系統位元記憶體的所述輸出和所述外部資訊記憶體的一第二輸出在內的資訊進行組合以提供所述第二組合的輸出，所述外部資訊記憶體的所述第二輸出包括所述第三組合的輸出的至少一部分、所述第一解碼的輸出的至少一部分和所述第二解交錯的輸出的至少一部分；由一第一解碼器對包括一某一奇偶校驗位元記憶體的一輸出和所述第一組合的輸出在內的資訊進行解碼以提供所述第一解碼的輸出；以及由一第二解碼器對包括一剩餘的奇偶校驗位元記憶體的一輸出和所述交錯的輸出在內的資訊進行解碼以提供所述第 二解碼的輸出。
3. 如申請專利範圍第2項所述之方法，其中對所述系統位元和所述奇偶校驗位元進行解碼還包括：通過對用於混合自動重新傳送請求的增量冗餘的一個或複數個重傳封包進行解映射，來對一接收到的已編碼訊號的複數個已編碼位元進行解映射，以提供複數個解映射的已編碼位元。
4. 如申請專利範圍第3項所述之方法，其中對所述系統位元和所述奇偶校驗位元進行解碼進一步包括：對所述複數個解映射的已編碼位元執行速率解匹配，以提供複數個速率解匹配的已編碼位元。
5. 如申請專利範圍第4項所述之方法，其中，對所述複數個解映射的已編碼位元執行所述速率解匹配包括：對來自於若干位元的所述複數個已編碼位元執行單階段速率解匹配，其中所述若干位元可通過通訊網路在一物理通道上進行傳輸。
6. 如申請專利範圍第1項所述之方法，其中對所述系統位元和所述奇偶校驗位元進行解碼包括：將所述系統位元和所述奇偶校驗位元解碼為用於混合自動重新傳送請求的重傳的一部分。
7. 如申請專利範圍第1項所述之方法，其中，對所述系統位元和所述奇偶校驗位元進行解碼包括：將所述奇偶校驗位元存儲在一奇偶校驗位元記憶體中；將包括所述系統位元、一第一解碼的輸出和一第二解交錯 的輸出在內的資訊存儲在一系統位元記憶體中；由一交錯器對一第二組合的輸出進行交錯以提供交錯的輸出；由一第三組合器將所述第一解碼的輸出與一第一組合的輸出進行組合以提供一第三組合的輸出；由一第四組合器將第二解碼的輸出與所述交錯的輸出進行組合以提供一第四組合的輸出；由一第一解交錯器對所述第四組合的輸出進行解交錯以提供一第一解交錯的輸出；由一第二解交錯器對所述第二解碼的輸出進行解交錯以提供所述第二解交錯的輸出；將所述第三組合的輸出和所述第一解交錯的輸出存儲在所述外部資訊記憶體中；由一第一組合器將包括所述系統位元記憶體的一輸出和所述外部資訊記憶體的一第一輸出在內的資訊進行組合以提供所述第一組合的輸出，所述外部資訊記憶體的所述第一輸出包括所述第一解交錯的輸出的至少一部分；由一第二組合器將包括所述系統位元記憶體的所述輸出和所述外部資訊記憶體的一第二輸出在內的資訊進行組合以提供所述第二組合的輸出，所述外部資訊記憶體的所述第二輸出包括所述第三組合的輸出的至少一部分；由一第一解碼器對包括一某一奇偶校驗位元記憶體的一輸出和所述第一組合的輸出在內的資訊進行解碼以提供所述第一解碼的輸出；以及 由一第二解碼器對包括一剩餘的奇偶校驗位元記憶體的一輸出和所述交錯的輸出在內的資訊進行解碼以提供所述第二解碼的輸出。
8. 如申請專利範圍第7項所述之方法，其中，對所述系統位元和所述奇偶校驗位元進行解碼進一步包括：通過對用於混合自動重新傳送請求的增量冗餘的一個或複數個重傳封包進行解映射，來對一接收到的已編碼訊號的複數個已編碼位元進行解映射，以提供複數個解映射的已編碼位元。
9. 如申請專利範圍第8項所述之方法，其中，對所述系統位元和所述奇偶校驗位元進行解碼進一步包括：對所述複數個解映射的已編碼位元執行速率解匹配，以提供複數個速率解匹配的已編碼位元。
10. 如申請專利範圍第9項所述之方法，其中，對所述複數個解映射的已編碼位元執行所述速率解匹配包括：對來自於若干位元的所述複數個已編碼位元執行單階段速率解匹配，其中所述若干位元可通過通訊網路在一物理通道上進行傳輸。
11. 一種裝置，包括：一接收器，所述接收器包括一解碼器，用於通過執行操作來對包括複數個系統位元和複數個奇偶校驗位元在內的位元流進行解碼，所述操作包括：保留而不是丟棄內部解碼的固有資訊或外部資訊；以及將所述內部解碼的固有資訊或所述外部資訊與通過重傳接 收到的複數個系統位元和複數個奇偶校驗資訊位元進行組合。
12. 如申請專利範圍第11項所述之裝置，其中，所述解碼器包括：一系統位元記憶體，用於存儲所述系統位元；一奇偶校驗位元記憶體，用於存儲所述奇偶校驗位元；一交錯器，用於對一第二組合的輸出進行交錯以提供一交錯的輸出；一第三組合器，用於將一第一解碼的輸出與一第一組合的輸出進行組合以提供一第三組合的輸出；一第四組合器，用於將一第二解碼的輸出與所述交錯的輸出進行組合以提供一第四組合的輸出；一第一解交錯器，用於對所述第四組合的輸出進行解交錯以提供一第一解交錯的輸出；一第二解交錯器，用於對所述第二解碼的輸出進行解交錯以提供一第二解交錯的輸出；一外部資訊記憶體，用於存儲所述第三組合的輸出或所述第一解交錯的輸出；一第一組合器，用於將包括所述系統位元記憶體的一輸出與所述外部資訊記憶體的一第一輸出在內的資訊進行組合以提供一第一組合的輸出；一第二組合器，用於將包括所述系統位元記憶體的所述輸出與所述外部資訊記憶體的一第二輸出在內的資訊進行組合以提供所述第二組合的輸出； 一第一解碼器，用於對包括一某一奇偶校驗位元記憶體的一輸出和所述第一組合的輸出在內的資訊進行解碼以提供所述第一解碼的輸出；以及一第二解碼器，用於對包括一剩餘的奇偶校驗位元記憶體的一輸出和所述交錯的輸出在內的資訊進行解碼以提供所述第二解碼的輸出。
13. 如申請專利範圍第12項所述之裝置，其中，所述解碼器進一步包括：一解映射器，通過對用於混合自動重新傳送請求的增量冗餘的一個或複數個重傳封包進行解映射，來對一接收到的已編碼訊號的複數個已編碼位元進行解映射，以提供複數個解映射的已編碼位元。
14. 如申請專利範圍第13項所述之裝置，其中，所述解碼器進一步包括：一速率解匹配器，用於對所述複數個解映射的已編碼位元執行速率解匹配，以提供複數個速率解匹配的已編碼位元。
15. 如申請專利範圍第14項所述之裝置，其中，所述速率解匹配器包括：一單階段速率解匹配器，用於對來自於若干位元的所述複數個已編碼位元執行單階段速率解匹配，其中所述若干位元可通過通訊網路在一物理通道上進行傳輸。
16. 如申請專利範圍第11項所述之裝置，其中，所述解碼器用於將所述系統位元和所述奇偶校驗位元解碼為用於混合自動重新傳送請求的重傳的一部分。
17. 如申請專利範圍第11項所述之裝置，其中，該解碼器包括：一系統位元記憶體，用於存儲包括所述系統位元、一第一解碼的輸出和一第二解交錯的輸出在內的資訊；一奇偶校驗位元記憶體，用於存儲所述奇偶校驗位元；一交錯器，用於對一第二組合的輸出進行交錯以提供一交錯的輸出；一第三組合器，用於將所述第一解碼的輸出與一第一組合的輸出進行組合以提供一第三組合的輸出；一第四組合器，用於將一第二解碼的輸出與所述交錯的輸出進行組合以提供一第四組合的輸出；一第一解交錯器，用於對所述第四組合的輸出進行解交錯以提供一第一解交錯的輸出；一第二解交錯器，用於對所述第二解碼的輸出進行解交錯以提供所述第二解交錯的輸出；一外部資訊記憶體，用於存儲所述第三組合的輸出和所述第一解交錯的輸出；一第一組合器，用於將包括所述系統位元記憶體的一輸出和所述外部資訊記憶體的一第一輸出在內的資訊進行組合以提供所述第一組合的輸出；一第二組合器，用於將包括所述系統位元記憶體的所述輸出和所述外部資訊記憶體的一第二輸出在內的資訊進行組合以提供所述第二組合的輸出；一第一解碼器，用於對包括一某一奇偶校驗位元記憶體的一輸出和所述第一組合的輸出在內的資訊進行解碼以提供 所述第一解碼的輸出；以及一第二解碼器，用於對包括一剩餘的奇偶校驗位元記憶體的一輸出和所述交錯的輸出在內的資訊進行解碼以提供所述第二解碼的輸出。
18. 如申請專利範圍第17項所述之裝置，其中，所述解碼器進一步包括：一解映射器，通過對用於混合自動重新傳送請求的增量冗餘的一個或複數個重傳封包進行解映射，來對一接收到的已編碼訊號的複數個已編碼位元進行解映射，以提供複數個解映射的已編碼位元。
19. 如申請專利範圍第18項所述之裝置，其中，所述解碼器進一步包括：一速率解匹配器，用於對所述複數個解映射的已編碼位元執行速率解匹配，以提供複數個速率解匹配的已編碼位元。
20. 如申請專利範圍第19所述之裝置，其中，所述速率解匹配器包括：一單階段速率解匹配器，用於對來自於若干位元的所述複數個已編碼位元執行單階段速率解匹配，其中所述若干位元可通過通訊網路在一物理通道上進行傳輸。