TW201732550A - 用於載入索引和散佈運算之指令和邏輯 - Google Patents

Abstract

一種處理器包含執行單元，用以執行指令以從索引陣列載入索引，並且基於那些索引將元件散佈到稀疏記憶體中的位置。該執行單元包含邏輯，用以針對將由該指令散佈的每個資料元件，根據需要載入在計算特定資料元件將被寫入記憶體中的位址中使用的索引值。該索引值可以從識別用於該指令的索引陣列來檢索。該執行單元包含邏輯，用以計算基於指定用於該指令的基底位址和檢索用於該資料元件位置的該索引值的總和的位址。該執行單元包含邏輯，用以從指定用於該指令的來源向量暫存器中的連續位置來檢索資料元件，並將其儲存到該計算出的位置。

Description

用於載入索引和散佈運算之指令和邏輯

本發明係關於處理邏輯、微處理器、及相關聯的指令集架構之領域，當其由處理器或其他處理邏輯執行時會執行邏輯的、數學的、或其他功能的運算。

多處理器系統變得越來越普遍。多處理器系統的應用包含動態領域全體切割到桌上型電腦計算。為了利用多處理器系統的優點，待執行的碼可被分成多個執行緒(thread)以供各種處理實體執行。各執行緒可互相平行地執行。當指令在處理器上被接收時，指令可以被解碼為原生的或更加原生的用於在處理器上執行的項目或指令字組。處理器可以在系統單晶片中實現。藉由儲存在陣列中的索引對記憶體間接讀取和寫入存取可以用在密碼學、圖形遍歷、排序和稀疏矩陣應用中。

100‧‧‧系統

102‧‧‧處理器

104‧‧‧快取記憶體

106‧‧‧暫存器檔案

108‧‧‧執行單元

109‧‧‧緊縮指令集

110‧‧‧處理器匯流排

112‧‧‧圖形控制器

114‧‧‧加速圖形埠互連

116‧‧‧系統邏輯晶片

118‧‧‧記憶體路徑

120‧‧‧記憶體

122‧‧‧系統I/O

124‧‧‧資料儲存器

126‧‧‧無線收發器

128‧‧‧韌體集線器(快閃BIOS)

130‧‧‧I/O控制器集線器

134‧‧‧網路控制器

140‧‧‧資料處理系統

141‧‧‧匯流排

142‧‧‧執行單元

143‧‧‧緊縮指令集

144‧‧‧解碼器

145‧‧‧暫存器檔案

146‧‧‧同步動態隨機存取記憶體(SDRAM)控制

147‧‧‧靜態隨機存取記憶體(SRAM)控制

148‧‧‧突發快閃記憶體介面

149‧‧‧個人電腦記憶卡國際協會(PCMCIA)/緊湊型快閃記憶(CF)卡控制

150‧‧‧液晶顯示器(LCD)控制

151‧‧‧直接記憶體存取(DMA)控制器

152‧‧‧匯流排主介面

153‧‧‧I/O匯流排

154‧‧‧I/O橋接器

155‧‧‧通用異步接收器/傳送器

156‧‧‧通用序列匯流排

157‧‧‧藍牙無線UART

158‧‧‧I/O擴充介面

159‧‧‧處理核心

160‧‧‧資料處理系統

161‧‧‧SIMD協同處理器

162‧‧‧執行單元

163‧‧‧指令集

164‧‧‧暫存器檔案

165‧‧‧解碼器

166‧‧‧主處理器

167‧‧‧快取記憶體

168‧‧‧輸入/輸出系統

169‧‧‧無線介面

170‧‧‧處理核心

200‧‧‧處理器

201‧‧‧循序前端

202‧‧‧快速排程器

203‧‧‧亂序執行引擎

204‧‧‧慢/一般浮點排程器

206‧‧‧簡單浮點排程器

208‧‧‧暫存器檔案

210‧‧‧暫存器檔案

211‧‧‧執行區塊

212‧‧‧執行單元

214‧‧‧執行單元

216‧‧‧執行單元

218‧‧‧執行單元

220‧‧‧執行單元

222‧‧‧執行單元

224‧‧‧執行單元

226‧‧‧指令預提取器

228‧‧‧指令解碼器

230‧‧‧追蹤快取

232‧‧‧微碼ROM

234‧‧‧uop佇列

310‧‧‧緊縮位元組

320‧‧‧緊縮字組

330‧‧‧緊縮雙字組

341‧‧‧半緊縮

342‧‧‧單緊縮

343‧‧‧雙緊縮

344‧‧‧未帶符號的緊縮位元組表示法

345‧‧‧帶符號的緊縮位元組表示法

346‧‧‧未帶符號的緊縮字組表示法

347‧‧‧帶符號的緊縮字組表示法

348‧‧‧未帶符號的緊縮雙字組表示法

349‧‧‧帶符號的緊縮雙字組表示法

360‧‧‧格式

361‧‧‧欄位

362‧‧‧欄位

363‧‧‧欄位

364‧‧‧來源運算元識別符

365‧‧‧來源運算元識別符

366‧‧‧目的運算元識別符

370‧‧‧操作編碼(操作碼)格式

371‧‧‧欄位

372‧‧‧欄位

373‧‧‧欄位

374‧‧‧來源運算元識別符

375‧‧‧來源運算元識別符

376‧‧‧目的運算元識別符

378‧‧‧前置位元組

380‧‧‧操作編碼(操作碼)格式

381‧‧‧條件欄位

382‧‧‧運算碼欄位

383‧‧‧運算碼欄位

384‧‧‧運算碼欄位

385‧‧‧來源運算元識別符

386‧‧‧目的運算元識別符

387‧‧‧運算碼欄位

388‧‧‧運算碼欄位

389‧‧‧運算碼欄位

390‧‧‧來源運算元識別符

400‧‧‧處理器管線

402‧‧‧提取階段

404‧‧‧長度解碼階段

406‧‧‧解碼階段

408‧‧‧分配階段

410‧‧‧更名階段

412‧‧‧排程階段

414‧‧‧暫存器讀取/記憶體讀取階段

416‧‧‧執行階段

418‧‧‧寫回/記憶體寫入階段

422‧‧‧例外處理階段

424‧‧‧提交階段

430‧‧‧前端單元

432‧‧‧分支預測單元

434‧‧‧指令快取單元

436‧‧‧指令轉譯後備緩衝器

438‧‧‧指令提取單元

440‧‧‧解碼單元

450‧‧‧執行引擎單元

452‧‧‧更名/分配器單元

454‧‧‧失效單元

456‧‧‧排程器單元

458‧‧‧實體暫存器檔案單元

460‧‧‧執行叢集

462‧‧‧執行單元

464‧‧‧記憶體存取單元

470‧‧‧記憶體單元

472‧‧‧資料TLB單元

474‧‧‧資料快取單元

476‧‧‧2階(L2)快取單元

490‧‧‧處理器核心

500‧‧‧處理器

502‧‧‧核心

503‧‧‧快取階層

506‧‧‧快取

508‧‧‧環式互連單元

510‧‧‧系統代理

512‧‧‧顯示引擎

514‧‧‧介面

516‧‧‧直接媒體介面

518‧‧‧PCIe橋接器

520‧‧‧記憶體控制器

522‧‧‧一致邏輯

552‧‧‧記憶體控制單元

560‧‧‧圖形模組

565‧‧‧媒體引擎

570‧‧‧前端

572‧‧‧快取

574‧‧‧快取

580‧‧‧亂序執行引擎

582‧‧‧分配模組

584‧‧‧資源排程器

586‧‧‧資源

588‧‧‧重排序緩衝器

590‧‧‧模組

595‧‧‧LLC

599‧‧‧RAM

600‧‧‧系統

610‧‧‧處理器

615‧‧‧處理器

620‧‧‧圖形記憶體控制器集線器

640‧‧‧記憶體

645‧‧‧顯示器

650‧‧‧輸入/輸出(I/O)控制器集線器

660‧‧‧外部圖形裝置

670‧‧‧週邊裝置

695‧‧‧前側匯流排

700‧‧‧第二系統

714‧‧‧I/O裝置

716‧‧‧第一匯流排

718‧‧‧匯流排橋接器

720‧‧‧第二匯流排

722‧‧‧鍵盤和/或滑鼠

724‧‧‧音訊I/O

727‧‧‧通訊裝置

728‧‧‧儲存單元

730‧‧‧碼及資料

732‧‧‧記憶體

734‧‧‧記憶體

738‧‧‧高效能圖形電路

739‧‧‧高效能圖形介面

750‧‧‧點對點互連

752‧‧‧P-P介面

754‧‧‧P-P介面

770‧‧‧第一處理器

772‧‧‧積體記憶體控制器單元

776‧‧‧點對點(P-P)介面

778‧‧‧點對點(P-P)介面

780‧‧‧第二處理器

782‧‧‧積體記憶體控制器單元

786‧‧‧P-P介面

788‧‧‧P-P介面

790‧‧‧晶片組

792‧‧‧介面

794‧‧‧點對點介面電路

796‧‧‧介面

798‧‧‧點對點介面電路

800‧‧‧第三系統

814‧‧‧I/O裝置

815‧‧‧傳統I/O裝置

832‧‧‧記憶體

834‧‧‧記憶體

870‧‧‧處理器

872‧‧‧控制邏輯

880‧‧‧處理器

882‧‧‧控制邏輯

890‧‧‧晶片組

900‧‧‧SoC

902‧‧‧互連單元

902A‧‧‧核心

902N‧‧‧核心

906‧‧‧共用快取單元

908‧‧‧積體圖形邏輯

910‧‧‧應用處理器

914‧‧‧積體記憶體控制器單元

916‧‧‧匯流排控制器單元

920‧‧‧媒體處理器

924‧‧‧影像處理器

926‧‧‧音訊處理器

928‧‧‧視訊處理器

930‧‧‧靜態隨機存取記憶體(SRAM)單元

932‧‧‧直接記憶體存取(DMA)單元

940‧‧‧顯示單元

1000‧‧‧處理器

1005‧‧‧CPU

1010‧‧‧GPU

1015‧‧‧影像處理器

1020‧‧‧視訊處理器

1025‧‧‧USB控制器

1030‧‧‧UART控制器

1035‧‧‧SPI/SDIO控制器

1040‧‧‧顯示裝置

1045‧‧‧記憶體介面控制器

1050‧‧‧MIPI控制器

1055‧‧‧快閃記憶體控制器

1060‧‧‧雙資料率(DDR)控制器

1065‧‧‧安全引擎

1070‧‧‧I²S/I²C控制器

1100‧‧‧儲存器

1110‧‧‧硬體或軟體模型

1120‧‧‧模擬軟體

1140‧‧‧記憶體

1150‧‧‧有線連接

1160‧‧‧無線連接

1165‧‧‧製造設備

1205‧‧‧程式

1210‧‧‧仿真邏輯

1215‧‧‧處理器

1302‧‧‧高階語言

1304‧‧‧x86編譯器

1306‧‧‧x86二進制碼

1308‧‧‧替代指令集編譯器

1310‧‧‧替代指令集二進制碼

1312‧‧‧指令轉換器

1314‧‧‧x86指令集核心

1316‧‧‧x86指令集核心

1400‧‧‧指令集架構

1406‧‧‧核心

1407‧‧‧核心

1408‧‧‧L2快取控制

1409‧‧‧匯流排介面單元

1410‧‧‧互連

1411‧‧‧L2快取

1415‧‧‧圖形處理單元

1420‧‧‧視訊編解碼器

1425‧‧‧液晶顯示器(LCD)視訊介面

1430‧‧‧用戶介面模組(SIM)介面

1435‧‧‧啟動ROM介面

1440‧‧‧同步動態隨機存取記憶體(SDRAM)控制器

1445‧‧‧快閃控制器

1450‧‧‧串列週邊介面(SPI)主單元

1460‧‧‧DRAM

1465‧‧‧FLASH

1470‧‧‧藍牙模組

1475‧‧‧高速3G數據機

1480‧‧‧全球定位系統模組

1485‧‧‧無線模組

1490‧‧‧行動產業處理器介面

1495‧‧‧高解析度多媒體介面

1500‧‧‧指令架構

1510‧‧‧單元

1511‧‧‧中斷控制及分配單元

1512‧‧‧窺探控制單元

1514‧‧‧窺探過濾器

1515‧‧‧計時器

1516‧‧‧AC埠

1520‧‧‧匯流排介面單元

1521‧‧‧主要主

1522‧‧‧次要主

1525‧‧‧快取

1530‧‧‧載入儲存單元

1531‧‧‧快速迴圈模式之選項

1532‧‧‧指令快取

1535‧‧‧分支預測單元

1536‧‧‧全域歷程

1537‧‧‧目標位址

1538‧‧‧返回堆疊

1540‧‧‧記憶體系統

1542‧‧‧資料快取

1543‧‧‧預提取器

1544‧‧‧記憶體管理單元

1545‧‧‧轉譯後備緩衝器

1546‧‧‧指令預提取階段

1550‧‧‧雙指令解碼階段

1555‧‧‧暫存器更名階段

1556‧‧‧暫存器池

1557‧‧‧分支

1560‧‧‧發出階段

1561‧‧‧指令佇列

1565‧‧‧執行實體

1566‧‧‧ALU/乘法單元(MUL)

1567‧‧‧ALU

1568‧‧‧浮點單元(FPU)

1569‧‧‧位址

1570‧‧‧寫回階段

1575‧‧‧追蹤單元

1580‧‧‧指令指標

1582‧‧‧失效指標

1600‧‧‧執行管線

1605‧‧‧步驟

1610‧‧‧步驟

1615‧‧‧步驟

1620‧‧‧步驟

1625‧‧‧步驟

1630‧‧‧步驟

1640‧‧‧步驟

1650‧‧‧步驟

1655‧‧‧步驟

1660‧‧‧步驟

1665‧‧‧步驟

1670‧‧‧步驟

1675‧‧‧步驟

1680‧‧‧步驟

1700‧‧‧電子裝置

1710‧‧‧處理器

1715‧‧‧低電源雙資料率(LPDDR)記憶體單元

1720‧‧‧碟機

1722‧‧‧BIOS/韌體/快閃記憶體

1724‧‧‧顯示器

1725‧‧‧觸控螢幕

1730‧‧‧觸控板

1735‧‧‧快速晶片組(EC)

1736‧‧‧鍵盤

1737‧‧‧風扇

1738‧‧‧信任平台模組(TPM)

1739‧‧‧熱感測器

1740‧‧‧感測器集線器

1741‧‧‧加速計

1742‧‧‧環境光感測器

1743‧‧‧羅盤

1744‧‧‧陀螺儀

1745‧‧‧近場通訊(NFC)單元

1746‧‧‧熱感測器

1750‧‧‧無線區域網路(WLAN)單元

1752‧‧‧藍牙單元

1754‧‧‧相機

1755‧‧‧全球定位系統(GPS)

1756‧‧‧無線廣域網路(WWAN)單元

1757‧‧‧SIM卡

1760‧‧‧數位訊號處理器

1762‧‧‧音訊單元

1763‧‧‧揚聲器

1764‧‧‧頭戴式耳機

1765‧‧‧麥克風

1800‧‧‧系統

1802‧‧‧指令流

1804‧‧‧處理器

1806‧‧‧前端

1808‧‧‧指令提取單元

1810‧‧‧解碼單元

1812‧‧‧核心

1814‧‧‧分配器

1816‧‧‧執行單元

1818‧‧‧失效單元

1820‧‧‧記憶體子系統

1822‧‧‧1階(L1)快取

1824‧‧‧2階(L2)快取

1830‧‧‧記憶體系統

1900‧‧‧處理器核心

1910‧‧‧SIMD協同處理器

1912‧‧‧SIMD執行單元

1914‧‧‧擴展向量暫存器檔案

1915‧‧‧協同處理器匯流排

1916‧‧‧擴展SIMD指令集

1920‧‧‧主處理器

1922‧‧‧解碼器

1924‧‧‧快取

1926‧‧‧暫存器檔案

2101‧‧‧向量暫存器ZMMn

2102‧‧‧掩模暫存器

2103‧‧‧資料元位置

2104‧‧‧基底位址位置

2105‧‧‧索引陣列

2106‧‧‧第一索引值

2107‧‧‧第二索引值

2108‧‧‧最後索引值

2201‧‧‧列

2202‧‧‧列

2203‧‧‧列

2204‧‧‧列

2205‧‧‧列

2206‧‧‧列

2207‧‧‧位址

2208‧‧‧位址

2209‧‧‧位址

2210‧‧‧列

2211‧‧‧列

2212‧‧‧列

2213‧‧‧列

2220‧‧‧掩模暫存器Kn

2300‧‧‧方法

2305‧‧‧步驟

2310‧‧‧步驟

2315‧‧‧步驟

2320‧‧‧步驟

2325‧‧‧步驟

2330‧‧‧步驟

2335‧‧‧步驟

2340‧‧‧步驟

2345‧‧‧步驟

2350‧‧‧步驟

2355‧‧‧步驟

2360‧‧‧步驟

實施例係藉由後附圖式中之圖以範例而非限 制的方式來說明： 第1A圖為根據本發明之實施例以可包含執行單元用以執行指令之處理器形成的例示電腦系統之方塊圖；第1B圖顯示根據本發明之實施例的資料處理系統；第1C圖顯示用以執行文字串比較運算之資料處理系統的其他實施例；第2圖為根據本發明之實施例對於可包含邏輯電路用以執行指令之處理器的微架構之方塊圖；第3A圖顯示根據本發明之實施例於多媒體暫存器中之各種緊縮資料類型表示；第3B圖顯示根據本發明之實施例的可能的暫存器中資料儲存格式(in-register data storage format)；第3C圖顯示根據本發明之實施例於多媒體暫存器中之各種帶符號的(signed)與未帶符號的(unsigned)緊縮資料類型表示；第3D圖顯示運算編碼格式之實施例；第3E圖顯示根據本發明之實施例具有四十或更多個位元的另一可能的運算編碼格式；第3F圖顯示根據本發明之實施例另一可能的運算編碼格式；第4A圖為顯示根據本發明之實施例的循序管線(in-order pipeline)及暫存器更名階段(register renaming stage)、亂序發出/執行管線(out-of-order issue/execution pipeline)之方塊圖； 第4B圖為顯示根據本發明之實施例的被包含於一處理器中的循序架構核心及暫存器更名邏輯、亂序發出/執行邏輯之方塊圖；第5A圖為顯示根據本發明之實施例的處理器之方塊圖；第5B圖為顯示根據本發明之實施例的核心之範例實現的方塊圖；第6圖為顯示根據本發明之實施例的系統之方塊圖；第7圖為顯示根據本發明之實施例的第二系統之方塊圖；第8圖為顯示根據本發明之實施例的第三系統之方塊圖；第9圖為顯示根據本發明之實施例的系統單晶片之方塊圖；第10圖顯示根據本發明之實施例包含可執行至少一指令的中央處理單元及圖形處理單元之處理器；第11圖為顯示根據本發明之實施例的IP核心之發展的方塊圖；第12圖顯示根據本發明之實施例的第一類型的指令係如何被不同類型的處理器模擬；第13圖顯示根據本發明之實施例對比軟體指令轉換器將於來源指令集中之二進制指令轉換至於目標指令集中之二進制指令之使用之方塊圖；第14圖為顯示根據本發明之實施例的處理器之指令 集架構的方塊圖；第15圖為顯示根據本發明之實施例的處理器之指令集架構的更詳細方塊圖；第16圖為顯示根據本發明之實施例的用於處理器之指令集架構的執行管線的方塊圖；第17圖為顯示根據本發明之實施例用於利用處理器之電子裝置的方塊圖；第18圖為顯示根據本發明之實施例用於向量運算以從索引陣列載入索引並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置的指令和邏輯的範例系統的示意圖；第19圖為顯示根據本發明之實施例用以執行擴展向量指令的處理器核心的方塊圖；第20圖為顯示根據本發明之實施例的範例擴展向量暫存器檔案的方塊圖；第21圖為顯示根據本發明之實施例用以執行從索引陣列載入索引並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置的運算的示意圖；第22A和22B圖為顯示根據本發明之實施例的載入-索引-和-散佈指令的各個形式的運算；第23圖為顯示根據本發明之實施例用於從索引陣列載入索引並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置的範例方法。

【發明內容和實施方式】

以下的說明描述了用於在處理裝置上執行向量運算以從索引陣列載入索引並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置的指令和處理邏輯。這樣的處理裝置可以包含亂序處理器。在下面的說明中，闡述了許多具體細節，諸如處理邏輯、處理器類型、微架構條件、事件、啟用機制等，以便提供對本發明的實施例的更透徹理解。然而，本領域技術入員將理解，可以在沒有這些具體細節的情況下實施該些實施例。另外，沒有詳細顯示一些眾所皆知的結構、電路等，以避免不必要地模糊本發明的實施例。

雖然以下實施例係參照處理器來說明，但其他實施例可應用其他類型的積體電路及邏輯裝置。本發明之實施例之類似的技術及教示可被應用至有助於較佳管線產出量及改良的效能之其他類型的電路或半導體裝置。本發明之實施例的教示可應用至執行資料處理之任何處理器或機器。然而，實施例並未受限於執行512位元、256位元、128位元、64位元、32位元或16位元資料運算之處理器或機器且可被應用至可於其中執行資料之處理或管理的任何處理器及機器。此外，以下說明提供範例，而所附圖式顯示各種範例以供說明之用。然而，這些範例不應被解釋為限制之含義，而係僅提供本發明之實施例的範例，而非提供本發明之實施例的所有可能實現之窮盡列表。

雖然以下範例於執行單元與邏輯電路之情境 中說明指令處理及分配，但本發明之其他實施例可藉由儲存於機器可讀的有形媒體上之資料或指令(當其由機器執行時造成機器用以執行與本發明之至少一實施例一致的功能)來實現。於一實施例中，與本發明之實施例相關聯的功能係被實現於機器可執行的指令中。該指令可被使用以造成以指令進行程式化之一般目的或特殊目的處理器執行本發明之步驟。本發明之實施例可被提供為電腦程式產品或軟體，其可包含根據本發明之實施例具有指令(其可被使用以程式化一電腦(或其他電子裝置)用以執行一或多個運算)儲存於其上之機器或電腦可讀取媒體。再者，本發明之實施例的步驟可被含有用以執行該等步驟的固定功能式(fixed-function)邏輯之特定硬體組件或藉由程式化的電腦組件及固定功能式硬體組件之任何組合來執行。

用於對邏輯進行程式化以執行本發明之實施例的指令可被儲存於系統中之記憶體內，例如DRAM、快取、快閃記憶體、或其他儲存器。再者，指令可經由網路或藉由其他電腦可讀取媒體來散佈。因此，機器可讀取媒體可包含用於以機器(例如電腦)可讀的形式儲存或傳送資訊之任何機制，但不限於軟碟、光碟、光碟唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電氣可抹除可程式化唯讀記憶體(EEPROM)、磁或光卡、快閃記憶體、或使用於透過網際網路經由電的、光的、聽覺的或其他形式的傳播訊號 (例如載波、紅外線訊號、數位訊號等等)之資訊的傳送之有形的機器可讀取儲存器。因此，電腦可讀取媒體可包含適用於以機器(例如電腦)可讀取的形式儲存或傳送電子指令或資訊的任何類型之有形的機器可讀取媒體。

設計可歷經各種階段，從創作到模擬到製造。表示一設計之資料可以數種方式表示該設計。首先，在模擬中有用的是，硬體可使用硬體描述語言或另一功能描述語言而被表示。此外，具有邏輯和/或電晶體閘極之電路級模型可在設計流程之某些階段中被產生。再者，在某些階段，設計可達到表示硬體模型中各種裝置的實體佈局之資料級。在使用某些半導體製造技術的情形中，表示硬體模型的資料可為指明對於被使用以產生積體電路的於不同遮罩層之許多特徵的存在或不存在之資料。於該設計的任何表示中，該資料可被儲存於任何形式的機器可讀取媒體中。記憶體或磁性的或光學的儲存器(例如碟)可為機器可讀取媒體用以儲存經由經調變的或另外被產生以傳送此資訊的光或電波傳送之資料。當表示或攜帶碼或設計之電載波係被傳送至複製、緩衝、或電訊號之再傳送係被執行的程度時，新的副本可被做出。因此，通訊提供者或網路提供者可將一物件(例如編碼成載波之資訊)至少暫時地儲存於有形的機器可讀取媒體，以體現本發明之實施例的技術。

於現今的處理器中，一些不同的執行單元可被使用以處理及執行多樣的碼及指令。某些指令可較快完 成，而其他指令則需要數個時脈週期來完成。指令的產出量越快，則處理器的整體效能越好。因此，具有許多盡可能快地執行的指令將有優勢。然而，也可有具有較大複雜度且需要較多執行時間與處理器資源之特定指令，例如浮點指令、載入/儲存運算、資料移動等等。

當較多電腦系統被使用於網際網路、文書、及多媒體應用時，額外的處理器支援已隨著時間被引入。於一實施例中，指令集可與一或多個電腦架構相關聯，包含資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及異常處理、及外部輸入及輸出(I/O)。

於一實施例中，指令集架構(instruction set architecture；ISA)可藉由一或多個微架構(其可包含被使用以實現一或多個指令集之處理器邏輯及電路)來實現。因此，具有不同微架構之處理器可共用至少一部分的共同指令集。舉例來說，Intel® Pentium 4處理器、Intel® Core^TM處理器、及來自美國加州森尼韋爾之Advanced Micro Devices,Inc.的處理器實現近乎相同的版本的x86指令集(較新的版本有加入一些擴充)，但具有不同內部設計。同樣地，由其他處理器開發公司(例如ARM Holdings,Ltd.、MIPS、或其被授權者(licensee)或採用者(adopter)所設計的處理器可共用至少一部分的共同指令集，但可包含不同的處理器設計。舉例來說，ISA之相同的暫存器架構可使用新的或已知的技術以不同方式於不同微架構被實現，包含專屬實體暫存器、使用暫存器更名 機制(例如使用暫存器別名表(Register Alias Table；RAT)、重排序緩衝器(Reorder Buffer；ROB)及失效暫存器檔案)之一或多個動態分配實體暫存器。於一實施例中，暫存器可包含一或多個暫存器、暫存器架構、暫存器檔案、或可或可不由軟體程式設計師(software programmer)所定址之其他暫存器組。

指令可包含一或多個指令格式。於一實施例中，除了別的以外，指令格式可表示各種欄位(位元的數量、位元的位置等等)用以指明待被執行的運算及運算將被執行的運算元。於另一實施例中，一些指令格式可被進一步藉由指令範本(或次格式)來界定。舉例來說，給定指令格式之指令範本可被界定以具有指令格式的欄位之不同的子集和/或被界定以具有被不同地解譯之給定的欄位。於一實施例中，指令可被使用指令格式(且，若被界定，則於該指令格式之指令範本之其中一者中)來表示且指明或表示運算及運算將於其上執行之運算元。

科學的、金融的、自動向量化通用的、RMS(辨別(recognition)、資料挖掘(mining)、及分析合成(synthesis))、及視覺和多媒體應用(例如2D/3D圖形、影像處理、視訊壓縮/解壓縮、聲音辨別演算法及音訊處理)會需要相同的運算待被執行於大量的資料項目。於一實施例中，單一指令多重資料(Single Instruction Multiple Data；SIMD)表示造成處理器執行一運算於多資料元之一類型的指令。SIMD技術可被使用於處理器，其 可邏輯地將位元於暫存器中分成數個固定大小的或可變大小的資料元，各資料元表示一單獨的值。舉例來說，於一實施例中，於64位元暫存器中之位元可被組織成含有四個單獨的16位元資料元之來源運算元，各資料元表示一單獨的16位元值。此類型的資料可稱為「緊縮(packed)」資料類型或「向量(vector)」資料類型，且此資料類型之運算元可稱為緊縮資料運算元或向量運算元。於一實施例中，緊縮資料項目或向量可為儲存於單一暫存器內之一序列的緊縮資料元，而緊縮資料運算元或向量運算元可為SIMD指令(或「緊縮資料指令」或「向量指令」)之來源或目的運算元。於一實施例中，SIMD指令指明待被執行於兩個來源向量運算元之單一向量運算用以產生相同或不同大小之目的向量運算元(亦稱為結果向量運算元)，以相同或不同數量的資料元，且以相同或不同的資料元次序。

SIMD技術(例如由具有包含x86之指令集的Intel® Core^TM處理器所採用)、MMX^TM、串流SIMD擴充(Streaming SIMD Extensions(SSE))、SSE2、SSE3、SSE4.1、及SSE4.2指令、ARM處理器(例如具有包含向量浮點(Vector Floating Point；VFP)和/或NEON指令之指令集的處理器之ARM Cortex®家族)、及MIPS處理器(例如中國科學院計算技術研究所開發的處理器之龍芯(Loongson)家族)已於應用效能有明顯的改善(Core^TM及MMX^TM.是美國加州聖塔克拉拉的Intel Corporation的註冊商標或商標)。

於一實施例中，目的及來源暫存器/資料可為通用術語用以表示對應資料或運算之來源及目的。於某些實施例中，其可藉由暫存器、記憶體、或具有所顯示者以外的其他名稱或功能之其他儲存區所實現。舉例來說，於一實施例中，「DEST1」可為暫時儲存暫存器或其他儲存區域，而「SRC1」與「SRC2」可為第一及第二來源儲存暫存器或其他儲存區域等等。於其他實施例中，二或多個SRC及DEST儲存區域可對應至相同儲存區域內(例如SIMD暫存器)之不同的資料儲存元件。於一實施例中，來源暫存器之其中一者亦可作為目的暫存器，藉由例如將於該第一及第二來源資料所執行的運算之結果寫回至作為目的暫存器之兩個來源暫存器之其中一者。

第1A圖為根據本發明之實施例以可包含執行單元用以執行指令之處理器形成的例示電腦系統之方塊圖。根據本發明，例如此處所述之實施例中，系統100可包含一組件，例如處理器102，用以利用包含邏輯之執行單元來對處理資料執行演算法。系統100可表示基於美國加州聖塔克拉拉的Intel Corporation所販售的PENTIUM^® III、PENTIUM^® 4、Xeon^TM、Itanium^®、XScale^TM和/或StrongARM^TM微處理器之處理系統，雖然其他系統(包含具有其他微處理器之PC、工程工作站、機上盒等等)亦可被使用。於一實施例中，樣品系統100可執行美國華盛頓雷德蒙德的Microsoft Corporation所販售之 WINDOWS^TM作業系統的一版本，雖然其他作業系統(例如UNIX及Linux)、嵌入式軟體、和/或圖形使用者介面亦可被使用。因此，本發明之實施例並不限於硬體電路及軟體之任何特定組合。

實施例並不限於電腦系統。本發明之實施例可被使用於其他裝置，例如手持裝置及嵌入式應用。手持裝置之一些範例包含蜂窩式電話、網際網路協定裝置、數位照相機、個人數位助理(PDA)、及手持PC。根據至少一實施例，嵌入式應用可包含微控制器、數位訊號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器、或可執行一或多個指令之任何其他系統。

根據本發明之一實施例，電腦系統100可包含處理器102，其可包含一或多個執行單元108，用以執行一演算法以執行至少一指令。一實施例可說明於單一處理器桌上型電腦或伺服器系統之上下文中，但其他實施例可包含於多處理器系統中。系統100可為「集線式(hub)」系統架構之範例。系統100可包含用以處理資料訊號之處理器102。處理器102可包含複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令字(VLIW)微處理器、實現指令集之組合的處理器、或任何其他處理器裝置，例如數位訊號處理器。於一實施例中，處理器102可被耦接至處理器匯流排110，其可於處理器102與系統100中之其他組件間傳送 資料訊號。系統100之元件可執行所屬技術領域中具有通常知識者所熟知之傳統功能。

於一實施例中，處理器102可包含1階(L1)內部快取記憶體104。根據該架構，處理器102可具有單一內部快取或多階內部快取。於另一實施例中，快取記憶體可位於處理器102外部。根據特定實現及需求，其他實施例亦可包含內部與外部快取之結合。暫存器檔案106可儲存不同類型的資料於各種暫存器中，包含整數暫存器、浮點暫存器、狀態暫存器、及指令指標暫存器。

包含用以執行整數及浮點運算的邏輯之執行單元108亦位於處理器102中。處理器102亦可包含微碼(ucode)ROM，其儲存用於特定巨集指令之微碼。於一實施例中，執行單元108可包含邏輯用以處理緊縮指令集109。藉由包含緊縮指令集109於通用處理器102之指令集中，以及相關聯的電路用以執行指令，由許多多媒體應用所使用的運算可使用通用處理器102中之緊縮資料而被執行。因此，藉由使用全寬度的處理器的資料匯流排以執行運算於緊縮資料，許多多媒體應用可被加速及更有效率地執行。其可消除以一次一個資料元的方式將較小單位的資料傳送跨過處理器的資料匯流排用以執行一或多個運算的需求。

執行單元108之實施例亦可被使用於微控制器、嵌入式處理器、圖形裝置、DSP、及其他類型的邏輯電路。系統100可包含記憶體120。記憶體120可被實現 為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、或其他記憶體裝置。記憶體120可儲存由資料訊號(其可被處理器102執行)所表示之指令和/或資料。

系統邏輯晶片116可被耦接至處理器匯流排110及記憶體120。系統邏輯晶片116可包含記憶體控制器集線器(MCH)。處理器102可經由處理器匯流排110與MCH 116通訊。MCH 116可提供高頻寬記憶體路徑118至記憶體120以供指令119及資料121儲存及供圖形命令、資料及材質的儲存。MCH 116可指揮處理器102、記憶體120、及系統100中之其他組件間之資料訊號及用以橋接處理器匯流排110、記憶體120、及系統I/O 122間之資料訊號。於某些實施例中，系統邏輯晶片116可提供圖形埠以耦接至圖形控制器112。MCH 116可透過記憶體介面118而被耦接至記憶體120。圖形卡112可透過加速圖形埠(AGP)互連114而被耦接至MCH 116。

系統100可使用週邊集線器介面匯流排122用以耦接MCH 116至I/O控制器集線器(ICH)130。於一實施例中，ICH 130可經由區域I/O匯流排而提供至一些I/O裝置之直接連接。該區域I/O匯流排可包含高速I/O匯流排以將週邊連接至記憶體120、晶片組、及處理器102。範例可包含音訊控制器129、韌體集線器(快閃BIOS)128、無線收發器126、資料儲存器124、包含使用者輸入介面125(其可包括鍵盤介面)之傳統I/O控制 器123、例如通用序列匯流排(USB)之序列擴充埠127、及網路控制器134。資料儲存裝置124可包含硬碟機、軟碟機、CD-ROM裝置、快閃記憶體裝置、或其他大量儲存裝置。

對於系統的另一實施例，可以系統單晶片使用根據一實施例之指令。系統單晶片之一實施例包含處理器及記憶體。用於此一類系統之記憶體可包含快閃記憶體。快閃記憶體可與處理器及其他系統組件位於相同的晶粒上。此外，例如記憶體控制器或圖形控制器之其他邏輯區塊亦可位於系統單晶片上。

第1B圖顯示實現本發明之實施例的原理之資料處理系統140。所屬技術領域中具有通常知識者應了解的是，此處所述之實施例可運作於替代處理系統而不超出本發明之實施例的範疇。

電腦系統140包含根據一實施例用以執行至少一指令之處理核心159。於一實施例中，處理核心159表示任何類型的架構之處理單元，包含但不限於，CISC、RISC或VLIW類型架構。處理核心159亦可適於製造於一或多個處理技術且藉由於機器可讀取媒體上以充足的細節來表現，可適於促進所述製造。

處理核心159包含執行單元142、一組暫存器檔案145、及解碼器144。處理核心159亦可包含額外的電路(未圖示)，其對於本發明之實施例的了解是不必要的。執行單元142可執行由處理核心159所接收的指令。 除了執行典型的處理器指令，執行單元142可執行緊縮指令集143中的指令以執行緊縮資料格式之運算。緊縮指令集143可包含用以執行本發明之實施例的指令及其他緊縮指令。執行單元142可藉由內部匯流排而被耦接至暫存器檔案145。暫存器檔案145可表示於處理核心159上之儲存區域以用於儲存資訊(包含資料)。如前所述，應了解的是，儲存區域可儲存緊縮資料可能不是重要的。執行單元142可被耦接至解碼器144。解碼器144可將由處理核心159所接收的指令解碼成控制訊號和/或微碼轉移點。因應這些控制訊號和/或微碼轉移點，執行單元142執行合適的運算。於一實施例中，解碼器可解譯指令之運算碼，其將表示哪個運算應被執行於於該指令內表示之對應的資料上。

處理核心159可被耦接至匯流排141以與各種其他系統裝置通訊，其包含但不限於，例如同步動態隨機存取記憶體(SDRAM)控制146、靜態隨機存取記憶體(SRAM)控制147、突發快閃記憶體介面148、個人電腦記憶卡國際協會(PCMCIA)/緊湊型快閃記憶(CF)卡控制149、液晶顯示器(LCD)控制150、直接記憶體存取(DMA)控制器151、及替代匯流排主介面152。於一實施例中，資料處理系統140亦可包含I/O橋接器154，用於經由I/O匯流排153與各種I/O裝置通訊。此I/O裝置可包含但不限於，例如通用異步接收器/傳送器(UART)155、通用序列匯流排(USB)156、藍牙無線UART 157 及I/O擴充介面158。

資料處理系統140之一實施例提供行動、網路和/或無線通訊及處理核心159，其執行包含文字串比較運算之SIMD運算。處理核心159可被用各種音訊、視訊、影像及通訊演算法來程式化，包含離散轉換(例如華須-哈德瑪(Walsh-Hadamard)轉換、快速傅立葉轉換(FFT)、離散餘弦轉換(DCT)、及其個別的反轉換)、壓縮/解壓縮技術(例如色彩空間轉換、視訊編碼動作估計或視訊解碼動作補償)、及調變/解調變(MODEM)功能(例如脈衝編碼調變(PCM))。

第1C圖顯示用以執行SIMD文字串比較運算之資料處理系統的其他實施例。於一實施例中，資料處理系統160可包含主處理器166、SIMD協同處理器161、快取記憶體167、及輸入/輸出系統168。輸入/輸出系統168可選項地被耦接至無線介面169。根據一實施例，SIMD協同處理器161可執行包含指令之運算。於一實施例中，處理核心170可適於製造於一或多個處理技術且藉由於機器可讀取媒體上以充足的細節來表現，可適於促進包含處理核心170之資料處理系統160的所有或部份之所述製造。

於一實施例中，SIMD協同處理器161包含執行單元162及一組暫存器檔案164。主處理器166之一實施例包含解碼器165用以識別包含根據一實施例之由執行單元162所執行之指令的指令集163之指令。於其他實施 例中，SIMD協同處理器161亦包含至少部份的解碼器165(顯示為165B)用以解碼指令集163之指令。處理核心170亦可包含額外的電路(未圖示)，其對於本發明之實施例的了解是不必要的。

運算上，主處理器166執行一串流的資料處理指令，其控制一般類型之資料處理運算，包含與快取記憶體167、及輸入/輸出系統168的互動。嵌入該串流的資料處理指令內者可為SIMD協同處理器指令。主處理器166之解碼器165識別這些SIMD協同處理器指令作為應由附接的SIMD協同處理器161所執行的類型。因此，主處理器166發出這些SIMD協同處理器指令(或表示SIMD協同處理器指令之控制訊號)於協同處理器匯流排166上。來自協同處理器匯流排166，這些指令可被任何附接的SIMD協同處理器所接收。於此情形中，SIMD協同處理器161可接受及執行欲如此之任何接收的SIMD協同處理器指令。

資料可經由無線介面169被接收以供SIMD協同處理器指令來處理。於一範例，聲音通訊可以數位訊號的形式被接收，其可被SIMD協同處理器指令所處理用以再產生(regenerate)代表聲音通訊之數位音訊取樣。於另一範例，經壓縮的音訊和/或視訊可以數位位元串流的形式被接收，其可被SIMD協同處理器指令所處理用以再產生數位音訊取樣和/或動作視訊框。於處理核心170之一實施例中，主處理器166、及SIMD協同處理器161 可被整合至單一處理核心170中，包含執行單元162、一組暫存器檔案164、及解碼器165，用以包含根據一實施例之指令的指令集163之指令。

第2圖為根據本發明之實施例對於可包含邏輯電路用以執行指令之處理器200的微架構之方塊圖。於某些實施例中，根據一實施例之指令可被實現用以運算於具有位元組、字組、雙字組、四字組等大小以及資料類型(例如單及雙精度整數及浮點資料類型)之資料元上。於一實施例中，循序前端201可實現可取得待執行的指令並準備稍後於處理器管線中被使用的指令之處理器200的一部分。前端201可包含數個單元。於一實施例中，指令預提取器226自記憶體取得指令並饋送指令至依次解碼或解譯指令之指令解碼器228。舉例來說，於一實施例中，解碼器將接收的指令解碼成稱為「微指令(micro-instructions)」或「微運算(micro-operations)」(亦稱為micro op或uops)之機器可執行的一或多個運算。於其他實施例中，解碼器將指令解析(parse)成運算碼及對應的資料與控制欄，其可根據一實施例被微架構使用以執行運算。於一實施例中，追蹤快取(trace cache)230可將解碼的uops組合成程式序列(program ordered sequence)或uop佇列234中的追跡(trace)以供執行。當追蹤快取230遭遇複雜指令時，微碼ROM 232提供所需uops以完成運算。

某些指令可被轉換成單一微運算，而其他指 令需要數個微運算以完成全部運算。於一實施例中，若需要多於四個微運算以完成指令，則解碼器228可存取微碼ROM 232以執行指令。於一實施例中，指令可被解碼成少量的微運算以執行於指令解碼器228。於另一實施例中，若數個微運算被需要以完成運算，則指令可被儲存於微碼ROM 232內。追蹤快取230參照轉移點可程式化邏輯陣列(PLA)以決定正確的微指令指標以供根據一實施例從微碼ROM 232讀取微碼序列用以完成一或多個指令。在微碼ROM 232完成指令之微運算排序之後，機器之前端210可恢復從追蹤快取230提取微運算。

亂序執行引擎203可準備指令以供執行。亂序執行邏輯具有數個緩衝器用以將指令的流程變平順及再排序，用以最佳化當其於管線中前進及排程以供執行時之效能。分配器/暫存器更名器215中的分配器邏輯分配機器緩衝器及各uop執行所需資源。分配器/暫存器更名器215中的暫存器更名邏輯將暫存器檔案中條目(entry)上之邏輯暫存器更名。分配器215亦對兩個uop佇列之其中一者中之各uop分配條目，一個用於記憶體運算(記憶體微運算佇列207)而一個用於非記憶體運算(整數/浮點微運算佇列205)，在指令排程器之前：記憶體排程器209、快速排程器202、慢/一般浮點排程器204、及簡單浮點排程器206。Uop排程器202、204、206基於其相關輸入暫存器運算元來源的準備狀態及uop完成其運算所需之執行資源的可用性來決定uop何時準備好來執行。一實 施例之快速排程器202可於主時脈週期之各半中排程，而其他排程器僅可在每個主處理器時脈週期排程一次。排程器仲裁配送埠用以排程供執行之uop。

暫存器檔案208、210可被安排於排程器202、204、206、及執行區塊211中之執行單元212、214、216、218、220、222、224之間。暫存器檔案208、210之各者分別執行整數及浮點運算。各暫存器檔案208、210可包含旁通網路，其可將剛完成的尚未被寫入暫存器檔案之結果旁通或轉送至新的相關uop。整數暫存器檔案208與浮點暫存器檔案210可彼此通訊資料。於一實施例中，整數暫存器檔案208可被分成兩個獨立的暫存器檔案，一個暫存器檔案用於資料之低階的三十二個位元而第二暫存器檔案用於資料之高階的三十二個位元。浮點暫存器檔案210可包含128位元寬的條目，因為浮點指令典型上具有寬度上從64至128位元的運算元。

執行區塊211可包含執行單元212、214、216、218、220、222、224。執行單元212、214、216、218、220、222、224可執行指令。執行區塊211可包含儲存微指令執行所需之整數及浮點資料運算元值之暫存器檔案208、210。於一實施例中，處理器200可包含數個執行單元：位址產生單元(AGU)212、AGU 214、快速ALU 216、快速ALU 218、慢速ALU 220、浮點ALU 222、浮點移動單元224。於另一實施例中，浮點執行區塊222、224可執行浮點、MMX、SIMD、及SSE、或其他 運算。仍於另一實施例中，浮點ALU 222可包含64位元-64位元(64-bit by 64-bit)的浮點除法器，用以執行除法、平方根、及餘數微運算。於各種實施例中，涉及浮點值的指令可以浮點硬體來處理。於一實施例中，ALU運算可被傳至高速ALU執行單元216、218。高速ALU 216、218可以半個時脈週期的有效等待時間執行快速運算。於一實施例中，最複雜的整數運算前往慢速ALU 220，因為慢速ALU 220可包含整數執行硬體以用於長等待時間類型的運算，例如乘法、移位、旗標邏輯、及分支處理。記憶體載入/儲存運算可由AGU 212、214執行。於一實施例中，整數ALU 216、218、220可執行整數運算於64位元資料運算元上。於其他實施例中，ALU 216、218、220可被實現用以支援許多資料位元大小，包含16、32、128、256等。同樣地，浮點單元222、224可被實現用以支援具有各種寬度的位元之運算元。於一實施例中，浮點單元222、224可與SIMD及多媒體指令一起運算於128位元寬的緊縮資料運算元。

於一實施例中，upos排程器202、204、206在父載入(parent load)完成執行之前配送相依運算。當uops在處理器200中被推測地排程及執行時，處理器200亦可包含用以處理記憶體未命中之邏輯。若資料載入在資料快取中未命中，則在留給排程器暫時不正確的資料之管線中會有相依的運算。重播機制追蹤及再執行使用不正確資料的指令。僅相依的運算會需要被重播而不相依的運算 則被允許完成。處理器之一實施例的排程器及重播機制亦可被設計用以提取指令序列以供文字串比較運算。

用語「暫存器(registers)」可參照板上處理器儲存位置，其可被使用作為用以識別運算元之指令的一部分。換句話說，暫存器可為那些可自處理器外部(從程式設計師的角度)被使用者使用的暫存器。然而，於某些實施例中，暫存器可不限於特定類型的電路。取而代之的是，暫存器可儲存資料、提供資料、及執行此處所述之功能。此處所述之暫存器可使用任何數量的不同技術藉由處理器內之電路而被實現，例如專屬實體暫存器、使用暫存器更名之動態分配實體暫存器、專屬及動態分配實體暫存器之結合等等。於一實施例中，整數暫存器儲存32位元的整數資料。一實施例之暫存器檔案亦包含八個多媒體SIMD暫存器以用於緊縮資料。關於以下說明，暫存器可被了解為設計用以保持緊縮資料之資料暫存器，例如美國加州聖塔克拉拉的Intel Corporation之MMX技術，於微處理器中之64位元寬的MMX^TM暫存器(某些範例中亦被稱為「mm」暫存器)。這些MMX暫存器(整數及浮點形式兩種都可買到)可運算伴隨SIMD及SSE指令之緊縮資料元。同樣地，有關SSE2、SSE3、SSE4、或較新者(一般稱為「SSEx」)技術之128位元寬的XMM暫存器可保持此緊縮資料運算元。於一實施例中，在儲存緊縮資料及整數資料時，暫存器不需要區分兩個資料類型。於一實施例中，整數與浮點資料可被包含於相同的暫存器檔案 或不同的暫存器檔案中。再者，於一實施例中，浮點與整數資料可被儲存於不同的暫存器或相同的暫存器中。

於以下圖式之範例中，數個資料運算元可被說明。第3A圖顯示根據本發明之實施例於多媒體暫存器中之各種緊縮資料類型表示。第3A圖顯示128位元寬的運算元之緊縮位元組310、緊縮字組320、及緊縮雙字組(dword)330之資料類型。此範例之緊縮位元組格式310可為128位元長且包含十六個緊縮位元組資料元。位元組可被界定例如八個位元的資料。各位元組資料元之資訊可被儲存於位元組0之位元7至位元0、位元組1之位元15至位元8、位元組2之位元23至位元16、及最後的位元組15之位元120至位元127。因此，所有可用的位元可被使用於暫存器中。此儲存配置增加處理器的儲存效率。同樣的，利用存取十六個資料元，一個運算現在可被平行執行於十六個資料元。

通常，資料元可包含與相同長度之其他資料元被儲存於單一暫存器或記憶體位置的資料之個別片段。於有關SSEx技術之緊縮資料序列中，儲存於XMM暫存器中之資料元的數量可為128位元除以個別資料元之位元的長度。同樣地，於有關MMX及SSE技術之緊縮資料序列中，儲存於MMX暫存器中之資料元的數量可為64位元除以個別資料元之位元的長度。雖然第3A圖中所示之資料類型可為128位元長，本發明之實施例亦可運算於64位元寬或其他大小的運算元。此範例之緊縮字組格式 320可為128位元長且包含八個緊縮字組資料元。各緊縮字組包含十六位元的資訊。第3A圖之緊縮雙字組格式330可為128位元長且包含四個緊縮雙字組資料元。各緊縮雙字組資料元包含三十二位元的資訊。緊縮四字組可為128位元長且包含兩個緊縮四字組資料元。

第3B圖顯示根據本發明之實施例的可能的暫存器中資料儲存格式(in-register data storage format)。各緊縮資料可包含多於一個獨立的資料元。三個緊縮資料格式係被顯示：半緊縮341、單緊縮342、及雙緊縮343。半緊縮341、單緊縮342、及雙緊縮343之一實施例包含定點(fixed-point)資料元。半緊縮341、單緊縮342、及雙緊縮343中一或多個之另一實施例包含浮點資料元。半緊縮341之一實施例可為128位元長，含有八個16位元資料元。單緊縮342之一實施例可為128位元長，含有四個32位元資料元。雙緊縮343之一實施例可為128位元長，含有兩個64位元資料元。應了解的是，此緊縮資料格式可進一步延伸至其他暫存器長度，例如96位元、160位元、192位元、224位元、256位元或更多。

第3C圖顯示根據本發明之實施例於多媒體暫存器中之各種帶符號的(signed)與未帶符號的(unsigned)緊縮資料類型表示。未帶符號的緊縮位元組表示法344說明於SIMD暫存器中未帶符號的緊縮位元組之儲存。各位元組資料元之資訊可被儲存於位元組0之位 元7至位元0、位元組1之位元15至位元8、位元組2之位元23至位元16、及最後的位元組15之位元120至位元127。因此，所有可用的位元可被使用於暫存器中。此儲存配置可增加處理器的儲存效率。同樣的，利用存取十六個資料元，一個運算現在可被平行執行於十六個資料元。帶符號的緊縮位元組表示法345說明帶符號的緊縮位元組之儲存。應注意的是，每個位元組資料元之八個位元可為符號指標。未帶符號的緊縮字組表示法346顯示從字組7至字組0可如何被儲存於SIMD暫存器中。帶符號的緊縮字組表示法347可類似於未帶符號的緊縮字組暫存器中表示法346。應注意的是，各字組資料元之十六個位元可為符號指標。未帶符號的緊縮雙字組表示法348顯示雙字組資料元如何被儲存。帶符號的緊縮雙字組表示法349可類似於未帶符號的緊縮雙字組暫存器中表示法348。應注意的是，必要符號位元可為各雙字組資料元之第32個位元。

第3D圖顯示運算編碼(運算碼)之實施例。再者，格式360可包含對應於「IA-32 Intel架構軟體開發者手冊第二冊：指令集參考書」中所述之運算碼格式的類型之暫存器/記憶體運算元定址模式，其可於美國加州聖塔克拉拉的Intel Corporation的網頁(www)intel.com/design/litcentr找到。於一實施例中，指令可藉由一或多個欄位361及362來編碼。每個指令最多有兩個運算元位置可被識別，包含最多兩個來源運算元識別符 364及365。於一實施例中，目的運算元識別符366可與來源運算元識別符364相同，但於其他實施例中其可為不同。於另一實施例中，目的運算元識別符366可與來源運算元識別符365相同，但於其他實施例中其可為不同。於一實施例中，由來源運算元識別符364及365所識別的來源運算元之其中一者可被文字串比較運算的結果覆寫，而於另一實施例中，識別符364對應至來源暫存器元件(source register element)而識別符365對應至目的暫存器元件(destination register element)。於一實施例中，運算元識別符364及365可識別32位元或64位元來源及目的運算元。

第3E圖顯示根據本發明之實施例具有四十或更多個位元的另一可能的運算編碼(運算碼)格式370。運算碼格式370對應運算碼格式360且包含選項的前置位元組378。根據一實施例之指令可藉由一或多個欄位378、371及372來編碼。每個指令最多有兩個運算元位置可由來源運算元識別符374及375及被前置位元組378識別。於一實施例中，前置位元組378可被使用以識別32位元或64位元來源及目的運算元。於一實施例中，目的運算元識別符376可與來源運算元識別符374相同，但於其他實施例中其可為不同。於另一實施例中，目的運算元識別符376可與來源運算元識別符375相同，但於其他實施例中其可為不同。於一實施例中，指令運算於由運算元識別符374及375所識別之一或多個運算元且由運算元 識別符374及375所識別之一或多個運算元可被指令的結果所覆寫，而於其他實施例中，由識別符374及375所識別之運算元可被寫入至另一暫存器中之另一資料元。運算碼格式360及370允許部份藉由MOD欄位363及373與藉由選項的縮放-索引-基底(scale-index-base)及位移位元組所指明之暫存器至暫存器(register to register)、記憶體至暫存器(memory to register)、藉由記憶體之暫存器(register by memory)、藉由暫存器之暫存器(register by register)、立即暫存器(register by immediate)、暫存器至記憶體(register to memory)定址。

第3F圖顯示根據本發明之實施例另一可能的運算編碼(運算碼)格式。64位元單一指令多重資料(SIMD)算術運算可透過協同處理器資料處理(CDP)指令來執行。運算編碼(運算碼)格式380顯示具有CDP運算碼欄位382及389之一個如此之CDP指令。根據另一實施例CDP指令之類型，可藉由一或多個欄位383、384、387及388來編碼。每個指令最多有三個運算元位置可被識別，包含最多兩個來源運算元識別符385及390與一個目的運算元識別符386。協同處理器之一實施例可運算於8、16、32、及64位元值。於一實施例中，指令可被執行於整數資料元。於某些實施例中，指令可使用條件欄位381而被條件地執行。於某些實施例，來源資料大小可藉由欄位383來編碼。於某些實施例中，零(Zero： Z)、負(negative；N)、進位(carry；C)、及溢位(overflow；V)偵測可於SIMD欄位完成。於某些實施例，飽和(saturation)的類型可藉由欄位384來編碼。

第4A圖為顯示根據本發明之實施例的循序管線(in-order pipeline)及暫存器更名階段(register renaming stage)、亂序發出/執行管線(out-of-order issue/execution pipeline)之方塊圖。第4B圖為顯示根據本發明之實施例的循序架構核心及暫存器更名邏輯、亂序發出/執行邏輯被包含於一處理器中之方塊圖。第4A圖中實線方塊顯示循序管線，而虛線方塊顯示暫存器更名、亂序發出/執行管線。同樣地，第4B圖中實線方塊顯示循序算術邏輯，而虛線方塊顯示暫存器更名邏輯及亂序發出/執行邏輯。

於第4A圖中，處理器管線400可包含提取階段402、長度解碼階段404、解碼階段406、分配階段408、更名階段410、排程階段(亦稱為配送或發出)412、暫存器讀取/記憶體讀取階段414、執行階段416、寫回/記憶體寫入階段418、例外處理階段422、及提交階段424。

於第4B圖中，箭頭表示二或多個單元間的耦接且箭頭的方向表示那些單元間之資料流。第4B圖顯示包含耦接至執行引擎單元450的前端單元430之處理器核心490，且前端單元430及執行引擎單元450皆可耦接至記憶體單元470。

核心490可為精簡指令集計算(RISC)核心、複雜指令集電腦(CISC)核心、極長指令字(VLIW)核心、或混合或替代核心類型。於一實施例中，核心490可為特殊目的核心，例如網路或通訊核心、壓縮引擎、或圖形核心等等。

前端單元430可包含耦接至指令快取單元434之分支預測單元432。指令快取單元434可被耦接至指令轉譯後備緩衝器(TLB)436。TLB 436可被耦接至指令提取單元438，其係耦接至解碼單元440。解碼單元440可解碼指令，且產生一或多個微運算、微碼轉移點、微指令、其他指令、或其他控制訊號作為輸出，其可從原始指令解碼或反射、或可從原始指令導出。解碼器可使用各種不同機制來實現。合適的機制之範例包含(但不限於)查找表、硬體實現、可程式化邏輯陣列(PLA)、微碼唯讀記憶體(ROM)等。於一實施例中，指令快取單元434可被進一步耦接至記憶體單元470中之2階(L2)快取單元476。解碼單元440可被耦接至執行引擎單元450中之更名/分配器單元452。

執行引擎單元450可包含耦接至失效單元454及一組一或多個排程器單元456之更名/分配器單元452。排程器單元456表示任何數量的不同排程器，包含保留站、中央指令窗等等。排程器單元456可被耦接至實體暫存器檔案單元458。各實體暫存器檔案單元458表示一或多個實體暫存器檔案(不同的實體暫存器檔案儲存一或多 個不同的資料類型，例如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點等)、狀態(例如待執行的下個指令之位址之指令指標)等。實體暫存器檔案單元458可被失效單元454重疊以顯示暫存器更名及亂序執行可被實現之多種方式(例如使用一或多個重排序緩衝器及一或多個失效暫存器檔案、使用一或多個未來檔案、一或多個歷史緩衝器、及一或多個失效暫存器檔案；使用暫存器圖及暫存器池；等)。通常，架構的暫存器可從處理器的外部或從程式設計師的角度看見。暫存器可不限於任何已知特定類型的電路。各種不同類型的暫存器都是適合的，只要其儲存及提供如此處所述之資料。適合的暫存器之範例包含但不限於專屬實體暫存器、使用暫存器更名之動態分配實體暫存器、專屬與動態分配實體暫存器之組合等。失效單元454及實體暫存器檔案單元458可被耦接至執行叢集460。執行叢集460可包含一組一或多個執行單元462及一組一或多個記憶體存取單元464。執行單元462可對各種類型的資料(例如純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)執行各種運算(例如移位、加、減、乘)。雖然某些實施例可包含專門用於特定功能或功能組之數個執行單元，但其他實施例可包含全部執行所有功能之僅一個執行單元或多個執行單元。排程器單元456、實體暫存器檔案單元458、與執行叢集460係被顯示為可能係複數個，這是因為特定實施例對於特定類型的資料/運算(例如純量整數管線、純量浮點/緊縮整數/ 緊縮浮點/向量整數/向量浮點管線、和/或記憶體存取管線，其各具有其自己的排程器單元、實體暫存器檔案單元、和/或執行叢集--且於分開的記憶體存取管線之情形中，特定實施例可被實現為僅此管線之執行叢集具有記憶體存取單元464)建立分開的管線。應了解的是，當分開的管線被使用，這些管線之其中一或多者可為亂序發出/執行而其他為循序的。

記憶體存取單元464之組可被耦接至記憶體單元470，其可包含耦接至耦接至2階(L2)快取單元476之資料快取單元474的資料TLB單元472。於一例示實施例中，記憶體存取單元464可包含載入單元、儲存位址單元、及儲存資料單元，其各可被耦接至記憶體單元470中之資料TLB單元472。L2快取單元476可被耦接至一或多個其他階快取且最終至主記憶體。

藉由範例，例示暫存器更名、亂序執行發出/執行核心架構可實現管線400如下：1)指令提取438執行提取及長度解碼階段402及404；2)解碼單元440可執行解碼階段406；3)更名/分配器單元452可執行分配階段408及更名階段410；4)排程器單元456可執行排程階段412；5)實體暫存器檔案單元458及記憶體單元470可執行暫存器讀取/記憶體讀取階段414；執行叢集460可執行執行階段416；6)記憶體單元470及實體暫存器檔案單元458可執行寫回/記憶體寫入階段418；7)許多單元可能涉及例外處理階段422之效能；及8)失效單 元454及實體暫存器檔案單元458可執行提交階段424。

核心490可支援一或多個指令集(例如x86指令集(較新的版本有加入一些擴充)；美國加州森尼韋爾的MIPS Technologies之MIPS指令集；美國加州森尼韋爾的ARM Holdings之ARM指令集(有加入選項的額外擴充，例如NEON))。

應了解的是，核心可以許多方式支援多執行緒(平行執行二或更多的運算或執行緒之集)。多執行緒支援可藉由例如時間切割多執行緒、同時多執行緒(其中，單一實體核心對各執行緒提供邏輯核心，實體核心係同時地執行多執行緒)、或其結合包含來執行。此結合可包含例如時間切割提取與解碼且在其後同時執行多執行緒，例如Intel® Hyperthreading技術。

雖然暫存器更名被說明於亂序執行之文中，應了解的是，暫存器更名可被使用於循序架構中。雖然所示的處理器之實施例亦可包含分開的指令及資料快取單元434/474與共用的L2快取單元476，其他實施例可對指令及資料兩者具有單一內部快取，例如1階(L1)內部快取、或多階內部快取。於某些實施例中，系統可包含內部快取及外部快取(其可在核心和/或處理器外部)的組合。於其他實施例中，所有的快取可在核心和/或處理器外部。

第5A圖為顯示根據本發明之實施例的處理器500之方塊圖。於一實施例中，處理器500可包含多核心 處理器。處理器500可包含通訊地耦接至一或多個核心502之系統代理510。再者，核心502與系統代理510可被通訊地耦接至一或多個快取506。核心502、系統代理510、及快取506可經由一或多個記憶體控制單元552被通訊地耦接。再者，核心502、系統代理510、及快取506可經由記憶體控制單元552被通訊地耦接至圖形模組560。

處理器500可包含用於互連核心502、系統代理510、及快取506、及圖形模組560之任何適合的機制。於一實施例中，處理器500可包含環式互連單元508，用以互連核心502、系統代理510、及快取506、及圖形模組560。於其他實施例中，處理器500可包含任何數量的已知技術以互連這些單元。環式互連單元508可利用記憶體控制單元552以幫助互連。

處理器500可包含記憶體階層，包含核心內之一或多階的快取、一或多個共用快取單元(例如快取506)、或耦接至積體記憶體控制器單元552之組的外部記憶體(未圖示)。快取506可包含任何適合的快取。於一實施例中，快取506可包含一或多個中階快取(例如2階(L2)、3階(L3)、4階(L4)、或其他階的快取)、最終階快取(LLC)、和/或其組合。

於許多實施例中，一或多個核心502可執行多執行緒。系統代理510可包含用以協調及運算核心502之組件。系統代理單元510可包含例如電源控制單元 (PCU)。PCU可為或包含用以調節核心502之電源狀態的邏輯與組件。系統代理510可包含顯示引擎512，用以驅動外部連接的一或多個顯示器或圖形模組560。系統代理510可包含用以對圖形模組之匯流排通訊的介面514。於一實施例中，介面514可由PCI Express(PCIe)實現。於另一實施例中，介面514可由PCI Express Graphics(PEG)實現。系統代理510可包含直接媒體介面(DMI)516。DMI 516可提供主機板或電腦系統之其他部份的不同橋接間之連結。系統代理510可包含PCIe橋接器518，用以提供PCIe連結至電腦系統之其他元件。PCIe橋接器518可使用記憶體控制器520及一致邏輯522而被實現。

核心502可以任何適合的方式被實現。核心502的架構和/或指令集可為同質或異質。於一實施例中，某些核心502可為循序而其他可為亂序。於另一實施例中，二或更多核心502可執行相同的指令集，而其他的核心可執行該指令集之子集或不同指令集。

處理器500可包含通用處理器，例如美國加州聖塔克拉拉的Intel Corporation所販售的Core^TM i3、i5、i7、2 Duo(雙核)及Quad(四核)、Xeon^TM、Itanium^TM、XScale^TM或StrongARM^TM處理器。處理器500可由其他公司提供，例如ARM Holdings,Ltd,MIPS等。處理器500可為特殊目的處理器，例如網路或通訊處理器、壓縮引擎、圖形處理器、協同處理器、嵌入式處理 器等等。處理器500可被實現於一或多個晶片上。藉由使用任何的處理技術(例如BiCMOS、CMOS、或NMOS)，處理器500可為一或多個基板的一部分和/或可被實現於一或多個基板上。

於一實施例中，給定的一個快取506可被多個核心502共用。於另一實施例中，給定的一個快取506可被一個核心502專用。將快取506指定至核心502可藉由快取控制器或其他適合的機制來處理。藉由實現給定快取506之時間切割，給定的一個快取506可被二或多個核心502共用。

圖形模組560可實現積體圖形處理子系統。於一實施例中，圖形模組560可包含圖形處理器。再者，圖形模組560可包含媒體引擎565。媒體引擎565可提供媒體編碼與視訊解碼。

第5B圖為顯示根據本發明之實施例的核心502之範例實現的方塊圖。核心502可包含通訊地耦接至亂序引擎580之前端570。核心502可經由快取階層503被通訊地耦接至處理器500之其他部份。

前端570可以任何適合方式實現，例如全部或部份之如上所述前端201。於一實施例中，前端570可經由快取階層503而通訊地耦接至處理器500之其他部份。於另一實施例中，前端570可從處理器500之部份提取指令並當其通過亂序執行引擎580時準備稍後將於處理器管線中使用的指令。

亂序執行引擎580可以任何適合方式實現，例如全部或部份之如上所述亂序執行引擎203。亂序執行引擎580可準備從前端570接收的指令以供執行。亂序執行引擎580可包含分配模組582。於一實施例中，分配模組582可分配處理器500之資源或其他資源(例如暫存器或緩衝器)用以執行給定指令。分配模組582可在排程器(例如記憶體排程器、快速排程器、或浮點排程器)中分配。此排程器可以第5B圖之資源排程器584來表示。分配模組582可由全部或部份之如參照第2圖所述的分配邏輯來實現。資源排程器584可基於給定資源的來源的準備狀態及執行運算所需之執行資源的可用性來決定指令何時準備好來執行。資源排程器584可藉由例如如上所述排程器202、204、206來實現。資源排程器584可排程於一或多個資源之指令的執行。於一實施例中，此資源可在核心502之內部，且可被顯示為例如資源586。於另一實施例中，此資源可在核心502之外部，且可由例如快取階層503來存取。資源可包含例如記憶體、快取、暫存器檔案、或暫存器。核心502內部之資源可由第5B圖中之資源586來表示。如有需要，寫入資源586或從資源586讀取的值可透過例如快取階層503與處理器500之其他部份協調。當指令被指定資源時，其可被置於重排序緩衝器588中。重排序緩衝器588可追蹤指令(當其被執行時)且可基於處理器500之任何適合的標準來選擇地重排序其執行。於一實施例中，重排序緩衝器588可識別指令或可 被獨立地執行之一串列指令。此等指令或一串列指令可從其他此等指令被平行執行。於核心502中之平行執行可藉由任何適合的數量之分開的執行區塊或虛擬處理器來執行。於一實施例中，共用的資源(例如記憶體、暫存器、及快取)可於給定核心502內之多個虛擬處理器被存取。於其他實施例中，共用的資源可於處理器500內的多個處理實體被存取。

快取階層503可以任何適合的方式被實現。舉例來說，快取階層503可包含一或多個較低或中階快取，例如快取572、574。於一實施例中，快取階層503可包含通訊地耦接至快取572、574之LLC 595。於另一實施例中，LLC 595可被實現於可存取處理器500的所有處理實體之模組590中。於另一實施例中，模組590可被實現於來自Intel,Inc的處理器之非核心模組中。模組590可包含用於核心502之執行但不在核心502內實現的處理器500之部份或子系統。除了LLC 595外，模組590可包含例如硬體介面、記憶體一致協調器、處理器內互連、指令管線、或記憶體控制器。處理器500可透過模組590(並且具體言之，LLC 595)存取RAM 599。再者，核心502之其他範例可類似地存取模組590。核心502之範例的協調可部份透過模組590而受益。

第6~8圖可顯示適於包含處理器500之範例系統，而第9圖可顯示可包含一或多個核心502之系統單晶片(SoC)上之範例系統。對於膝上型電腦、桌上型電 腦、手持PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、交換器、嵌入式處理器、數位訊號處理器(DSP)、圖形裝置、視訊遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持裝置、及各種其他電子裝置之領域中已知的其他系統設計與實現亦可為適合的。通常，如此處所述結合處理器和/或其他執行邏輯之許多系統或電子裝置通常可為適合的。

第6圖顯示根據本發明之實施例的系統600之方塊圖。系統600可包含一或多個處理器610、615，其可被耦接至圖形記憶體控制器集線器(GMCH)620。可選的額外處理器615係於第6圖中以虛線表示。

各處理器610、615可為處理器500之某些版本。然而，應注意的是，積體圖形邏輯與積體記憶體控制單元可不存在於處理器610、615中。第6圖顯示GMCH 620可被耦接至記憶體640，其可為例如動態隨機存取記憶體(DRAM)。至少一實施例中，DRAM係與非揮發性快取相關聯。

GMCH 620可為晶片組，或晶片組的一部分。GMCH 620可與處理器610、615通訊且控制處理器610、615與記憶體640間之互動。GMCH 620亦可作為處理器610、615與系統600之其他元件間的加速匯流排介面。於一實施例中，GMCH 620可經由多接點匯流排(例如前側匯流排(FSB)695)與處理器610、615通訊。

再者，GMCH 620可被耦接至顯示器645(例 如平板顯示器)。於一實施例中，GMCH 620可包含積體圖形加速器。GMCH 620可被進一步耦接至輸入/輸出(I/O)控制器集線器(ICH)650，其可被使用以將各種週邊裝置耦接至系統600。外部圖形裝置660可包含與另一週邊裝置670耦接至ICH 650之分開的圖形裝置。

於其他實施例中，額外的或不同的處理器亦可存在於系統600中。舉例來說，額外的處理器610、615可包含與處理器610相同之額外的處理器、與處理器610異質或不對稱之額外的處理器、加速器(例如圖形加速器或數位訊號處理(DSP)單元)、場可程式閘極陣列、或任何其他處理器。實體資源610、615間可有各式各樣之差異，根據包含架構的、微架構的、熱的、能源消耗特性、及類似者之價值的度量之頻譜。這些差異可有效地出現為不對稱及異質於處理器610、615間。於至少一實施例，各種處理器610、615可存在於相同的晶粒封裝中。

第7圖顯示根據本發明之實施例的第二系統700之方塊圖。如第7圖所示，多處理器系統700可包含點對點互連系統，且可包含第一處理器770及經由點對點互連750耦接之第二處理器780。各處理器770與780可為處理器500之某些版本，如同一或多個處理器610、615。

雖然第7圖顯示兩個處理器770、780，應了解的是，本發明之範疇並未受限於此。於其他實施例中， 一或多個額外的處理器可存在於給定的處理器中。

處理器770及780係分別顯示包含積體記憶體控制器單元772與782。處理器770亦可包含點對點(P-P)介面776與778作為其匯流排控制器單元的部份；同樣地，第二處理器780可包含P-P介面786與788。處理器770及780可使用P-P介面電路778、788經由點對點(P-P)介面750來交換資訊。如第7圖所示，IMC 772及782可耦接處理器至個別記憶體(即記憶體732與記憶體734)，其於一實施例中可為局部地附接至個別處理器之主記憶體的部份。

處理器770及780各可使用點對點介面電路776、794、786、798經由個別P-P介面752、754來與晶片組790交換資訊。於一實施例中，晶片組790亦可經由高效能圖形介面739來與高效能圖形電路738交換資訊。

共用快取(未圖示)可被包含於處理器中或兩處理器外部，尚未經由P-P互連而與處理器連接，使得若處理器被置於低電源模式中時，任一處理器或兩處理器的本地快取資訊可被儲存於共用快取。

晶片組790可經由介面796被耦接至第一匯流排716。於一實施例中，第一匯流排716可為週邊組件互連(PCI)匯流排、或例如PCI Express匯流排或另一第三代I/O互連匯流排之匯流排，雖然本發明之範疇不限於此。

如第7圖所示，各種I/O裝置714可被耦接 至第一匯流排716，而匯流排橋接器718將第一匯流排716耦接至第二匯流排720。於一實施例中，第二匯流排720可為低接腳數(low pin count；LPC)匯流排。各種裝置可被耦接至第二匯流排720，包含例如鍵盤和/或滑鼠722、通訊裝置727及儲存單元728，例如碟機或於一實施例中可包含指令/碼及資料730之其他大量儲存裝置。再者，音訊I/O 724可被耦接至第二匯流排720。應注意的是，其他架構亦是可能的。舉例來說，取代第7圖所示之點對點架構，系統可實現多接點匯流排或其他此種架構。

第8圖顯示根據本發明之實施例的第三系統800之方塊圖。第7與8圖中類似元件以類似元件符號表示，且第7圖之特定態樣已於第8圖中忽略以避免模糊第8圖之其他態樣。

第8圖顯示處理器770、780可分別包含積體記憶體及I/O控制邏輯(「CL」)872及882。於至少一實施例，CL 872、882可包含積體記憶體控制單元，例如參考第5及7圖之上述說明。此外，CL 872、882亦可包含I/O控制邏輯。第8圖顯示不只記憶體732、734可被耦接至CL 872、882，連I/O裝置814亦可被耦接至控制邏輯872、882。傳統I/O裝置815可被耦接至晶片組790。

第9圖顯示根據本發明之實施例的SoC 900之方塊圖。第5圖中類似元件以類似元件符號表示。同樣 的，虛線框可表示選項的特徵於更先進的SoC。互連單元902可被耦接至：應用處理器910，其可包含一組一或多個核心502A-N及共用快取單元506；系統代理單元510；匯流排控制器單元916；積體記憶體控制器單元914；一組一或多個媒體處理器920，其可包含積體圖形邏輯908、影像處理器924(用以提供靜止和/或視訊相機功能)、音訊處理器926(用以提供硬體音訊加速功能)、及視訊處理器928(用以提供編碼/解碼加速功能)；靜態隨機存取記憶體(SRAM)單元930；直接記憶體存取(DMA)單元932；及顯示單元940(用以耦接至一或多個外部顯示器)。

第10圖顯示根據本發明之實施例包含可執行至少一指令的中央處理單元(CPU)及圖形處理單元(GPU)之處理器。於一實施例中，根據至少一實施例之用以執行運算的指令可由CPU來執行。於另一實施例中，該指令可由GPU來執行。於另一實施例中，該指令可透過由GPU及CPU所執行的運算之結合來執行。舉例來說，於一實施例中，根據一實施例之指令可被接收與解碼以供於GPU上執行。然而，解碼的指令內之一或多個運算可被CPU執行而結果可回到GPU以供指令之最終失效。相反的，於某些實施例中，CPU可作為主處理器而GPU作為協同處理器。

於某些實施例中，可從高度平行產出量處理器中獲益的指令可被GPU執行，而可從深度管線架構獲 益之從處理器的效能中獲益的指令可被CPU執行。舉例來說，圖形、科學應用、金融應用、及其他平行工作負載可從GPU的效能獲益且可相應地執行，而較序列的應用(例如作業系統核心或應用碼)可較適合用於CPU。

於第10圖中，處理器1000包含CPU 1005、GPU 1010、影像處理器1015、視訊處理器1020、USB控制器1025、UART控制器1030、SPI/SDIO控制器1035、顯示裝置1040、記憶體介面控制器1045、MIPI控制器1050、快閃記憶體控制器1055、雙資料率(DDR)控制器1060、安全引擎1065、及I²S/I²C控制器1070。其他邏輯與電路可被包含於第10圖之處理器中，包含更多CPU或GPU與其他週邊介面控制器。

至少一實施例之一或多個態樣可被儲存於機器可讀取媒體上之表示處理器內的各種邏輯的代表資料來實現，當由機器讀取時，造成機器製造邏輯用以執行此處所述之技術。此代表(已知為「IP核心」)可被儲存於有形的機器可讀取媒體(「帶(tape)」)且供應至各種顧客或製造設備用以載入實際做出邏輯或處理器之製造機器內。舉例來說，IP核心(例如由ARM Holdings,Ltd.所開發的Cortex^TM家族之處理器及中國科學院計算技術(ICT)研究所開發的龍(Loongson)IP核心處理器)可被授權或販賣至各種顧客或被授權者(例如Texas Instruments、Qualcomm、Apple、或Samsung)及實現於由這些顧客或被授權者所製造的處理器。

第11圖顯示根據本發明之實施例的IP核心之發展的方塊圖。儲存器1100可包含模擬軟體1120和/或硬體或軟體模型1110。於一實施例中，代表IP核心設計之資料可經由記憶體1140(例如硬碟)、有線連接(例如網際網路)1150或無線連接1160而被提供至儲存器1100。由模擬工作及模型所產生的IP核心資訊可接著被傳送至製造設備1165，於該製造設備中其可被第三方製造用以執行根據至少一實施例之至少一指令。

於某些實施例中，一或多個指令可對應至第一類型或架構(例如x86)且被轉譯或模擬於不同類型或架構(例如ARM)之處理器上。根據一實施例，指令可因此被執行於任何處理器或處理器類型上，包含ARM、x86、MIPS、GPU、或其他處理器類型或架構。

第12圖顯示根據本發明之實施例的第一類型的指令係如何被不同類型的處理器模擬。於第12圖中，程式1205包含可執行根據一實施例之相同或實質相同的功能作為指令之一些指令。然而，程式1205之指令可為不同於處理器1215或與處理器1215不相容的類型和/或格式，其表示程式1205中之該類型的指令可能無法由處理器1215原生地(natively)執行。然而，藉由仿真邏輯1210的幫助，程式1205之指令可被轉譯成可由處理器1215原生地執行的指令。於一實施例中，仿真邏輯可被體現於硬體中。於另一實施例中，仿真邏輯可被體現於有形的機器可讀取媒體中，其含有軟體用以將程式1205中 之類型的指令轉譯成可由處理器1215原生地執行的指令。於其他實施例中，仿真邏輯可為固定功能或可程式化硬體與儲存於有形的機器可讀取媒體上之程式的組合。於一實施例中，處理器包含仿真邏輯，而於其他實施例中，仿真邏輯存在處理器外部且可由第三方提供。於一實施例中，藉由執行處理器中或與處理器相關聯的微碼或韌體，處理器可載入體現於含有軟體之有形的機器可讀取媒體中之仿真邏輯。

第13圖顯示根據本發明之實施例對比軟體指令轉換器將於來源指令集中之二進制指令轉換至於目標指令集中之二進制指令之使用之方塊圖。於所示實施例中，指令轉換器可為軟體指令轉換器，雖然指令轉換器可被實現於軟體、韌體、硬體、或各種其組合。第13圖顯示高階語言1302之程式可使用x86編譯器1304被編譯用以產生x86二進制碼1306，其可被處理器以至少一x86指令集核心1316原生地執行。具有至少一x86指令集核心1316之處理器代表可實質地執行與具有至少一x86指令集核心之Intel處理器相同功能之任何處理器，藉由相容地執行或處理(1)Intel x86指令集核心之指令集的實質部份或(2)目標要運行於具有至少一x86指令集核心之Intel處理器的應用程式或其他軟體之物件碼版本，用以達成與具有至少一x86指令集核心之Intel處理器實質相同的結果。x86編譯器1304表示可被運算以產生x86二進制碼1306(例如物件碼)之編譯器，其可(無論有沒 有額外的連結處理(linkage processing))被執行於具有至少一x86指令集核心1316之處理器。同樣地，第13圖顯示高階語言1302之程式可使用替代指令集編譯器1308被編譯用以產生替代指令集二進制碼1310，其可被沒有至少一x86指令集核心1314之處理器(例如具有執行加州森尼韋爾的MIPS Technologies之MIPS指令集之核心和/或執行加州森尼韋爾的ARM Holdings之ARM指令集之核心的處理器)原生地執行。指令轉換器1312可被使用以將x86二進制碼1306轉換成可由沒有至少一x86指令集核心1314之處理器原生地執行之碼。此經轉換的碼可能與替代指令集二進制碼1310不完全相同；然而，經轉換的碼將完成一般運算且由來自替代指令集之指令組成。因此，指令轉換器1312表示軟體、韌體、硬體、或其組合，其透過仿真、模擬、或任何其他處理，允許不具有x86指令集處理器或核心之處理器或其他電子裝置來執行x86二進制碼1306。

第14圖為顯示根據本發明之實施例的處理器之指令集架構的1400方塊圖。指令集架構1400可包含任何適合的數量或種類的組件。

舉例來說，指令集架構1400可包含例如一或多個核心1406、1407與圖形處理單元1415之處理實體。核心1406、1407可透過任何適合的機制(例如透過匯流排或快取)而通訊地耦接至其餘的指令集架構1400。於一實施例中，核心1406、1407可透過L2快取控制1408 (其可包含匯流排介面單元1409及L2快取1411)而通訊地耦接。核心1406、1407及圖形處理單元1415可被通訊地耦接至彼此且透過互連1410耦接至指令集架構1400之其餘者。於一實施例中，圖形處理單元1415可使用視訊編解碼器1420，其界定特定視訊訊號對於輸出進行編碼與解碼之方式。

指令集架構1400亦可包含任何數量或類型的介面、控制器、或用以與電子裝置或系統之其他部份介接或通訊之其他機制。此機制有助於與例如週邊、通訊裝置、其他處理器、或記憶體互動。於第14圖之範例中，指令集架構1400可包含液晶顯示器(LCD)視訊介面1425、用戶介面模組(SIM)介面1430、啟動ROM介面1435、同步動態隨機存取記憶體(SDRAM)控制器1440、快閃控制器1445、及串列週邊介面(SPI)主單元1450。LCD視訊介面1425可提供來自例如GPU 1415的視訊訊號之輸出及透過行動產業處理器介面(MIPI)1490或高解析度多媒體介面(HDMI)1495至顯示器。此顯示器可包含例如LCD。SIM介面1430可提供存取至或從SIM卡或裝置。SDRAM控制器1440可提供存取至或從記憶體(例如SDRAM晶片或模組1460)。快閃控制器1445可提供存取至或從記憶體(例如快閃記憶體1465或RAM之其他例子)。SPI主單元1450可提供存取至或從通訊模組，例如藍牙模組1470、高速3G數據機1475、全球定位系統模組1480、或實現例如802.11通訊標準之無 線模組1485。

第15圖為根據本發明之實施例的處理器之指令集架構1500的更詳細方塊圖。指令架構1500可實現指令集架構1400之一或多個態樣。再者，指令架構1500可顯示用於在處理器內之指令的執行之模組及機制。

指令架構1500可包含通訊地耦接至一或多個執行實體1565之記憶體系統1540。再者，指令架構1500可包含快取及匯流排介面單元，例如通訊地耦接至執行實體1565及記憶體系統1540之單元1510。於一實施例中，指令至執行實體1565之載入可被執行之一或多個階段所執行。此階段可包含例如指令預提取階段1530、雙指令解碼階段1550、暫存器更名階段1555、發出階段1560、及寫回階段1570。

於一實施例中，記憶體系統1540可包含經執行的指令指標1580。經執行的指令指標1580可儲存識別在一批次的指令內最早的未被配送的指令之值。最早的指令可對應至最低程式排序(PO)值。PO可包含指令之唯一的數字。此種指令可能係由多個股表示之執行緒內的單一指令。PO可被使用於指令排序用以確保碼之語義(semantics)正確執行。PO可藉由例如評估PO於指令中編碼的增值(而非絕對值)之機制被重建。此經重建的PO可已知為「RPO」。雖然PO可於此參照，但此PO可與RPO交換地被使用。股可包含彼此資料相依(data dependent)之一序列的指令。股可藉由二進制轉譯器在編 譯時被設置。執行股之硬體可根據各種指令的PO而循序執行給定股之指令。執行緒可包含多個股使得不同股之指令可彼此相依。給定股之PO可為股中之最早的指令之PO，其自發出階段未被配送至執行。因此，給定多個股之執行緒(各股包含由PO排序的指令)，經執行的指令指標1580可儲存執行緒之中最早的(以最小數字表示)PO。

於另一實施例中，記憶體系統1540可包含失效指標1582。失效指標1582可儲存識別最後的失效指令的PO之值。失效指標1582可被例如失效單元454設定。若還沒有指令被失效，則失效指標1582可包含空(null)值。

執行實體1565可包含處理器可藉其執行指令之任何適合的數量與類型的機制。於第15圖之範例中，執行實體1565可包含ALU/乘法單元(MUL)1566、ALU1567、及浮點單元(FPU)1568。於一實施例中，此實體可利用包含於給定位址1569內之資訊。與階段1530、1550、1555、1560、1570結合之執行實體1565可一起形成執行單元。

單元1510可以任何適合的方式被實現。於一實施例中，單元1510可執行快取控制。於此實施例中，單元1510可因此包含快取1525。於另一實施例中，快取1525可被實現為任何適合的大小之L2統一快取，大小例如零、128k、256k、512k、1M、或2M位元組之記憶體。 於另一實施例中，快取1525可被實現於錯誤更正碼記憶體中。於另一實施例中，單元1510可執行匯流排介接至處理器或電子裝置之其他部份。於此實施例中，單元1510可因此包含匯流排介面單元1520以供透過互連、處理器內匯流排、處理器間匯流排、或其他通訊匯流排、埠、線路來通訊。匯流排介面單元1520可提供介接用以對於執行實體1565與系統在指令架構1500外部的部份之間的傳送來執行例如記憶體與輸入/輸出位址的產生。

為了進一步幫助其功能，匯流排介面單元1520可包含中斷控制及分配單元1511，用以產生中斷及其他通訊至處理器或電子裝置之其他部份。於一實施例中，匯流排介面單元1520可包含窺探控制單元1512，其處理快取存取及與多處理核心的一致性。於另一實施例中，為了提供此功能，窺探控制單元1512可包含快取至快取轉換單元，其處理不同快取間之資料交換。於另一實施例中，窺探控制單元1512可包含一或多個窺探過濾器1514(其監視其他快取(未圖示)的一致性)使得快取控制器(例如單元1510)不需要直接執行此監視。單元1510可包含任何適合的數量之計時器1515以供指令架構1500之動作的同步。同樣的，單元1510可包含AC埠1516。

記憶體系統1540可包含任何適合的數量及類型的機制以對於指令架構1500處理之需求來儲存資訊。於一實施例中，記憶體系統1540可包含載入儲存單元 1546諸如緩衝器以供儲存與寫入至記憶體或暫存器或從記憶體或暫存器讀回有關的資訊。於另一實施例中，記憶體系統1540可包含轉譯後備緩衝器(TLB)1545，其提供實體與虛擬位址間之位址值的查詢。於另一實施例中，記憶體系統1540可包含記憶體管理單元(MMU)1544以幫助與虛擬記憶體之存取。於另一實施例中，記憶體系統1540可包含預提取器1543以在指令真的需要被執行之前請求來自記憶體之指令，用以降低等待時間。

用以執行指令的指令架構1500之運算可透過不同階段來執行。舉例來說，使用單元1510，指令預提取階段1530可透過預提取器1543存取指令。所提取的指令可被儲存於指令快取1532中。預提取階段1530可致使用於快速迴圈模式之選項1531，其中形成足夠小而適配於給定快取中的迴圈之一序列的指令係被執行。於一實施例中，此執行可不需要從指令快取1532來存取額外的指令而被執行。決定預提取哪個指令可由例如分支預測單元1535(其可存取全域歷程(global history)1536中之執行的指示、目標位址1537之指示、或返回堆疊1538之用以決定哪個碼之分支1557將下一個被執行的內容)完成。結果，此分支可被可能地預提取。分支1557可透過如下所述之其他階段的運算而被產生。指令預提取階段1530可提供指令以及有關未來指令之任何預測至雙指令解碼階段1550。

雙指令解碼階段1550可將接收的指令轉譯成 可被執行之微碼式指令。雙指令解碼階段1550可在每個時脈週期同時地解碼兩個指令。再者，雙指令解碼階段1550可將其結果傳至暫存器更名階段1555。此外，雙指令解碼階段1550可從其解碼及微碼之最終執行來決定任何所得分支。此結果可被輸入至分支1557中。

暫存器更名階段1555可將虛擬暫存器或其他資源之參考轉譯成實體暫存器或資源之參考。暫存器更名階段1555可包含於暫存器池1556中之對映的指示。暫存器更名階段1555可將所接收之指令改變並將結果傳送至發出階段1560。

發出階段1560可發出或配送命令至執行實體1565。此發出可以亂序方式完成。於一實施例中，多個指令可在被執行之前於發出階段1560被保持。發出階段1560可包含指令佇列1561以供保持該等多個指令。指令可由發出階段1560發出至特定處理實體1565基於任何適合的標準，例如對於給定指令之執行的資源可用性或適用性。於一實施例中，發出階段1560可重排序於指令佇列1561內之指令，使得接收的第一個指令可能不會是第一個被執行的指令。基於指令佇列1561之排序，額外的分支資訊可被提供至分支1557。發出階段1560可將指令傳至執行實體1565以供執行。

於執行時，寫回階段1570可將資料寫入至暫存器、佇列、或用以通訊給定命令的完成之指令架構1500的其他結構。基於在發出階段1560中設置的指令之 次序，寫回階段1570之運算可致使將被執行之額外的指令。指令架構1500之效能可藉由追蹤單元1575被監視或除錯。

第16圖為顯示根據本發明之實施例的用於處理器的指令集架構之執行管線1600的方塊圖。執行管線1600可說明例如第15圖之指令架構1500之運算。

執行管線1600可包含步驟或運算之任何適合的組合。於步驟1605，下一個被執行的分支的預測可被完成。於一實施例中，此預測可基於指令之先前的執行及其結果。於步驟1610，對應至執行之預測分支的指令可被載入至指令快取中。於步驟1615，於指令快取中之一或多個指令可被提取以供執行。於步驟1620，已被提取的指令可被解碼成微碼或更特定的機器語言。於一實施例中，多個指令可被同時地解碼。於步驟1625，於解碼的指令內之對暫存器或其他資源的參考可被再指定(reassign)。舉例來說，對虛擬暫存器的參考可被對應的實體暫存器的參考取代。於步驟1630，指令可被配送至佇列以供執行。於步驟1640，指令可被執行。此執行可以任何適合的方式被執行。於步驟1650，指令可被發出至適合的執行實體。指令被執行的方式可基於執行該指令的特定實體。舉例來說，於步驟1655，ALU可執行算術運算。ALU可對其運算利用單一時脈週期以及兩個移位器。於一實施例中，兩個ALU可被利用，且因此兩個指令可在步驟1655被執行。於步驟1660，結果分支之決定 可被完成。程式計數器可被使用以指出分支將被完成之目的地。步驟1660可被執行於單一時脈週期內。於步驟1665，浮點算術可藉由一或多個FPU被執行。浮點運算可需要多個時脈週期用以執行，例如兩個至十個週期。於步驟1670，乘法與除法運算可被執行。此運算可被執行於四個時脈週期。於步驟1675，載入及儲存至暫存器或管線1600之其他部份的運算可被執行。該運算可包含載入及儲存位址。此運算可被執行於四個時脈週期。於步驟1680，寫回運算可被執行，其為步驟1655-1675之所得運算所需。

第17圖為顯示根據本發明之實施例用於利用處理器1710之電子裝置1700的方塊圖。電子裝置1700可包含例如筆記型電腦、超輕薄筆電、電腦、塔型伺服器(tower server)、機架伺服器(rack server)、刀鋒型伺服器(blade server)、膝上型電腦、桌上型電腦、平板電腦、行動裝置、電話、嵌入式電腦、或任何其他適合的電子裝置。

電子裝置1700可包含通訊地耦接至任何適合的數量或類型之組件、週邊、模組、或裝置之處理器1710。此耦接可被任何適合的類型之匯流排或介面實現，例如I²C匯流排、系統管理匯流排(SMBus)、低接腳數(LPC)匯流排、SPI、高解析度音訊(HDA)匯流排、串列先進技術附接(Serial Advance Technology Attachment；SATA)匯流排、USB匯流排(版本1、2、 3)、或通用異步接收器/傳送器(UART)匯流排。

此組件可包含例如顯示器1724、觸控螢幕1725、觸控板1730、近場通訊(NFC)單元1745、感測器集線器1740、熱感測器1746、快速晶片組(EC)1735、信任平台模組(TPM)1738、BIOS/韌體/快閃記憶體1722、數位訊號處理器1760、碟機1720(例如固態硬碟(SSD)或硬碟機(HDD))、無線區域網路(WLAN)單元1750、藍牙單元1752、無線廣域網路(WWAN)單元1756、全球定位系統(GPS)1755、相機1754(例如USB 3.0相機)、或實現於例如LPDDR3標準之低電源雙資料率(LPDDR)記憶體單元1715。這些組件各可以任何適合的方式被實現。

再者，於許多實施例中，其他組件可透過上述組件被通訊至耦接至處理器1710。舉例來說，加速計1741、環境光感測器(ALS)1742、羅盤1743、及陀螺儀1744可被通訊地耦接至感測器集線器1740。熱感測器1739、風扇1737、鍵盤1736、及觸控板1730可被通訊地耦接至EC 1735。揚聲器1763、頭戴式耳機1764、及麥克風1765可被通訊地耦接至音訊單元1762，其可依次被通訊地耦接至DSP 1760。音訊單元1762可包含例如音訊編解碼器及D類放大器。SIM卡1757可被通訊地耦接至WWAN單元1756。例如WLAN單元1750及藍牙單元1752以及WWAN單元1756可用下一代形狀因素(next generation form factor；NGFF)被實現。

本發明的實施例關於用於執行指向向量暫存器的一或多個向量運算的指令和處理邏輯，其中至少一些運算以使用從索引陣列檢索的索引值來存取記憶體位置。第18圖是根據本發明的實施例用於向量運算以從索引陣列載入索引和將元件散佈到隨機位置或基於那些索引在記憶體中稀疏的位置的指令和邏輯的範例系統1800的示意圖。

一般來講，散佈運算可能執行對於位址的記憶體寫入存取的序列，該位址係根據基底位址暫存器、索引暫存器和/或由指令指定的(或編碼的)縮放因子的內容被計算。例如，密碼學、圖形遍歷、排序或稀疏矩陣應用可以包含一或多個指令來載入具有索引值序列的索引暫存器和用以執行將資料元散佈到使用那些索引值的間接定址的位置的一或多個其它指令。散佈運算可用不規則的方式穿過記憶體，將資料元散佈到位址不是連續的且不一定遵循一致的模式的位置。例如，指令的重複序列可以將資料元寫入到位置0，接著將資料元寫入到位置1000，接著將資料元寫入到位置723，並接著將資料元寫入到位置50000。

本文所描述的載入-索引-和-散佈指令可以載入散佈運算所需的索引，並且也執行該散佈運算。對於將被散佈到隨機位置或在稀疏記憶體中的位置的每個資料元，這可以包含從在記憶體中的索引陣列中的特定位置檢索索引值、計算在記憶體中該資料元將要被儲存的該位置 的位址，並將該資料元儲存到在所計算位置的記憶體。資料元被儲存的位置的位址可以基於指定用於該指令的基底位址和從指定用於該指令的位址的索引陣列檢索的索引值進行計算。在本發明的實施例中，這些載入-索引-和-散佈指令可以被用於將資料元散佈到應用程式中的記憶體，其中資料元將以隨機順序被儲存在記憶體中。例如，它們可以被用來儲存稀疏陣列的元件。

在本發明的實施例中，擴展向量指令的編碼可以包含將間接識別記憶體中的多個索引目的地位置定址的運算元的縮放-索引-基底(SIB)類型記憶體。在一個實施例中，SIB類型記憶體運算元可以包含識別基底位址暫存器的編碼。基底位址暫存器的內容可以表示從在記憶體中的特定位置的位址計算的在記憶體中的基底位址。例如，基底位址可以是在資料元可以由散佈運算儲存的位置區塊中的第一位置的位址。在一個實施例中，SIB類型記憶體運算元可以包含編碼識別記憶體中的索引陣列的編碼。陣列的每個元件可以指定可用來計算來自基底位址資料元可以被散佈的位置區塊之內的相應位置的位址的索引或偏移值。在一個實施例中，SIB類型記憶體運算元可包含在計算個別的目的地位址時，指定施加到每個索引值的縮放因子的編碼。例如，如果四個縮放因子值在SIB類型記憶體運算元中被編碼，則從索引陣列的元件得到的每個索引值可以被乘以四，且接著加到基底位址以計算將由散佈運算儲存的資料元的位址t。

在一個實施例中，形式vm32{x,y,z}的SIB類型記憶體運算元可以識別使用SIB類型記憶體定址指定的記憶體運算元的向量陣列。在此範例中，記憶體位址陣列係使用共同的基底暫存器、恆定的縮放因子，以及含有個別元件，其每一個是32位元索引值的向量索引暫存器來指定。該向量索引暫存器可以是XMM暫存器(vm32x)、YMM暫存器(vm32y)或ZMM暫存器(vm32z)。在另一實施例中，形式vm64{x,y,z}的SIB類型記憶體運算元可以識別使用SIB類型記憶體定址指定的記憶體運算元的向量陣列。在此範例中，記憶體位址陣列使用共同的基底暫存器、恆定的縮放因子，以及含有個別元件，其每一個是64位元索引值的向量索引暫存器來指定。該向量索引暫存器可以是XMM暫存器(vm64x)、YMM暫存器(vm64y)或ZMM暫存器(vm64z)。

系統1800可包含處理器、SoC、積體電路，或其它機構。例如，系統1800可以包含處理器1804。儘管處理器1804在第18圖被顯示並被描述為範例，可以使用任何合適的機構。處理器1804可包含用於執行將向量暫存器定標之向量運算，包含那些運算以使用從索引陣列檢索之索引值來存取記憶體位置的向量運算的任何合適的機制。在一個實施例中，這樣的機制可以用硬體來實現。處理器1804可以由在第1-17圖描述的元件完全或部分地實現。

將在處理器1804上執行的指令可以被包含在指令流1802中。例如，指令流1802可由編譯器、即時解譯器，或其它合適的機構(其可能或可能不被包含在系統1800中)產生，或者可以藉由在指令流1802中產生的碼的起草者來指定。例如，編譯器可以採取應用程式碼，並生成指令流1802的形式的可執行碼。指令可以由處理器1804從指令流1802被接收。指令流1802可以用任何合適的方式被載入到處理器1804。例如，將要由處理器1804執行的指令可以從儲存器、從其它機器，或從其他記憶體，諸如記憶體系統1830被載入。指令可到達和在諸如RAM的駐留記憶體中可用，其中指令從將由處理器1804執行的儲存器提取。例如，該指令可以藉由預提取器或提取單元(諸如，指令提取單元1808)從由常駐記憶體提取。

在一個實施例中，指令流1802可以包含指令以執行向量運算以從索引陣列載入索引，並且基於那些索引將元件散佈到隨機位置或在稀疏記憶體中的位置。例如，在一個實施例中，指令流1802可以包含一或多個“LoadlndicesAndscatter”類型的指令根據需要一次一個載入將在計算特定資料元將被儲存的記憶體中的位址被使用的索引值。該位址可被計算為指定用於該指令的基底位址和從被識別用於指令的索引陣列檢索的索引值(有或沒有縮放)的總和。被散佈的資料元可以儲存在指定用於指令的來源向量暫存器中的連續位置。注意，指令流1802可 以包含不同於那些執行向量運算的指令。

處理器1804可以包含前端1806，其可包含指令提取管線階段(諸如，指令提取單元1808)和解碼管線階段(諸如，決定單元1810)。前端1806可以接收並使用解碼單元1810從指令流1802來解碼指令。解碼的指令可以由管線的分配階段(諸如，分配器1814)來執行而被調度、分配，和排程，並分配給特定的執行單元1816來執行。將由處理器1804執行的一或多個特定的指令可以被包含在針對處理器1804的執行定義的庫。在另一個實施例中，特定指令可以被處理器1804的特定部分定標。例如，處理器1804可識別指令流1802中的嘗試以在軟體中執行向量運算和可發出指令到特定一個的執行單元1816。

在執行期間，對資料或額外指令(包含駐留在記憶體系統1830中的資料或指令)的存取可以藉由記憶體子系統1820來完成。此外，來自執行的結果可以被儲存在記憶體子系統1820中，並隨後可刷新到記憶體系統1830。記憶體子系統1820可以包含，例如，記憶體、RAM或快取階層，其可包含一或多個1階(L1)快取1822或2階(L2)快取1824，其中的一些可以由多個核心1812或處理器1804共享。在由執行單元1816執行之後，指令可以由回寫階段或失效單元1818中的失效階段失效。這種執行管線的各個部分可以由一或多個核心1812來執行。

執行向量指令的執行單元1816可以用任何合適的方式來實現。在一個實施例中，執行單元1816可包含或可通訊耦接到記憶體元件以儲存必要的資訊，以執行一或多個向量運算。在一個實施例中，執行單元1816可以包含電路以執行向量運算以從索引陣列載入索引，並且基於那些索引將元件散佈到隨機位置或在稀疏記憶體中的位置。例如，執行單元1816可以包含電路以實現一或多個形式的向量LoadIndicesAndScatter類型指令。這些指令的範例實現在下文中更詳細地描述。

在本發明的實施例中，處理器1804的指令集架構可以實現被定義為Intel®進階向量擴展512(Intel® AVX-512)指令的一或多個擴展向量指令。處理器1804可以識別，隱含地或藉由特定指令的解碼和執行，這些擴展向量運算中的一個將被執行。在這種情況下，擴展向量運算可針對用於指令的執行的特定一個執行單元1816。在一個實施例中，該指令集架構可以包含對於512位元SIMD運算的支援。例如，由執行單元1816實現的指令集架構可以包含32個向量暫存器，其中每一個是512位元寬，並且支援高達512位元寬的向量。由執行單元1816實現的指令集架構可以包含用於條件執行和目的地運算元的有效合併的8個專用掩模暫存器。至少一些擴展向量指令可以包含對於廣播的支援。至少一些擴展向量指令可以包含對於嵌入式掩蔽的支援以致使預測。

至少一些擴展向量指令可以對於在同一時間 儲存在向量暫存器中的向量的每個元件應用相同的運算。其他擴展向量指令可以對於多個來源向量暫存器中的相應元件應用相同的運算。例如，同樣的運算可以由擴展向量指令被施加到儲存在向量暫存器中的緊縮資料項的各個資料元中的每一個。在另一範例中，擴展向量指令可以指定單一向量運算將在兩個來源向量運算元的相應的資料元上執行，以產生目的地向量運算元。

在本發明的實施例中，至少一些擴展向量指令可以由處理器核心之內的SIMD協同處理器來執行。例如，核心1812之內的一或多個執行單元1816可以實現SIMD協同處理器的功能。SIMD協同處理器可以由在第1-17圖描述的元件來完全或部分地實現。在一個實施例中，指令流1802之內由處理器1804接收的擴展向量指令可以針對實現SIMD協同處理器的功能的執行單元1816。

如第18圖所示，在一個實施例中，LoadIndicesAndScatter類型的指令可以包含指示將被散佈的資料元的大小和/或類型的{size}參數。在一個實施例中，所有將被散佈的資料元可以是相同的大小。

在一個實施例中，LoadIndicesAndScatter類型的指令可以包含識別用於指令的來源向量暫存器的REG參數。來源向量暫存器可以儲存將由指令散佈在相鄰位置的資料元。

在一個實施例中，LoadIndicesAndScatter類型的指令可包含兩個記憶體位址參數，其中之一識別一組 在記憶體中的潛在資料元位置的基底，另一個識別記憶體中的索引陣列。在一個實施例中，這些記憶體位址參數中的一個或兩者可以被編碼在尺度-索引-基底(SIB)類型記憶體定址運算元。在另一個實施例中，這些記憶體位址參數中的一個或兩者可以是指標。

在一個實施例中，如果掩蔽將被應用，則LoadIndiceaAndScatter類型的指令可以包含識別特定掩模暫存器的{k_n}參數。如果掩蔽將被應用，則LoadIndicesAndScatter類型的指令可以包含用於指定掩蔽類型的{z}參數。在一個實施例中，如果包含用於該指令的{z}參數，則這可以指示當藉由該指令寫入被散佈到在記憶體中其計算位置的資料元時，零掩蔽將被應用。如果不包含用於該指令的{z}參數，則這可以指示當藉由該指令寫入被散佈到其計算位置的資料元時，合併掩蔽將被應用。使用零掩蔽和合併掩蔽的範例在下面更詳細地描述。

第18圖中所示的LoadIndicesAndScatter類型指令的一或多個參數可能對於該指令是固有的。例如，在不同的實施例中，這些參數的任何組合可以針對該指令以運算碼格式的位元或字段進行編碼。在其他實施例中，第18圖中所示的LoadIndicesAndScatter類型指令的一或多個參數對於該指令可以是可選的。例如，在不同實施例中，當該指令被呼叫時，這些參數的任意組合可以被指定。

第19圖顯示根據本發明的實施例執行SIMD 運算的資料處理系統的範例處理器核心1900。處理器1900可以由在第1-18圖描述的元件完全或部分地實現。在一個實施例中，處理器核心1900可包含主處理器1920和SIMD協同處理器1910。SIMD協同處理器1910可以由在第1~17圖描述的元件完全或部分地實現。在一個實施例中，SIMD協同處理器1910可至少實現在第18圖所示的執行單元1816中的一個的一部分。在一個實施例中，SIMD協同處理器1910可包含SIMD執行單元1912和擴展向量暫存器檔案1914。SIMD協同處理器1910可以執行擴展SIMD指令集1916的運算。擴展SIMD指令集1916可以包含一或多個擴展向量指令。這些擴展向量指令可以控制資料處理運算，包含與駐留在擴展向量暫存器檔案1914中的資料相互作用。

在一個實施例中，主處理器1920可以包含解碼器1922，以識別用於由SIMD協同處理器1910執行的擴展SIMD指令集1916的指令。在其他實施例中，SIMD協同處理器1910可以包含解碼器(未顯示)的至少一部分以解碼擴展SIMD指令集1916的指令。處理器核心1900也可以包含額外的電路(未顯示)，對於本發明實施例的理解這可能是不必要的。

在本發明的實施例中，主處理器1920可以執行資料處理指令流，其控制一般類型的資料處理運算，包含與快取1924和/或暫存器檔案1926的相互作用。資料處理指令流之內嵌入的可以是擴展SIMD指令集1916的 SIMD協同處理器指令。主處理器1920的解碼器1922可以識別這些SIMD協同處理器指令為應該由附屬的SIMD協同處理器1910執行的類型。因此，主處理器1920可以在協同處理器匯流排1915上發出這些SIMD協同處理器指令(或控制代表SIMD協同處理器指令的訊號)。從協同處理器匯流排1915，這些指令可以藉由任何附屬的SIMD協同處理器接收。在第19圖所示的範例實施例中，SIMD協同處理器1910可接受並執行任何所接收用於執行在SIMD協同處理器1910上的SIMD協同處理器指令。

在一個實施例中，主處理器1920和SIMD協同處理器1920可以被整合到單一處理器核心1900中，其包含執行單元、一組暫存器檔案、和解碼器以識別擴展SIMD指令集1916的指令。

在第18和19圖中描繪的範例實現僅是說明性的，並不意味著是對用於執行擴展向量運算的本文所描述的機制的實現進行限制。

第20圖是根據本發明實施例顯示範例擴展向量暫存器檔案1914的方塊圖。擴展向量暫存器檔案1914可以包含32個SIMD暫存器(ZMM0-ZMM31)，其每一個是512位元寬。每個ZMM暫存器的較低256位元別名(aliased)成各自的256位元YMM暫存器。每個YMM暫存器的較低128位元別名成各自的128位元XMM暫存器。例如，暫存器ZMM0(顯示為2001)的位元255到0別名成暫存器YMM0，並且暫存器ZMM0的位元127到0 別名成暫存器XMM0。類似地，暫存器ZMM1(顯示為2002)的位元255到0別名成暫存器YMM1、暫存器ZMM1的位元127到0別名成暫存器XMM1、暫存器ZMM2(顯示為2003)的位元255到0別名成暫存器YMM2、暫存器ZMM2的位元127到0別名成暫存器XMM2，且依此類推。

在一個實施例中，在擴展SIMD指令集1916中的擴展向量指令可在擴展向量暫存器檔案1914中的任何暫存器上進行操作，包含暫存器ZMM0-ZMM31、暫存器YMM0-YMM15、和暫存器XMM0-XMM7。在另一個實施例中，實現在Intel® AVX-512指令集架構的發展之前的舊有SIMD指令可在擴展向量暫存器檔案1914中的YMM或XMM暫存器的子集上進行操作。例如，在一些實施例中，藉由一些舊有的SIMD指令的存取可被限於暫存器YMM0-YMM15或暫存器XMM0-XMM7。

在本發明的實施例中，該指令集架構可以支援存取多達四個指令運算元的擴展向量指令。例如，在至少一些實施例中，擴展向量指令可以存取第20圖中顯示的32個擴展向量暫存器ZMM0-ZMM31中的任一個作為來源或目的地運算元。在一些實施例中，擴展向量指令可以存取8個專用掩模暫存器中的任何一個。在一些實施例中，擴展向量指令可以存取16個通用暫存器中的任何一個作為來源或目的地運算元。

在本發明的實施例中，擴展向量指令的編碼 可包含指定將要執行的特定向量運算的運算碼。擴展向量指令的編碼可以包含識別8個專用掩模暫存器k0-k7中任一個的的編碼。識別的掩模暫存器的每一位元可管理向量運算的行為，這是因為其被施加到各自的來源向量元件或目的地向量元件。例如，在一個實施例中，這些掩模暫存器中的七個(k1-k7)可用於有條件地管理擴展向量指令的每個資料元的計算運算。在本實施例中，如果相應的掩模位元未被設置，則不執行針對給定向量元件的運算。在另一個實施例中，掩模暫存器k1-k7可以用於有條件地管理每個元件更新到擴展向量指令的目的地運算元。在此範例中，如果相應的掩模位元未被設置，則給定的目的地元件不跟隨運算的結果更新。

在一個實施例中，擴展向量指令的編碼可包含指定將要施加到的擴展向量指令的目的地(結果)向量的掩蔽類型的編碼。例如，此編碼可以指定合併掩蔽或零掩蔽是否被施加到向量運算的執行。如果此編碼指定合併掩蔽，則任何目的地向量元件在掩模暫存器中的相應位元未設置的值可以保留在目的地向量中。如果此編碼指定零掩蔽，則任何目的地向量元件在掩模暫存器中的相應位元未設置的值可在目的地向量中用0值來取代。在一個範例實施例中，掩模暫存器k0不被用作針對向量運算的斷定運算元。在此範例中，否則將選擇掩模k0的編碼值可以代替地選擇全部為1的隱含掩模值，從而有效地禁用掩蔽。在此範例中，掩模暫存器k0可用於採用一或多個掩 模暫存器作為來源或目的地運算元的任何指令。

在一個實施例中，擴展向量指令的編碼可包含指定被緊縮成來源向量暫存器或將被緊縮成目的地向量暫存器的資料元的大小的編碼。例如，該編碼可以指定每一個資料元為位元組、字組、雙字組，或四字組等。在另一個實施例中，擴展向量指令的編碼可包含指定被緊縮成來源向量暫存器或將被緊縮成目的地向量暫存器的資料元的資料類型的編碼。例如，編碼可以指定該資料表示單一或雙精度整數，或任何多重支援的浮點資料類型。

在一個實施例中，擴展向量指令的編碼可包含指定與存取來源或目的地運算元的記憶體位址或記憶體定址模式的編碼。在另一個實施例中，擴展向量指令的編碼可包含指定純量整數或純量浮點數為指令的運算元的編碼。儘管本文描述了特定的擴展向量指令和他們的編碼，這些僅僅是可以在本發明實施例中實現的擴展向量指令的範例。在其他實施例中，更多、更少或不同的擴展向量指令可以在該指令集架構中實現，並且其編碼可以包含更多、更少，或不同的資訊來控制它們的執行。

在一個實施例中，相對於其他用以執行散佈的指令序列，使用LoadIndicesAndScatter指令可藉由儲存在陣列中的索引的方式使用對於記憶體的間接寫入存取來改進加密、圖形遍歷、排序，以及(尤其是)稀疏矩陣應用的效能。在一個實施例中，相對於指定一組載入索引向量的位址，那些位址可以替代地提供為到 LoadIndicesAndScatter指令的索引陣列，其將同時載入陣列的每個元件，接著用它作為散佈運算的索引。將在散佈運算中使用的索引向量可被儲存在記憶體中的連續位置。例如，在一個實施例中，在陣列中的第一位置開始，可以存在包含第一索引值的四個位元組，其次是包含第二索引值的四個位元組等。在一個實施例中，(記憶體中的)索引陣列的起始位址可被提供給LoadIndicesAndScatter指令，並且索引值可以從該位址開始被連續地儲存在記憶體中。在一個實施例中，LoadIndicesAndScatter指令可從該位置開始載入64位元組，並使用它們(一次4個)來執行散佈。

如在下面更詳細地描述的，在一個實施例中，LoadIndicesAndScatter指令的語義可以如下：LoadIndicesAndScatterD k_n(Addr A,Addr B,ZMMn)

在此範例中，散佈運算係用以散佈32位元雙字組元件到記憶體中的位置，來源向量暫存器被指定為ZMMn，索引陣列的在記憶體中的起始位址是位址A，在記憶體中潛在資料元位置的起始位址(基底位址)是位址B，並且指定用於指令的掩模是掩模暫存器k_n。該指令的運算可藉由下面的範例偽代碼來說明。在此範例中，VLEN(或向量長度)可表示在索引向量中的長度，也就是針對散佈運算儲存在索引陣列中的索引值的數量。

在一個實施例中，對於LoadIndicesAndScatter指令的合併掩蔽可以是可選的。在另一個實施例中，對於LoadIndicesAndScatter指令的零掩蔽可以是可選的。在一個實施例中，LoadIndicesAndScatter指令可以支援多個可能的值的VLEN，諸如8、16、32或64。在一個實施例中，LoadIndicesAndScatter指令可以支援索引陣列B[i]中的多個可能大小的元件，諸如32位元或64位元值，其每一個可以表示一或多個索引值。在一個實施例中，LoadIndicesAndScatter指令可以支援在來源向量暫存器ZMMn中的多個可能類型和大小的資料元，包含單一或雙精度浮點、64位元整數等。在一個實施例中，LoadIndicesAndScatter指令可以支援將儲存在記憶體位置A[i]中的多個可能類型和大小的資料元，包含單一或雙精度浮點、64位元整數等。在一個實施例中，由於索引負載和散佈被組合成一個指令，如果硬體預提取單元識別來自陣列B的索引可以被預提取，則可以自動地將它們預提取。在一個實施例中，預提取單元也可以自動地預提取間接地經由B從陣列A存取的值。

在本發明的實施例中，由處理器核心(諸如，在系統1800中的核心1812)或由SIMD協同處理器(諸如，SIMD協同處理器1910)實現的用於執行擴展向量運算的指令可以包含用以執行向量運算的指令以從索引陣列載入索引，並且基於那些索引將元件散佈到隨機位置或在稀疏記憶體中的位置。例如，這些指令可以包含一或多個“LoadIndicesAndScatter”指令。在本發明的實施例中，可以使用這些LoadIndicesAndScatter指令根據需要一次一個載入將在計算特定資料元將被儲存的記憶體中的位址被使用的索引值。該位址可被計算為指定用於該指令的基底位址和從被識別用於指令的索引陣列檢索的索引值(有或沒有縮放)的總和。被散佈的資料元可以儲存在指定用於指令的來源向量暫存器中的連續位置。

第21圖是根據本發明的實施例顯示用以執行從索引陣列載入索引，並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置的運算。在一個實施例中，系統1800可以執行指令以執行運算，以從索引陣列載入索引，並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置。例如，LoadIndicesAndScatter指令可以被執行。該指令可以包含任何合適數量和種類的運算元、位元、旗標、參數或其他元件。在一個實施例中，LoadIndicesAndScatter指令的呼叫可以參考來源向量暫存器。該來源向量暫存器可以是儲存將由LoadIndicesAndScatter指令散佈到隨機位置或在稀疏記憶 體中的位置的資料元的擴展向量暫存器。LoadIndicesAndScatter指令的呼叫可以參考來自用於計算資料元將被儲存的記憶體中的特定位置的位址的記憶體中的基底位址。例如，該LoadIndicesAndScatter指令可以參考一組可能的資料元位置中的第一位置的指標，其中的一些可能是由該指令在資料元將儲存的位置。LoadIndicesAndScatter指令的呼叫可以參考在記憶體中的索引陣列，其每一個可以指定索引值，或與可用來計算由該指令在資料元將儲存的位置的位址的基底位址的偏移。在一個實施例中，在縮放-索引-基底(SIB)類型記憶體定址運算元中，LoadIndicesAndScatter指令的呼叫可以參考，在記憶體中的索引陣列和基底位址暫存器。基底位址暫存器可以識別用以計算資料元將被儲存在記憶體中的特定位置的位址的記憶體中的基底位址。記憶體中的索引陣列可以指定與可用來計算由該指令在資料元將儲存的位置的位址的基底位址的偏移。例如，對於儲存在索引陣列中的連續位置的索引陣列中的每個索引值，LoadIndicesAndScatter指令的執行可以導致索引值將從索引陣列被檢索、記憶體中的潛在資料元位置的位址將基於該索引值和基底位址被計算、資料元將從來源向量暫存器被檢索，並且該檢索到的資料元將被儲存在記憶體中的所計算的位址。

在一個實施例中，當計算將由指令儲存資料元的相應的位址時，LoadIndicesAndScatter指令的呼叫可 以指定施加到每個索引值的縮放因子。在一個實施例中，縮放因子可在SIB類型記憶體定址運算元中進行編碼。在一個實施例中，縮放因子可以是一、二、四或八。指定的縮放因子可以取決於將由指令儲存的各個資料元的大小。在一個實施例中，LoadIndicesAndScatter指令的呼叫可以指定將由指令散佈的資料元的大小。例如，大小(size)參數可以指示該資料元是位元組、字組、雙字組或四字組。在另一範例中，大小參數可以指示表示帶正負號或無帶正負號的浮點值的資料元。在另一個實施例中，LoadIndicesAndScatter指令的呼叫可以指定將由該指令散佈的資料元的最大數量。在一個實施例中，LoadIndicesAndScatter指令的呼叫可以指定將施加到指令的各個運算的掩模暫存器或當將運算的結果寫入到記憶體中的位置時。例如，掩模暫存器可包含用於對應於含有該資料元的索引值的索引陣列中的位置的每個潛在散佈的資料元的各自的位元。在此範例中，如果用於給定資料元的相應位元被設置，則其索引值可以被檢索，要被寫入的位址可被計算，並且給定的資料元可從來源向量暫存器被檢索和儲存在所計算的位址的記憶體中。如果用於給定資料元的相應位元未被設置，則這些運算可以省略給定的資料元。在一個實施例中，如果要施加掩蔽，LoadIndicesAndScatter指令的呼叫可以指定要施加到結果的掩蔽類型，諸如合併掩蔽或零掩蔽。例如，如果施加合併掩蔽並且用於給定資料元的掩模位元未設置，則儲存在 給定的資料元(已被散佈)在LoadIndicesAndScatter指令的執行之前被儲存的記憶體中的位置中的值可被保留。在另一個範例中，如果施加零掩蔽並且用於給定資料元的掩模位元未設置，則NULL值，諸如全零，可以被寫入到給定的資料元(已被散佈)已被儲存的記憶體中的位置。在其他實施例中，更多、更少或不同的參數可在LoadIndicesAndScatter指令的呼叫中被引用。

在第21圖所示的範例實施例中，在(1)，LoadIndicesAndScatter指令及其參數(其可以包含任何或所有上述的暫存器和記憶體位址運算元、縮放因子、將被散佈的資料元的大小的指示、將被散佈的資料元的最大數量的指示、識別特定掩模暫存器的參數、或指定掩蔽類型的參數)可以藉由SIMD執行單元1912來接收。例如，在一個實施例中，LoadIndicesAndScatter指令可以由核心1812內的分配器1814發送到SIMD協同處理器1910內的SIMD執行單元1912。在另一個實施例中，LoadIndicesAndScatter指令可以由主處理器1920的解碼器1922發送到SIMD協同處理器1910內的SIMD執行單元1912。LoadIndicesAndScatter指令可以由SIMD執行單元1912邏輯地執行。

在此實施例中，用於LoadIndicesAndScatter指令的參數可以識別擴展向量暫存器檔案1914內的擴展向量暫存器ZMMn(2101)作為指令的來源向量暫存器。在此範例中，可能潛在地散佈到記憶體的資料元被儲存在 向量暫存器ZMMn(2101)用於後續的散佈。儲存在向量暫存器ZMMn(2101)的資料元可以全部是相同的大小，並且該大小可以藉由LoadIndicesAndScatter指令的參數來指定。可能潛在由指令的執行被散佈的資料元可以用任何隨機順序儲存在向量暫存器ZMMn(2101)內。在此範例中，資料元位置2103內的第一可能位置到資料元可以由指令散佈(儲存)的位置示於第21圖中，作為基底位址位置2104。基底位址位置2104的位址可以由LoadIndicesAndScatter指令的參數來識別。在此範例中，如果被指定，SIMD執行單元1912內的掩模暫存器2102可被識別為其內容是將用於施加到指令的掩蔽運算的掩模暫存器。在此範例中，將在LoadIndicesAndScatter指令的散佈運算中使用的索引值被儲存到記憶體系統1830中的索引陣列2105。索引陣列2105包含，例如，在索引陣列內的第一(最低階)位置(位置0)中的第一索引值2106、在索引陣列內的第二位置(位置1)中的第二索引值2107等等。最後索引值2108係儲存在索引陣列2105內的最後(最高階)位置。

藉由SIMD執行單元1912來執行LoadIndicesAndScatter指令可以包含，在(2)，確定對應於下一潛在散佈的掩模位元是否為假，並且如果為假，則跳過下一個潛在載入-索引-和-散佈。例如，如果位元0為假，則SIMD執行單元可以避免執行步驟(3)至(7)的一些或所有步驟以儲存可使用第一索引值2106計算的 目標目的地位址的資料元。然而，如果對應於下一個潛在散佈的掩模位元是真的，則下一個潛在載入-索引-和-散佈可被執行。例如，如果位元1是真的，或者如果掩蔽不施加到指令，則該SIMD執行單元可以執行步驟(3)至(7)的所有步驟來儲存可使用第二索引值2107計算的目標目的地位址的資料元和基底位址位置2104的位址。

對於相應的掩模位元為真的潛在載入-索引-和-散佈，或沒有施加掩蔽時，在(3)，下一個索引值可被檢索。例如，在第一潛在載入-索引-和-散佈期間，第一索引值2106可以被檢索、在第二潛在載入-索引-和-散佈期間，第二索引值2107可以被檢索，並依此類推。在(4)，用於下一個散佈的位址可以基於檢索的索引值和基底位址位置2104的位址來計算。例如，用於下一個散佈的位址可以被計算為基底位址與檢索的索引值的總和(有或沒有縮放)。在(5)，將被散佈(儲存)到在所計算位址的記憶體中的位置的資料元可以從擴展向量暫存器檔案1914中的來源向量暫存器ZMMn(2101)檢索。在(6)，所檢索的資料元可被儲存到使用所計算的位址存取的記憶體中的位置。

在一個實施例中，LoadIndicesAndScatter指令的執行可以包含對於每個將由指令散佈到任何資料元位置2103的資料元重複第21圖所示的任何或所有運算步驟。例如，步驟(2)或步驟(2)至(6)可以取決於相應的掩模位元(如果施加掩蔽)針對每個潛在載入-索引- 和-散佈執行，在該指令可能失效之後。例如，如果合併掩蔽被施加到指令，並且如果因為用於此資料元的掩模位元為假，而目標目的地位址是使用第一索引值2106來間接存取的資料元不被寫入到記憶體，則該值包含在LoadIndicesAndScatter指令的執行之前的記憶體中的相應目標目的地位置中的值可以被保留。在另一範例中，如果零掩蔽被施加到指令，並且如果因為用於此資料元的掩模位元為假，而目標目的地位址是使用第一索引值2106來間接存取的資料元不被寫入到記憶體，則NULL值，諸如全零，可以被寫入到在記憶體中的目標目的地位置。在一個實施例中，被散佈的每個資料元可以儲存在對應於用於資料元的索引值的位置的來源向量暫存器ZMMn(2101)中的位置中。例如，目標目的地位址是使用第二索引值2107來間接存取的資料元可以儲存在來源向量暫存器ZMMn(2101)內的第二位置(位置1)。

在此範例中，在第21圖顯示的掩模暫存器2102作為SIMD執行單元1912內的專用暫存器。在另一個實施例中，掩模暫存器2102可以藉由在處理器中的通用或專用暫存器來實現，但在SIMD執行單元1912之外。在又一實施例中，掩模暫存器2102可以藉由在擴展向量暫存器檔案1914中的向量暫存器來實現。

在一個實施例中，擴展SIMD指令集架構可實現多個版本或形式的向量運算，以從索引陣列載入索引和基於那些索引將元件散佈到隨機位置或在稀疏記憶體中 的位置。這些指令形式可以包含，例如，下面所示的那些：LoadIndicesAndScatter{size}{kn}{z}(PTR,PTR,REG)LoadIndicesAndScatter{size}{kn}{z}([vm32],[vm32],REG)

在上面所示的LoadIndicesAndScatter指令的範例形式，REG參數可以識別作為該指令的來源向量暫存器的擴展向量暫存器。在這些範例中，第一PTR值或記憶體位址運算元可以識別在記憶體中的基底位址位置。第二PTR值或記憶體位址運算元可以識別在記憶體中的索引陣列。在這些LoadIndicesAndScatter指令的範例形式中，“大小”修飾符可以指定儲存在來源向量暫存器中和將被散佈到在記憶體中的位置的資料元的大小和/或類型。在一個實施例中，該指定大小/類型可以是{B/W/D/Q/PS/PD}中的一個。在這些範例中，可選的指令參數“k_n”可識別多個掩模暫存器中的特定一個。當掩蔽被施加到LoadIndicesAndScatter指令時，此參數可以被指定。在將要施加掩蔽(例如，如果對於該指令指定了掩模暫存器)的實施例中，可選的指令參數“z”可指示零掩蔽是否應該被施加。在一個實施例中，如果此可選參數被設置，則零掩蔽可以被施加，並且如果此可選參數沒有被設置，或如果此可選參數被省略合併，則合併掩蔽可以被施加。在其它實施例(未顯示)中，LoadIndicesAndScatter指令可以包含指示將被散佈的資料元的最大數量的參數。在另一個實施例中，將被散佈的資料元的最大數量可以基 於儲存在索引值陣列中的索引值的數量藉由SIMD執行單元來確定。在又一個實施例中，將被散佈的資料元的最大數量可以基於來源向量暫存器的容量由SIMD執行單元來確定。

第22A和22B圖顯示根據本發明實施例的載入-索引-和-散佈指令的各自形式的運算。更具體地，第22A圖顯示不指定可選的掩模暫存器的載入-索引-和-散佈指令的運算，以及第22B圖顯示指定可選的掩模暫存器的類似的載入-索引-和-散佈指令的運算。

第22A和22B圖都顯示索引陣列2105。在此範例中，儲存在索引陣列2105中的索引被組織為列。在此範例中，對應於可潛在地由散佈運算儲存到記憶體的第一資料元S0的索引值被儲存在索引陣列2105內的最低階位址，其顯示在列2210中的位址B(2106)。在此範例中，對應於可潛在地由散佈運算儲存到記憶體的第二資料元S1的索引值被儲存在索引陣列2105內的第二低階位址，其顯示在列2210中的位址(2107)。在此範例中，索引陣列2105的所有的四個列2210、2211、2212和2213各包含依序的四個的索引值。最高階索引值(對應於資料元S15中的索引值)顯示在列2213中的位址2108。如第22A和22B圖所示，當儲存在索引陣列2205中的索引值依序儲存時，由那些索引值間接存取目標目的地位置的資料元可以藉由散佈運算以任何順序被儲存在記憶體中。

第22A和22B圖都顯示一組資料元位置2103。任何的資料元位置2103可以是儲存資料元到隨機位置或到在稀疏記憶體(例如，稀疏陣列)中的位置的散佈運算的潛在目標。在此範例中，資料元位置2103內的位置被組織為列。例如，資料元位置2103包含列2201至2206，其每一個包含資料元可被散佈到的八個潛在目標位置。在此範例中，資料元位置2103內的一些位置可包含由一或多個先前的指令，其中的一些可以包含向量指令儲存到記憶體的資料。例如，在列2201的資料元S4790(在基底位址2104)和S39、在列2203的資料元S3218和S687，以及在列2204的資料元S32和S289可能已被儲存在由一或多個先前的散佈運算所示的位置。多個列2202(在列2201和列2203之間)或列2206(超出列2204)也可以包含由先前的指令儲存到這些列內的位置的資料元。在第22A和22B圖中，內容被指定為“U”的資料元位置可以是未使用的。在第22A和22B圖中所示的範例中，它們也可以不受其運算在圖中描繪的載入-索引-和-散佈指令的範例形式的執行的影響。在一個範例中，它們可包含NULL值。在另一範例中，它們可以是在稀疏陣列內無人居住的位置。

第22A和22B圖也都顯示資料元可潛在地藉由散佈運算被儲存到各種資料元位置2103中的一些的來源向量暫存器ZMMn(2101)。在一個實施例中，儲存在來源向量暫存器ZMMn(2101)的來源資料元可以依其對 應的索引值順序被儲存在來源向量暫存器ZMMn(2101)內的連續位置。

在第22A圖中所示的範例中，向量指令LoadIndicesAndScatterD(Addr A,Addr B,ZMMn)的執行可能會產生在第22A圖的底部顯示的結果。在此範例中，此指令的執行之後，從來源向量檢索暫存器ZMMn(2101)檢索的16個資料元(S0~S15)藉由該指令被散佈到資料元位置2103內的各個位置。資料元中的每一個被儲存到其位址基於基底位址2104和針對該資料元從索引陣列2105檢索的各自的索引值被計算的資料元位置2103內的各自的目標目的地位置。例如，儲存在來源向量暫存器ZMMn(2101)內的第一位置(位置0)的資料元S0被儲存在位址2207，其係基於第一索引值2106和基底位址2104針對此資料元而被計算。在另一範例中，儲存在來源向量暫存器ZMMn(2101)內的第二位置(位置1)的資料元S1被儲存在位址2209，其係基於第二索引值2107和基底位址2104針對此資料元而被計算。類似地，儲存在來源向量暫存器ZMMn(2101)內的最後位置(位置15)的資料元S15被儲存在位址2208，其係基於索引值2108和基底位址2104針對此資料元而被計算。被散佈到該記憶體的資料元的其他一些的具體位置未顯示在圖中。

第22B圖顯示類似於第22A圖所示的指令的運算，但是，其包含合併掩蔽。在此範例中，掩模暫存器 Kn(2220)包含十六個位元，各對應於索引陣列2105中的索引值和在來源向量暫存器ZMMn(2101)中的位置。在此範例中，在位置5、10、11和16中的位元(位元4、9、10和15)為假，而其餘的位元為真。在第22B圖中所示的範例中，向量指令LoadIndicesAndScatterD kn(Addr A,Addr B,ZMMn)的執行可產生在第22B圖的底部中所示的結果。在此範例中，在該指令的執行之後，儲存在來源向量暫存器ZMMn(2101)的該16個資料元(S0~S15)中的12個藉由該指令被散佈到資料元位置2103內的各個位置。資料元中的每一個被儲存到其位址係基於基底位址2104和針對該資料元從索引陣列2105檢索的各自的索引值來計算的資料元位置2103之內的目標目的地位置。例如，儲存在來源向量暫存器ZMMn(2101)內的第一位置(位置0)中的資料元S0被儲存在位址2207，其係基於第一索引值2106和基底位址2104針對此資料元而計算。在另一範例中，儲存在來源向量暫存器ZMMn(2101)內的第二位置(位置1)中的資料元S1被儲存在位址2209，其係基於第二索引值2107和基底位址2104針對此資料元而計算。

在此範例中，儲存在對應於掩蔽位元4、9、10和15的ZMMn暫存器2101內的位置的四個來源資料元沒有被LoadIndicesAndScatter指令分散到記憶體。在此範例中，先前被儲存在來源資料元S15所在位置的資料，其在該指令的執行期間由施加的合併掩蔽保留的儲存在已 經被儲存的來源向量暫存器ZMMn(2101)內的最後位置(位置15)中。這顯示於第22B圖中在位置2208的“D”，其係基於索引值2108和基底位址2104針對潛在來源資料元S15而計算。被散佈到該記憶體的資料元的其他一些的特定位置在圖中未顯示。在另一個實施例中，如果零掩蔽被施加到在第22B圖所示的運算，而不是合併掩蔽，則在LoadIndicesAndScatter指令的執行之後，對應於關於掩模位元4、9、10和15的資料元的目標目的地位置的資料元位置2103內的四個位置會包含NULL值，諸如零。

第23圖顯示根據本發明實施例用於從索引陣列載入索引，並且基於那些索引將元件散佈到隨機位置或在稀疏記憶體中的位置的範例方法2300。方法2300可以藉由在圖1~22所示的任何元件來實現。方法2300可以藉由任何合適的準則來啟動，並且可以在任何合適的點啟動運算。在一個實施例中，方法2300可在2305啟動運算。方法2300可以包含比顯示的那些更多或更少的步驟。此外，方法2300可以用不同於下面顯示的順序來執行其步驟。方法2300可在任何合適的步驟終止。此外，方法2300可以在任何合適的步驟重複操作。方法2300可以並行於方法2300的其他步驟來執行任何其步驟，或與其它方法的步驟並行。此外，方法2300可以被執行多次以施行從索引陣列載入索引並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置。

在2305，在一個實施例中，從索引陣列載入索引並且基於那些索引將元件散佈到隨機位置或稀疏記憶體中的位置的指令可被接收和解碼。例如，LoadIndicesAndScatter指令可以被接收和解碼。在2310，該指令和該指令的一或多個參數可以被引導到SIMD執行單元以供執行。在一些實施例中，指令參數可包含在記憶體中的索引陣列的識別符或指標、一組在記憶體中的潛在資料元位置的基底位址的識別符或指標、包含將被散佈的資料元的來源暫存器(其可以是擴展的向量暫存器)的識別符、將被散佈的資料元的大小的指示、將被散佈的資料元的最大數量的指示、識別特定掩模暫存器的參數或指定掩蔽類型的參數。

在2315，在一個實施例中，第一潛在載入-索引-和-散佈的處理可以開始。例如，對應於針對該指令識別的記憶體中的索引陣列中的第一位置(位置i=0)的顯示在2320~2355的步驟的第一迭代可以開始。如果(在2320)確定對應於索引陣列(位置0)中的第一位置的掩模位元未被設置，則此迭代可以省略顯示在2320~2355的步驟。在這種情況下，在2325，被包含在來源暫存器中的位置i(位置0)的資料元可以不被儲存到記憶體。在一個實施例中，被儲存在記憶體中在LoadIndicesAndScatter指令的執行之前，來源暫存器中的位置i中的資料元已經儲存的位置的任何資料可被保存。

如果(在2320)確定對應於索引陣列中的第 一位置的掩模位元被設置或沒有掩蔽已被指定用於LoadIndicesAndScatter運算，則在2330，對於將被散佈的第一資料元的索引值可以從索引陣列中的位置i(位置0)來檢索。在2335，將被散佈的第一資料元的位址可以基於指定用於該指令的基底位址和針對第一資料元得到的索引值的總和來計算。在2340，在其被儲存到所計算的位址在記憶體中的位置之後，第一資料元可以從針對該指令識別的來源暫存器的位置i(位置0)被檢索。

如果(在2350)確定有多個將被散佈的潛在資料元，則在2355，下一個潛在載入-索引-和-散佈處理可以開始。例如，對應於索引陣列中的第二位置(位置i=2)的在2320~2355所示的步驟的第二迭代可以開始。直到迭代(i)的最大數量已被執行，在2320~2355所示的步驟可以用下一個i的值重複每個額外的迭代。對於每個額外的迭代，如果(在2320)確定對應於索引陣列(位置i)中的下一個位置的掩模位元未被設置，則此迭代可以省略2330~2355所示的步驟。在這種情況下，在2325，被包含在來源暫存器中的位置i的資料元可以不被儲存到記憶體。在一個實施例中，被儲存在記憶體中在LoadIndicesAndscatter指令的執行之前，來源暫存器中的位置i中的資料元已經儲存的位置的任何資料可被保存。

如果(在2320)確定對應於索引陣列中的第一位置的掩模位元被設置或沒有掩蔽已被指定用於LoadIndicesAndScatter運算，則在2330，對於將被散佈的 下一個資料元的索引值可以從索引陣列中的位置i來檢索。在2335，將被散佈的下一個資料元的位址可以基於指定用於該指令的基底位址和針對下一個資料元得到的索引值的總和來計算。在2340，在其被儲存到針對下一個資料元所計算的位址在記憶體中的位置之後，下一個資料元可以從針對該指令識別的來源暫存器的位置i被檢索。

在一個實施例中，迭代的次數可以取決於該指令的參數。例如，該指令的參數可指定索引陣列中的索引值的數量。這可以表示指令的最大迴圈索引值，從而可以由該指令被散佈的資料元的最大數量。一旦迭代的最大數量(i)已被執行，指令可被失效(在2360)。

雖然一些實施例描述了散佈儲存在擴展向量暫存器(ZMM暫存器)中的資料元的LoadIndicesAndScatter指令的形式，在其他實施例中，這些指令可以散佈儲存在具有少於512位元的向量暫存器中的資料元。例如，如果將被散佈的資料單元的最大數目能根據它們的大小被儲存在256位元或更少，則LoadIndicesAndScatter指令可儲存將被散佈的資料元在YMM來源暫存器或XMM來源暫存器。在上述的數個範例中，將被散佈的資料元相對較小(例如，32位元)並且夠小以都可以儲存在單一ZMM暫存器中。在其他實施例中，可以有足夠的潛在資料元被散佈(根據資料元的大小)，他們可填充多個ZMM來源暫存器。例如，有可能是超過512位元的資料元由該指令散佈。

此處所揭露的機制之實施例可用硬體、軟體、韌體、或此實現方式之組合來實現。本發明之實施例可被實現為執行於可程式化系統(包含至少一處理器、儲存系統(包含揮發性及非揮發性記憶體和/或儲存元件)、至少一輸入裝置、及至少一輸出裝置)之電腦程式或程式碼。

程式碼可被應用至輸入指令用以執行此處所述之功能及產生輸出資訊。輸出資訊可用已知方式被應用至一或多個輸出裝置。出於此應用的目的，處理系統可包含任何具有處理器(例如數位訊號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)、或微處理器)之系統。

程式碼可被實現於高階程序或物件導向程式語言以與處理系統進行通訊。程式碼亦可被實現於組合或機械語言，若有需要。事實上，此處所述之機制並不限於任何特定程式語言之範疇。於任何情形中，語言可為編譯或解譯語言。

至少一實施例之一或多個態樣可被儲存於機器可讀取媒體上之表示處理器內的各種邏輯的代表指令來實現，當由機器讀取時，造成機器製造邏輯用以執行此處所述之技術。此代表(已知為「IP核心」)可被儲存於有形的機器可讀取媒體且供應至各種顧客或製造設備用以載入實際做出邏輯或處理器之製造機器內。

此機器可讀取媒體可包含(但不限於)由包 含儲存媒體(例如硬碟、任何其他類型的碟機包含軟碟、光碟、光碟唯讀記憶體(CD-ROM)、可覆寫光碟(CD-RW)、及磁光碟、諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)(例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、可抹除可程式化唯讀記憶體(EPROM)、快閃記憶體、及電氣可抹除可程式化唯讀記憶體(EEPROM)之半導體元件、磁或光卡、或適合用於儲存電子指令之任何其他類型的媒體)之機器或裝置所製造或形成的物件之非暫態的有形的配置。

因此，本發明之實施例亦可包含含有指令或含有設計資料之非暫態的有形的機器可讀取媒體，例如硬體描述語言(HDL)，其界定此處所述之結構、電路、裝置、處理器和/或系統特徵。此實施例亦可參照為程式產品。

於某些情形中，指令轉換器可被使用以將指令從來源指令集轉換成目標指令集。舉例來說，指令轉換器可轉譯(例如使用靜態二進制轉譯、包含動態編譯之動態二進制轉譯)、變形、仿真、或轉換指令成待由核心處理之一或多個其他指令。指令轉換器可以軟體、硬體、韌體、或其組合來實現。指令轉換器可為處理器上、處理器外、或部份在處理器上與部份在處理器外。

因此，根據至少一實施例用以執行一或多個指令之技術係被揭露。雖然特定例示實施例已被說明及顯示於圖式中，應了解的是，此實施例僅為說明用而非用以 限制其他實施例，且實施例並未被限制於特定所顯示與說明之解釋與配置，因為各種其他修改對於研究此揭露之所屬技術領域中具有通常知識者而言係可發生。於如本發明之技術領域中，成長快速且進一步進展不容易預見，所揭露之實施例在配置及細節上可藉由致使技術進展而不超出本發明之原理或所附申請專利範圍之範疇而被容易地修改。

本發明的一些實施例包含處理器。在這些實施例中的至少一些中，該處理器可包含前端，用以接收指令；解碼器，用以解碼該指令；核心，用以執行該指令；以及失效單元，用以使該指令失效。用以執行該指令，該核心可以包含第一邏輯，用以檢索來自索引陣列的第一索引值，該索引陣列將被設置在將基於該指令的第一參數的記憶體中的第一位址；以及該第一索引值將被設置在該索引陣列之內的最低階位置；第二邏輯，用以計算用以散佈該記憶體中的第一資料元所在的位置的位址，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址將基於該指令的第二參數；第三邏輯，用以檢索來自由該指令的第三參數所識別的來源向量暫存器的該第一資料元，該第一資料元將從該來源向量暫存器中的最低階位置檢索；以及第四邏輯，用以將該第一資料元儲存在可用針對用以散佈該第一資料元所在的位置計算的該位址存取的該記憶體中的位置。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以檢索來自 該索引陣列的第二索引值，該第二索引值係鄰近於該陣列之內的該第一索引值；第六邏輯，用以計算用以散佈該記憶體中的第二資料元所在的位置的位址，基於：該第二索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的該第二資料元，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元；以及第八邏輯，用以將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置，其中該第二資料元係將被儲存到不鄰近於該記憶體中的該第一資料元的位置。在任何上述實施例中，針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以針對藉由該指令的執行將被散佈到該記憶體的額外的資料元中的每一個來檢索來自該索引陣列之內的下一個連續的位置的各自的索引值；第六邏輯，用以針對該額外的資料元中的每一個來計算用以散佈該額外的資料元所在的各自的位址，基於：該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的下一個連續的位置的額外的資料元中的每一個；以及第八邏輯，用以將額外的資料元中的每一個儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置，該額外的資料元所將被儲存的該 位置中的至少兩個係不相鄰的位置。在任何上述的實施例中，將被散佈的資料元的最大數量係基於該指令的第四參數。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以確定額外的索引值的掩模暫存器中的位元未被設置，該掩模暫存器係基於該指令的第四參數來識別；第六邏輯，用以基於該掩模中的該位元未被設置的該確定來省略：該額外的索引值的檢索；基於該額外的索引值，對於用以散佈額外的資料元所在的位置的位址的計算；來自該來源向量暫存器的該額外的資料元的檢索；以及該額外的資料元在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置的儲存；以及第七邏輯，用以基於該掩模中的該位元未被設置的該確定來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值。在任何上述實施例的組合中，該核心進一步可以包含快取；第五邏輯，用以從該索引陣列將額外的索引值預提取到該快取；第六邏輯，用以基於該額外的索引值來計算該記憶體中的額外的位置的位址；以及第七邏輯，用以將該記憶體中的該額外的位置的內容預提取到該快取中。在任何上述實施例的組合中，該核心可以包含第五邏輯，用以計算將在記憶體中被散佈的第一資料元的位址作為第一索引值和在記憶體中的該組潛在資料元位置的基底位址的總和。在任何上述實施例的組合中，該核心可以包含第五邏輯，用以在已經確定該位元是否被設置之後，清除掩模暫存器中的每個位元。在任何上述實施 例的組合中，該核心進一步可以包含第五邏輯，用以確定額外的索引值的掩模暫存器中的位元被設置，該掩模暫存器基於該指令的第四參數被識別；第六邏輯，用以基於掩模中的位元未設置的決定來省略：該額外的索引值的檢索；基於額外的索引值來計算用以散佈額外的資料元的位置的位址；從該來源向量暫存器檢索額外的資料元；以及將該額外的資料元儲存到可利用計算出的用以散佈該額外的資料元的位置的位址來存取的記憶體中的位置；以及第七邏輯，用以基於該掩模中的位元未被設置的確定來將NULL值儲存在該額外的資料元已經被儲存的記憶體中的位置中。在任何上述的實施例中，該核心可以包含第五邏輯，用以基於該指令的參數來確定該資料元的大小。在任何上述實施例中，該核心可以包含第五邏輯，用以基於該指令的參數來確定該資料元的類型。在任何上述實施例中，該指令的該第一參數可以是指標。在任何上述實施例中，該指令的該第二參數可以是指標。在任何上述實施例中，該核心可以包含單一指令多重資料(SIMD)協同處理器以實現該指令的執行。在任何上述實施例中，該處理器可以包含含有目的地向量暫存器的向量暫存器檔案。

本發明的一些實施例包含一種方法。在這些實施例的至少一些中，該方法可以包含，在處理器中，接收第一指令；解碼該第一指令；執行該第一指令；以及使該第一指令失效。執行該第一指令可以包含檢索來自索引陣列的第一索引值，該索引陣列基於該指令的第一參數被 設置在記憶體中的位址；以及該第一索引值被設置在該索引陣列之內的最低階位置；計算用以散佈該記憶體中的第一資料元所在的位置的位址，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址係基於該指令的第二參數；以及檢索來自藉由該指令的第三參數所識別的來源向量暫存器中的最低階位置的該第一資料元；以及將該第一資料元儲存在可用針對用以散佈該第一資料元所在的該位置計算的該位址存取的該記憶體中的位置。在任何上述實施例的組合中，該方法進一步可以包含檢索來自該索引陣列的第二索引值，該第二索引值係鄰近於該陣列之內的該第一索引值；計算用以散佈該記憶體中的第二資料元所在的位置的位址，基於：該第二索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；檢索來自該來源向量暫存器中的該第二資料元，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元；以及將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置，其中該第二資料元係被儲存到不鄰近於該記憶體中的該第一資料元的位置。在上述任何的組合中，針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。在任何上述實施例的組合中，執行該指令可包含，針對至少兩個額外的資料元：檢索來自該索引陣列之內的下一個連續的位置的各自的索引值；計算該額外的資料元的各自的位址，基於： 該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；檢索來自該來源向量暫存器中的下一個連續的位置的該額外的資料元；以及將該額外的資料元儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置。在任何上述實施例中，該額外的資料元所在的該位置中的至少兩個被儲存在不相鄰的位置；以及在執行該指令時散佈的資料元的最大數量係基於該指令的第四參數。在任何上述實施例的組合中，該方法可以進一步包含確定額外的索引值的掩模暫存器中的位元未被設置，該掩模暫存器係基於該指令的第四參數來識別；回應於確定該掩模中的該位元未被設置來省略：檢索該額外的索引值；基於該額外的索引值，計算對於用以散佈額外的資料元所在的位置的位址；檢索來自該來源向量暫存器的該額外的資料元；以及將該額外的資料元儲存到可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置；以及回應於確定該掩模中的該位元未被設置來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值。在任何上述實施例的組合中，該方法可以進一步包含從該索引陣列將額外的索引值預提取到快取；基於該額外的索引值來計算該記憶體中的額外的位置的位址；以及將該記憶體中的該額外的位置的內容預提取到該快取中。在任何上述實施例的組合中，該方法可以包含計算將從記憶體被散佈的第一資料元的位址作為第一索引值和在記憶體中的該組資料元位 置的基底位址的總和。在任何上述實施例的組合中，該方法可以包含在已經確定該位元是否被設置之後，清除掩模暫存器中的每個位元。在任何上述實施例的組合中，該方法進一步可以包含確定額外的索引值的掩模暫存器中的位元被設置，該掩模暫存器基於該指令的第四參數被識別；回應於該掩模中的該位元未被設置的決定來省略：檢索該額外的索引值；基於該額外的索引值來計算用以散佈該額外的資料元的位置的位址；從該來源向量暫存器檢索該額外的資料元；以及將該額外的資料元儲存到可利用計算出的用以散佈該額外的資料元的位置的位址來存取的記憶體中的位置；以及將NULL值儲存在該額外的資料元已經被儲存的記憶體中的位置中。在任何上述的實施例中，該方法可以包含基於該指令的參數來確定該資料元的大小。在任何上述實施例中，該方法可以包含基於該指令的參數來確定該資料元的類型。在任何上述實施例中，該指令的該第一參數可以是指標。在任何上述實施例中，該指令的該第二參數可以是指標。

本發明的一些實施例包含一種系統。在這些實施例的至少一些中，該系統可包含前端，用以接收指令；解碼器，用以解碼該指令；核心，用以執行該指令；以及失效單元，用以使該指令失效。用以執行該指令，該核心可以包含第一邏輯，用以檢索來自索引陣列的第一索引值，該索引陣列將被設置在將基於該指令的第一參數的記憶體中的第一位址；以及該第一索引值將被設置在該索 引陣列之內的最低階位置；第二邏輯，用以計算用以散佈該記憶體中的第一資料元所在的位置的位址，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址將基於該指令的第二參數；第三邏輯，用以檢索來自由該指令的第三參數所識別的來源向量暫存器的該第一資料元，其中該第一資料元將從該來源向量暫存器中的最低階位置檢索；以及第四邏輯，用以將該第一資料元儲存在可用針對用以散佈該第一資料元所在的位置計算的該位址存取的該記憶體中的位置。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以檢索來自該索引陣列的第二索引值，該第二索引值係鄰近於該陣列之內的該第一索引值；第六邏輯，用以計算用以散佈該記憶體中的第二資料元所在的位置的位址，基於：該第二索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的該第二資料元，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元；以及第八邏輯，用以將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置，其中該第二資料元係將被儲存到不鄰近於該記憶體中的該第一資料元的位置。在任何上述實施例中，針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以針對藉由該指令的執行 將被散佈到該記憶體的額外的資料元中的每一個來檢索來自該索引陣列之內的下一個連續的位置的各自的索引值；第六邏輯，用以針對該額外的資料元中的每一個來計算用以散佈該額外的資料元所在的各自的位址，基於：該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的下一個連續的位置的額外的資料元中的每一個；以及第八邏輯，用以將額外的資料元中的每一個儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置，該額外的資料元所將被儲存的該位置中的至少兩個係不相鄰的位置。在任何上述的實施例中，將被散佈的資料元的最大數量係基於該指令的第四參數。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以確定額外的索引值的掩模暫存器中的位元未被設置，該掩模暫存器係基於該指令的第四參數來識別；第六邏輯，用以基於該掩模中的該位元未被設置的該確定來省略：該額外的索引值的檢索；基於該額外的索引值，對於用以散佈額外的資料元所在的位置的位址的計算；來自該來源向量暫存器的該額外的資料元的檢索；以及該額外的資料元在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置的儲存；以及第七邏輯，用以基於該掩模中的該位元未被設置的該確定來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值。在任何上述實施例的組合中，該核 心進一步可以包含快取；第五邏輯，用以從該索引陣列將額外的索引值預提取到該快取；第六邏輯，用以基於該額外的索引值來計算該記憶體中的額外的位置的位址；以及第七邏輯，用以將該記憶體中的該額外的位置的內容預提取到該快取中。在任何上述實施例的組合中，該核心可以包含第五邏輯，用以計算將在記憶體中被散佈的第一資料元的位址作為該第一索引值和在記憶體中的該組潛在資料元位置的基底位址的總和。在任何上述實施例的組合中，該核心可以包含第五邏輯，用以在已經確定該位元是否被設置之後，清除掩模暫存器中的每個位元。在任何上述實施例的組合中，該核心進一步可以包含第五邏輯，用以確定額外的索引值的掩模暫存器中的位元被設置，該掩模暫存器基於該指令的第四參數被識別；第六邏輯，用以基於掩模中的位元未設置的決定來省略：該額外的索引值的檢索；基於該額外的索引值來計算用以散佈額外的資料元的位置的位址；從該來源向量暫存器檢索額外的資料元；以及將額外的資料元儲存到可利用計算出的用以散佈該額外的資料元的位置的位址來存取的記憶體中的位置；以及第七邏輯，用以基於該掩模中的位元未被設置的確定來將NULL值儲存在該額外的資料元已經被儲存的記憶體中的位置中。在任何上述的實施例中，該核心可以包含第五邏輯，用以基於該指令的參數來確定該資料元的大小。在任何上述實施例中，該核心可以包含第五邏輯，用以基於該指令的參數來確定該資料元的類型。在任何上述實施例 中，該指令的該第一參數可以是指標。在任何上述實施例中，該指令的該第二參數可以是指標。在任何上述實施例中，該核心可以包含單一指令多重資料(SIMD)協同處理器以實現該指令的執行。在任何上述實施例中，該處理器可以包含含有目的地向量暫存器的向量暫存器檔案。

本發明的一些實施例包含用於執行指令的系統。在這些實施例的至少一些中，該系統可以包含用於接收第一指令；解碼該第一指令；執行該第一指令；以及使該第一指令失效之機制。用於執行該第一指令之機制可以包含用於檢索來自索引陣列的第一索引值之機制，該索引陣列基於該指令的第一參數被設置在記憶體中的位址；以及該第一索引值被設置在該索引陣列之內的最低階位置；用於計算用以散佈該記憶體中的第一資料元所在的位置的位址之機制，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址係基於該指令的第二參數；以及用於檢索來自藉由該指令的第三參數所識別的來源向量暫存器中的最低階位置的該第一資料元之機制；以及用於將該第一資料元儲存在可用針對用以散佈該第一資料元所在的該位置計算的該位址存取的該記憶體中的位置之機制。在任何上述實施例的組合中，該系統進一步可以包含用於檢索來自該索引陣列的第二索引值之機制，該第二索引值係鄰近於該陣列之內的該第一索引值；用於計算用以散佈該記憶體中的第二資料元所在的位置的位址之機制，基於：該第二索引值；以及該記憶體中的該 組潛在資料元位置的該基底位址；用於檢索來自該來源向量暫存器中的該第二資料元之機制，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元；以及用於將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置之機制，該第二資料元係被儲存到不鄰近於該記憶體中的該第一資料元的位置。在上述任何的組合中，針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。在任何上述實施例的組合中，並且針對至少兩個額外的資料元，用於執行該指令之機制可包含：用於檢索來自該索引陣列之內的下一個連續的位置的各自的索引值之機制；用於計算該額外的資料元的各自的位址之機制，基於：該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；用於檢索來自該來源向量暫存器中的下一個連續的位置的該額外的資料元之機制；以及用於將該額外的資料元儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置之機制。在任何上述實施例中，該額外的資料元所被儲存的該位置中的至少兩個係不相鄰的位置；以及在執行該指令時散佈的資料元的最大數量係基於該指令的第四參數。在任何上述實施例的組合中，該系統可以進一步包含用於確定額外的索引值的掩模暫存器中的位元未被設置之機制，該掩模暫存器係基於該指令的第四參數來識別；回應於確定該掩模中的該位元未 被設置來省略：檢索該額外的索引值；用於基於該額外的索引值，計算對於用以散佈額外的資料元所在的位置的位址之機制；用於檢索來自該來源向量暫存器的該額外的資料元之機制；以及用於將該額外的資料元儲存到可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置之機制；以及用於回應於確定該掩模中的該位元未被設置來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值之機制。在任何上述實施例的組合中，該系統可以進一步包含用於從該索引陣列將額外的索引值預提取到快取之機制；用於基於該額外的索引值來計算該記憶體中的額外的位置的位址之機制；以及用於將該記憶體中的該額外的位置的內容預提取到該快取中之機制。在任何上述實施例的組合中，該系統可以包含用於計算將從記憶體被散佈的第一資料元的位址作為第一索引值和在記憶體中的該組資料元位置的基底位址的總和之機制。在任何上述實施例的組合中，該系統可以包含用於在已經確定該位元是否被設置之後，清除掩模暫存器中的每個位元之機制。在任何上述實施例的組合中，該系統進一步可以包含用於確定額外的索引值的掩模暫存器中的位元被設置，該掩模暫存器基於該指令的第四參數被識別之機制；用於回應於該掩模中的該位元未被設置的決定來省略：檢索該額外的索引值；基於該額外的索引值來計算用以散佈該額外的資料元的位置的位址；從該來源向量暫存器檢索該額外的資料元；以及將該額外的資料元儲存到 可利用計算出的用以散佈該額外的資料元的位置的位址來存取的記憶體中的位置之機制；以及用於將NULL值儲存在該額外的資料元已經被儲存的記憶體中的位置中之機制。在任何上述的實施例中，該系統可以包含用於基於該指令的參數來確定該資料元的大小之機制。在任何上述實施例中，該系統可以包含用於基於該指令的參數來確定該資料元的類型之機制。在任何上述實施例中，該指令的該第一參數可以是指標。在任何上述實施例中，該指令的該第二參數可以是指標。

100‧‧‧系統

102‧‧‧處理器

104‧‧‧快取記憶體

106‧‧‧暫存器檔案

108‧‧‧執行單元

109‧‧‧緊縮指令集

110‧‧‧處理器匯流排

112‧‧‧圖形控制器

114‧‧‧加速圖形埠互連

116‧‧‧系統邏輯晶片

118‧‧‧記憶體路徑

119‧‧‧指令

120‧‧‧記憶體

121‧‧‧資料

122‧‧‧系統I/O

123‧‧‧傳統I/O控制器

124‧‧‧資料儲存器

125‧‧‧使用者輸入介面

126‧‧‧無線收發器

127‧‧‧序列擴充埠

128‧‧‧韌體集線器(快閃BIOS)

129‧‧‧音訊控制器

130‧‧‧I/O控制器集線器

134‧‧‧網路控制器

Claims (20)

1. 一種處理器，包含：前端，用以接收指令；解碼器，用以解碼該指令；核心，用以執行該指令，包含：第一邏輯，用以檢索來自索引陣列的第一索引值，其中：該索引陣列將被設置在將基於該指令的第一參數的記憶體中的第一位址；以及該第一索引值將被設置在該索引陣列之內的最低階位置；第二邏輯，用以計算用以散佈該記憶體中的第一資料元所在的位置的位址，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址將基於該指令的第二參數；第三邏輯，用以檢索來自由該指令的第三參數所識別的來源向量暫存器的該第一資料元，其中該第一資料元將從該來源向量暫存器中的最低階位置檢索；以及第四邏輯，用以將該第一資料元儲存在可用針對用以散佈該第一資料元所在的位置計算的該位址存取的該記憶體中的位置；以及失效單元，用以使該指令失效。
2. 如申請專利範圍第1項的處理器，其中該核心進 一步包含：第五邏輯，用以檢索來自該索引陣列的第二索引值，該第二索引值係鄰近於該陣列之內的該第一索引值；第六邏輯，用以計算用以散佈該記憶體中的第二資料元所在的位置的位址，基於：該第二索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的該第二資料元，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元；以及第八邏輯，用以將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置，其中該第二資料元係將被儲存到不鄰近於該記憶體中的該第一資料元的位置。
3. 如申請專利範圍第1項的處理器，其中針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。
4. 如申請專利範圍第1項的處理器，其中該核心進一步包含：第五邏輯，用以針對藉由該指令的執行將被散佈到該記憶體的額外的資料元中的每一個來檢索來自該索引陣列之內的下一個連續的位置的各自的索引值；第六邏輯，用以針對該額外的資料元中的每一個來計 算用以散佈該額外的資料元所在的各自的位址，基於：該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的下一個連續的位置的額外的資料元中的每一個；以及第八邏輯，用以將額外的資料元中的每一個儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置，該額外的資料元所將被儲存的該位置中的至少兩個係不相鄰的位置；其中將被散佈的資料元的最大數量係基於該指令的第四參數。
5. 如申請專利範圍第1項的處理器，其中該核心進一步包含：第五邏輯，用以確定額外的索引值的掩模暫存器中的位元未被設置，該掩模暫存器係基於該指令的第四參數來識別；第六邏輯，用以基於該掩模中的該位元未被設置的該確定來省略：該額外的索引值的檢索；基於該額外的索引值，對於用以散佈額外的資料元所在的位置的位址的計算；來自該來源向量暫存器的該額外的資料元的檢索；以及 該額外的資料元在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置的儲存；以及第七邏輯，用以基於該掩模中的該位元未被設置的該確定來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值。
6. 如申請專利範圍第1項的處理器，其中該核心進一步包含：快取；第五邏輯，用以從該索引陣列將額外的索引值預提取到該快取中；第六邏輯，用以基於該額外的索引值來計算該記憶體中的額外的位置的位址；以及第七邏輯，用以將該記憶體中的該額外的位置的內容預提取到該快取中。
7. 如申請專利範圍第1項的處理器，其中該處理器包含單一指令多重資料(SIMD)協同處理器以實現該指令的執行。
8. 一種在處理器中的方法，包含：接收指令；解碼該指令；執行該指令，包含：檢索來自索引陣列的第一索引值，其中：該索引陣列基於該指令的第一參數被設置在 記憶體中的位址；以及該第一索引值被設置在該索引陣列之內的最低階位置；計算用以散佈該記憶體中的第一資料元所在的位置的位址，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址係基於該指令的第二參數；以及檢索來自藉由該指令的第三參數所識別的來源向量暫存器中的最低階位置的該第一資料元；以及將該第一資料元儲存在可用針對用以散佈該第一資料元所在的該位置計算的該位址存取的該記憶體中的位置；以及使該指令失效。
9. 如申請專利範圍第8項的方法，進一步包含：檢索來自該索引陣列的第二索引值，該第二索引值係鄰近於該陣列之內的該第一索引值；計算用以散佈該記憶體中的第二資料元所在的位置的位址，基於：該第二索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；檢索來自該來源向量暫存器中的該第二資料元，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元； 以及將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置，該第二資料元係被儲存到不鄰近於該記憶體中的該第一資料元的位置。
10. 如申請專利範圍第8項的方法，其中針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。
11. 如申請專利範圍第8項的方法，其中：執行該指令包含，針對至少兩個額外的資料元：檢索來自該索引陣列之內的下一個連續的位置的各自的索引值；計算該額外的資料元的各自的位址，基於：該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；檢索來自該來源向量暫存器中的下一個連續的位置的該額外的資料元；以及將該額外的資料元儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置；該額外的資料元所被儲存的該位置中的至少兩個係不相鄰的位置；以及在執行該指令時散佈的資料元的最大數量係基於該指 令的第四參數。
12. 如申請專利範圍第8項的方法，進一步包含：確定用於額外的索引值的掩模暫存器中的位元未被設置，該掩模暫存器係基於該指令的第四參數來識別；回應於確定該掩模中的該位元未被設置來省略：檢索該額外的索引值；基於該額外的索引值，計算對於用以散佈額外的資料元所在的位置的位址；檢索來自該來源向量暫存器的該額外的資料元；以及將該額外的資料元儲存到可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置；以及回應於確定該掩模中的該位元未被設置來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值。
13. 如申請專利範圍第8項的方法，進一步包含：從該索引陣列將額外的索引值預提取到快取中；基於該額外的索引值來計算該記憶體中的額外的位置的位址；以及將該記憶體中的該額外的位置的內容預提取到該快取中。
14. 一種系統，包含：前端，用以接收指令；解碼器，用以解碼該指令； 核心，用以執行該指令，包含：第一邏輯，用以檢索來自索引陣列的第一索引值，其中：該索引陣列將被設置在將基於該指令的第一參數的記憶體中的第一位址；以及該第一索引值將被設置在該索引陣列之內的最低階位置；第二邏輯，用以計算用以散佈該記憶體中的第一資料元所在的位置的位址，基於：該第一索引值；以及該記憶體中的一組潛在資料元位置的基底位址，該基底位址將基於該指令的第二參數；第三邏輯，用以檢索來自由該指令的第三參數所識別的來源向量暫存器的該第一資料元，其中該第一資料元將從該來源向量暫存器中的最低階位置檢索；以及第四邏輯，用以將該第一資料元儲存在可用針對用以散佈該第一資料元所在的位置計算的該位址存取的該記憶體中的位置；以及失效單元，用以使該指令失效。
15. 如申請專利範圍第14的系統，其中該核心進一步包含：第五邏輯，用以檢索來自該索引陣列的第二索引值，該第二索引值係鄰近於該陣列之內的該第一索引值；第六邏輯，用以計算用以散佈該記憶體中的第二資料 元所在的位置的位址，基於：該第二索引值；以及該記憶體中的該組潛在資料元位置的該基底位址；第七邏輯，用以檢索來自該來源向量暫存器中的該第二資料元，該第二資料元係鄰近於該來源向量暫存器中的該第一資料元；以及第八邏輯，用以將該第二資料元儲存在可用針對用以散佈該第二資料元所在的該位置計算的該位址存取的該記憶體中的位置，其中該第二資料元係將被儲存到不鄰近於該記憶體中的該第一資料元的位置。
16. 如申請專利範圍第14項的系統，其中針對用以散佈該第一資料元所在的該位置計算的該位址係與該記憶體中的該組潛在資料元位置的該基底位址不同。
17. 如申請專利範圍第14項的系統，其中該核心進一步包含：第五邏輯，用以針對藉由該指令的執行將被散佈到該記憶體的額外的資料元中的每一個來檢索來自該索引陣列之內的下一個連續的位置的各自的索引值；第六邏輯，用以針對該額外的資料元中的每一個來計算用以散佈該額外的資料元所在的各自的位址，基於：該各自的索引值；以及該記憶體中的該組潛在資料元位置的該基底位址； 第七邏輯，用以檢索來自該來源向量暫存器中的下一個連續的位置的額外的資料元中的每一個；以及第八邏輯，用以將額外的資料元中的每一個儲存在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的各自的位置，該額外的資料元所將被儲存的該位置中的至少兩個係不相鄰的位置；其中將被散佈的資料元的最大數量係基於該指令的第四參數。
18. 如申請專利範圍第14項的系統，其中該核心進一步包含：第五邏輯，用以確定額外的索引值的掩模暫存器中的位元未被設置，該掩模暫存器係基於該指令的第四參數來識別；第六邏輯，用以基於該掩模中的該位元未被設置的該確定來省略：該額外的索引值的檢索；基於該額外的索引值，對於用以散佈額外的資料元所在的位置的位址的計算；來自該來源向量暫存器的該額外的資料元的檢索；以及該額外的資料元在可用針對用以散佈該額外的資料元所在的該位置計算的該位址存取的該記憶體中的位置的儲存；以及第七邏輯，用以基於該掩模中的該位元未被設置的該 確定來保留在該額外的資料元已經被儲存的該記憶體中的該位置中的該值。
19. 如申請專利範圍第14項的系統，其中該核心進一步包含：快取；第五邏輯，用以從該索引陣列將額外的索引值預提取到該快取中；第六邏輯，用以基於該額外的索引值來計算該記憶體中的額外的位置的位址；以及第七邏輯，用以將該記憶體中的該額外的位置的內容預提取到該快取中。
20. 如申請專利範圍第14項的系統，其中該核心包含單一指令多重資料(SIMD)協同處理器以實現該指令的執行。