TW201729137A - 用以容許保護容器記憶體與輸入／輸出裝置間之安全通訊的處理器、方法、系統、及指令 - Google Patents

用以容許保護容器記憶體與輸入／輸出裝置間之安全通訊的處理器、方法、系統、及指令 Download PDF

Info

Publication number
TW201729137A
TW201729137A TW105125467A TW105125467A TW201729137A TW 201729137 A TW201729137 A TW 201729137A TW 105125467 A TW105125467 A TW 105125467A TW 105125467 A TW105125467 A TW 105125467A TW 201729137 A TW201729137 A TW 201729137A
Authority
TW
Taiwan
Prior art keywords
memory
access
dma
page
dpcm
Prior art date
Application number
TW105125467A
Other languages
English (en)
Other versions
TWI705353B (zh
Inventor
伊亞 亞歷羅奇
維拉迪米爾 貝克
吉迪恩 葛頌
文森 史嘉拉塔
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201729137A publication Critical patent/TW201729137A/zh
Application granted granted Critical
Publication of TWI705353B publication Critical patent/TWI705353B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/82—Protecting input, output or interconnection devices
    • G06F21/85—Protecting input, output or interconnection devices interconnection devices, e.g. bus-connected or in-line devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0637—Permissions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Storage Device Security (AREA)
  • Communication Control (AREA)

Abstract

一種形態的積體電路包括保護容器存取控制邏輯，用以履行一組存取控制檢查；及用以判定容許裝置保護容器模組(DPCM)和輸入及/或輸出(I/O)裝置透過直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一者來安全地通訊。在此判定被執行前已判定其至少：該DPCM和該I/O裝置被彼此映射、與該通訊相關的存取位址解析入保護容器記憶體、以及該存取位址所解析入之該保護容器記憶體的頁容許該DMA和MMIO之一者。

Description

用以容許保護容器記憶體與輸入/輸出裝置間之安全通訊的處理器、方法、系統、及指令
文中所述之實施例一般係有關於處理器。特別地，文中所述之實施例一般係有關於保衛處理器中之資訊。
桌上型電腦、膝上型電腦、智慧型手機、伺服器、以及各種其他類型的電腦系統常被用於處理秘密或機密資訊。此類秘密或機密資訊之範例包括(但不限定於)通行碼、帳戶資訊、金融資訊、金融交易期間之資訊、機密公司資料、企業版權管理資訊、個人日曆、個人聯絡人、醫藥資訊、及其他個人資訊等等。通常希望保護此類秘密或機密資訊不被檢驗、竄改、及偷竊等等。
100‧‧‧電腦系統
101‧‧‧保護容器記憶體
102‧‧‧I/O保護容器模組
103‧‧‧保護容器頁
104‧‧‧處理器
105‧‧‧保護容器架構
106‧‧‧保護容器存取控制邏輯
107‧‧‧I/O裝置
108‧‧‧第一選擇性耦合機制
109‧‧‧第三選擇性耦合機制
110‧‧‧第二選擇性耦合機制
200‧‧‧電腦系統
201‧‧‧保護容器記憶體
202‧‧‧I/O保護容器模組
203‧‧‧一或更多頁
204‧‧‧處理器
205‧‧‧保護容器架構
206‧‧‧保護容器存取控制邏輯
207‧‧‧I/O裝置
208‧‧‧第一耦合機制
209‧‧‧第二選擇性耦合機制
210‧‧‧第三選擇性耦合機制
218‧‧‧保護容器支援指令
221‧‧‧記憶體加密和解密單元
222‧‧‧快取
223‧‧‧記憶體管理單元(MMU)
224‧‧‧變換後備緩衝(TLB)
225‧‧‧記憶體
226‧‧‧正規記憶體
227‧‧‧特權系統軟體模組
228‧‧‧使用者等級應用程式模組
230‧‧‧保護容器模組
231‧‧‧保護容器頁元資料結構(PCPMS)
300‧‧‧電腦系統
302‧‧‧I/O保護容器模組
303‧‧‧一或更多頁
306‧‧‧保護容器存取控制邏輯
307‧‧‧I/O裝置
334‧‧‧信任管理保護容器模組(TMPCM)
335‧‧‧I/O裝置映射結構
336‧‧‧裝置保護容器模組(DPCM)
337‧‧‧邏輯位址空間
338‧‧‧特權模組
339‧‧‧分佈併合使用者及特權虛擬裝置驅動器模組
340‧‧‧關聯裝置識別符
341‧‧‧關聯DPCM識別符
500‧‧‧電腦系統
503‧‧‧保護容器頁
507‧‧‧既定DMA裝置
531‧‧‧PCPMS項目
534‧‧‧TMPCM
535‧‧‧裝置映射表
536‧‧‧既定DPCM
550‧‧‧I/O MMU
551‧‧‧平台組態資訊
552‧‧‧頁類型欄位
553‧‧‧容許的實體位址欄位
555‧‧‧識別
556‧‧‧存取
557‧‧‧傳送訊息、信號、或其他請求
558‧‧‧映射
559‧‧‧告知或提供
560‧‧‧I/O MMU映射表
604‧‧‧處理器
619‧‧‧DMA保護容器頁組態指令
631‧‧‧一或更多結構
652‧‧‧頁
653‧‧‧容許的實體存取位址
654‧‧‧容許的存取類型
664‧‧‧解碼單元
665‧‧‧執行單元
667‧‧‧安全性檢查邏輯
668‧‧‧保護容器頁組態邏輯
669‧‧‧錯誤
700‧‧‧電腦系統
703‧‧‧保護容器頁
707‧‧‧既定DMA裝置
736‧‧‧既定DPCM
770‧‧‧保護容器頁
772‧‧‧DMA緩衝器
800‧‧‧電腦系統
803‧‧‧保護容器頁
807‧‧‧既定DMA裝置
831‧‧‧PCPMS項目
850‧‧‧I/O MMU
852‧‧‧頁類型欄位
853‧‧‧容許的實體位址欄位
854‧‧‧容許的存取類型欄位
878‧‧‧DMA終止事件
1100‧‧‧電腦系統
1103‧‧‧保護容器記憶體頁
1107‧‧‧既定MMIO裝置
1131‧‧‧PCPMS項目
1134‧‧‧TMPCM
1135‧‧‧裝置映射表
1136‧‧‧既定DPCM
1151‧‧‧平台組態資訊
1152‧‧‧頁類型欄位
1154‧‧‧容許的存取類型欄位
1155‧‧‧識別
1156‧‧‧存取
1157‧‧‧傳送訊息、信號、或其他請求
1158‧‧‧映射
1198‧‧‧傳送訊息
1199‧‧‧MMIO範圍欄位
1300‧‧‧電腦系統
1303‧‧‧保護容器頁
1306‧‧‧保護容器存取控制邏輯
1311‧‧‧記憶體管理單元(MMU)
1314‧‧‧安全識別符邏輯
1315‧‧‧頁
1336‧‧‧既定DPCM
1400‧‧‧處理器管線
1402‧‧‧提取級
1404‧‧‧長度解碼級
1406‧‧‧解碼級
1408‧‧‧配置級
1410‧‧‧重新命名級
1412‧‧‧排程級
1414‧‧‧暫存器讀取/記憶體讀取級
1416‧‧‧執行級
1418‧‧‧寫入回/記憶體寫入級
1422‧‧‧例外處置級
1424‧‧‧確定級
1430‧‧‧前端單元
1432‧‧‧分支預測單元
1434‧‧‧指令快取單元
1436‧‧‧指令變換後備緩衝(TLB)
1438‧‧‧指令提取單元
1440‧‧‧解碼單元
1450‧‧‧執行引擎單元
1452‧‧‧重新命名/配置器單元
1454‧‧‧撤回單元
1456‧‧‧排程器單元
1458‧‧‧實體暫存器檔單元
1460‧‧‧執行叢集
1462‧‧‧執行單元
1464‧‧‧記憶體存取單元
1470‧‧‧記憶體單元
1472‧‧‧資料TLB單元
1474‧‧‧資料快取單元
1476‧‧‧第二階(L2)快取單元
1490‧‧‧處理器核心
1500‧‧‧指令解碼器
1502‧‧‧晶粒上互連網路
1504‧‧‧第二階(L2)快取
1506‧‧‧L1快取
1506A‧‧‧L1資料快取
1508‧‧‧純量單元
1510‧‧‧向量單元
1512‧‧‧純量暫存器
1514‧‧‧向量暫存器
1520‧‧‧拌合單元
1522A-B‧‧‧數字轉換單元
1524‧‧‧複製單元
1526‧‧‧寫入遮蔽暫存器
1528‧‧‧16寬的ALU
1600‧‧‧處理器
1602A-N‧‧‧核心
1606‧‧‧共享快取單元
1608‧‧‧特殊用途邏輯
1610‧‧‧系統代理
1612‧‧‧環狀為基的互連單元
1614‧‧‧集成記憶體控制器單元
1616‧‧‧匯流排控制器單元
1700‧‧‧系統
1710、1715‧‧‧處理器
1720‧‧‧控制器集線器
1740‧‧‧記憶體
1745‧‧‧共處理器
1750‧‧‧輸入/輸出集線器(IOH)
1760‧‧‧輸入/輸出(I/O)裝置
1790‧‧‧圖形記憶體控制器集線器(GMCH)
1795‧‧‧連接
1800‧‧‧多處理器系統
1814‧‧‧I/O裝置
1815‧‧‧額外處理器
1816‧‧‧第一匯流排
1818‧‧‧匯流排橋
1820‧‧‧第二匯流排
1822‧‧‧鍵盤及/或滑鼠
1824‧‧‧音頻I/O
1827‧‧‧通訊裝置
1828‧‧‧儲存單元
1830‧‧‧指令/碼及資料
1832‧‧‧記憶體
1834‧‧‧記憶體
1838‧‧‧共處理器
1839‧‧‧高性能介面
1850‧‧‧點對點互連
1852、1854‧‧‧P-P介面
1870‧‧‧第一處理器
1872、1882‧‧‧集成記憶體控制器(IMC)單元
1876、1878‧‧‧點對點(P-P)介面
1880‧‧‧第二處理器
1886、1888‧‧‧P-P介面
1890‧‧‧晶片組
1894、1898‧‧‧點對點介面電路
1896‧‧‧介面
1900‧‧‧系統
1914‧‧‧I/O裝置
1915‧‧‧舊有I/O裝置
2000‧‧‧SoC
2002‧‧‧互連單元
2010‧‧‧應用程式處理器
2020‧‧‧共處理器
2030‧‧‧靜態隨機存取記憶體(SRAM)單元
2032‧‧‧直接記憶體存取(DMA)單元
2040‧‧‧顯示單元
2102‧‧‧高階語言
2104‧‧‧x86編譯器
2106‧‧‧x86二元碼
2108‧‧‧指令集編譯器
2110‧‧‧指令集二元碼
2112‧‧‧指令轉換器
2114‧‧‧沒有至少一x86指令集核心之處理器
2116‧‧‧具有至少一x86指令集核心之處理器
本發明可藉由參考其被用以闡明實施例之以下描述及 後附圖形而被最佳地瞭解。於該等圖式中：圖1為其中可實施實施例之電腦系統的實施例之方塊圖。
圖2為適於實施本發明之實施例的電腦系統之詳細範例實施例的方塊圖。
圖3為具有I/O保護容器模組之範例實施例的電腦系統之實施例的方塊圖。
圖4為一種組態安全DMA之範例實施例的方塊流程圖。
圖5為一種顯示組態安全DMA之電腦系統的範例實施例之方塊圖。
圖6為一種可操作以履行DMA保護容器頁組態指令之實施例的處理器之實施例的方塊圖。
圖7為一種顯示指明DMA操作之電腦系統的範例實施例之方塊圖。
圖8為一種顯示安全性檢查並履行安全DMA之電腦系統的範例實施例之方塊圖。
圖9為一種履行安全性檢查以判定是否容許安全DMA之方法的範例實施例之方塊流程圖。
圖10為一種組態安全MMIO之範例實施例的方塊流程圖。
圖11為一種顯示組態安全MMIO之電腦系統的範例實施例之方塊圖。
圖12為一種履行安全MMIO之既定DPCM的方法之 詳細範例實施例的方塊流程圖。
圖13為一種顯示履行安全MMIO之電腦系統的範例實施例之方塊圖。
圖14A為闡明依序管線之一實施例及暫存器重新命名失序問題/執行管線之一實施例的方塊圖。
圖14B為處理器核心之實施例的方塊圖，該處理器核心包括一耦合至執行引擎單位之前端單元且兩者均耦合至記憶體單元。
圖15A為單處理器核心之實施例的方塊圖，連同其與晶粒上互連網路之連接、以及其第二階(L2)快取之本地子集。
圖15B為圖15A之處理器核心的部分之展開視圖的實施例之方塊圖。
圖16為一種處理器之實施例的方塊圖，該處理器可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形。
圖17為一種電腦架構之第一實施例的方塊圖。
圖18為一種電腦架構之第二實施例的方塊圖。
圖19為一種電腦架構之第三實施例的方塊圖。
圖20為一種電腦架構之第四實施例的方塊圖。
圖21為一種軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。
【發明內容與實施方式】
文中所揭露者為用以容許保護容器記憶體與輸入及/或輸出裝置間之安全通訊的處理器、方法、系統、及指令。於以下描述中，提出了多樣特定的細節(例如，特定處理器組態、微架構細節、指令操作、操作之序列等等)。然而，實施例可被實行而無這些特定的細節。於其他例子中，眾所周知的電路、結構及技術未被詳細地顯示以免妨礙對本說明書之瞭解。
圖1為其中可實施實施例之電腦系統100的實施例之方塊圖。於各個實施例中，電腦系統可代表桌上型電腦系統、膝上型電腦系統、平板電腦系統、智慧型手機、伺服器、或網路設備等等、或者一般常用以處理秘密或機密資訊之各種其他類型的電腦系統。
電腦系統包括保護容器記憶體101、處理器104、以及輸入及/或輸出(I/O)裝置107。保護容器記憶體、處理器、及I/O裝置係彼此耦合。如圖所示，處理器係藉由第一選擇性耦合機制108以與保護容器記憶體耦合；保護容器記憶體係藉由第二選擇性耦合機制110以與I/O裝置耦合；以及處理器係藉由第三選擇性耦合機制109以與I/O裝置耦合。適當耦合機制之範例包括(但不限定於)一或更多匯流排或其他互連、一或更多晶片組組件、用以耦合處理器、記憶體和I/O裝置之其他機制、以及其各種組合。
處理器具有保護容器架構105。保護容器架構包括保 護容器存取控制邏輯106。於某些實施例中，保護容器架構及/或保護容器存取控制邏輯可操作以支援並保護保護容器記憶體及/或其一或更多保護容器模組(例如，一或更多安全指定位址空間)。於某些實施例中，保護容器架構及/或保護容器存取控制邏輯可操作以支援及/或保護及/或控制對於保護容器記憶體及/或其一或更多保護容器模組之存取，使用Intel® Software Guard Extensions(Intel® SGX)中所使用之任何一或更多不同的方式，用以支援及/或保護及/或控制對於指定位址空間頁快取(EPC)及/或其一或更多安全指定位址空間的存取，雖然本發明之範圍未如此限制。於某些實施例中，保護容器架構及/或保護容器存取控制邏輯可操作以支援及/或保護及/或控制對於保護容器記憶體及/或其一或更多保護容器模組之存取，使用以下配合圖2所述之任何一或更多不同的方式，雖然本發明之範圍未如此限制。於某些實施例中，用以支援及/或保護及/或控制對於保護容器記憶體及/或其一或更多保護容器模組之存取的一或更多其他方式亦可及/或替代地選擇性地被使用。
於某些實施例中，處理器可為通用處理器(例如，常用於桌上型電腦、筆記型電腦、智慧型手機、及其他電腦之類型的通用微處理器或中央處理單元(CPU))，雖然本發明之範圍未如此限制。處理器可具有以下各種之任一者：複雜指令集計算(CISC)架構、精簡指令集計算(RISC)架構、極長指令字元(VLIW)架構、併合架 構、其他類型的架構、或具有不同架構的組合(例如，不同的核心可具有不同的架構)。為了避免混淆其說明，顯示處理器之一簡化的範例，雖然應理解：處理器可選擇性地具有文中所顯示或描述的其他處理器之任何組件。
各種不同類型的I/O裝置適於I/O裝置107。於某些實施例中，I/O裝置107可代表其處理器能夠組態以履行DMA之直接記憶體存取(DMA)裝置。於某些實施例中，I/O裝置107可代表其處理器能夠透過MMIO以組態之記憶體-映射I/O(MMIO)裝置。於某些實施例中，I/O裝置107可為DMA裝置及MMIO裝置兩者。用於I/O裝置107之適當的不同類型裝置之特定範例包括(但不限定於)DMA控制器、DMA引擎、及各種類型的裝置，其具有至少一DMA控制器及/或DMA引擎、鍵盤、觸控螢幕、指紋感應器或讀取器、眼睛虹膜掃描裝置及其他生物裝置、光碟機及其他儲存控制器、通用串列匯流排(USB)耦合裝置、可攜式儲存遮罩、快閃驅動器、網路卡、網路控制器、及其他網路和通訊裝置、音效卡和其他音頻裝置、相機、視頻裝置、及圖形卡和其他圖形裝置、地理定位系統(GPS)和其他位置感應器等等，僅舉出一些範例。
如圖所示，於某些實施例中，保護容器記憶體101可具有輸入及/或輸出(I/O)保護容器模組102之實施例。於某些實施例中，保護容器記憶體亦可具有一或更多保護容器頁，其係組態成及/或者操作以容許藉由I/O裝置之 I/O存取。於某些實施例中，I/O保護容器模組102及I/O裝置107可透過一或更多保護容器頁以履行I/O，該些保護容器頁係組態或者操作以供I/O 103。如圖所示，I/O保護容器模組102可存取111(例如，讀取自及/或寫入至)一或更多保護容器頁103。類似地，I/O裝置107可存取112(例如，讀取自及/或寫入至)一或更多保護容器頁103。於某些實施例中，這些存取可透過保護容器架構105及/或保護容器存取控制邏輯106(其可操作以容許這些存取)而被履行。例如，於某些實施例中，保護容器架構105及/或保護容器存取控制邏輯106可操作以容許I/O保護容器模組102及I/O裝置107透過一或更多保護容器頁103來履行DMA。當作另一範例，於某些實施例中，保護容器架構105及/或保護容器存取控制邏輯106可操作以容許I/O保護容器模組102及I/O裝置107透過一或更多保護容器頁103來履行MMIO。
圖2為適於實施本發明之實施例的電腦系統200之詳細範例實施例的方塊圖。電腦系統包括處理器204、記憶體225、以及輸入及/或輸出(I/O)裝置207。處理器、記憶體、及I/O裝置係彼此耦合。如圖所示，處理器係藉由第一耦合機制208以與記憶體耦合；處理器係藉由第二選擇性耦合機制209以與I/O裝置耦合；以及I/O裝置係藉由第三選擇性耦合機制210以與記憶體耦合。適當耦合機制之範例包括(但不限定於)一或更多匯流排或其他互連、一或更多晶片組組件、用以耦合處理器、記憶體和 I/O裝置之其他機制、以及其各種組合。
處理器200可為上述適於處理器100之各種不同類型的處理器之任一者。於某些實施例中，處理器200可具有保護容器架構205，其係操作以提供及/或支援保護容器模組230及I/O保護容器模組202之一或更多者。適當保護容器模組之範例包括(但不限定於)安全指定位址空間、隔離執行環境、及隔離執行區等等。舉例而言，於某些實施例中，保護容器架構可包括Intel® Software Guard Extensions(Intel® SGX)、Intel® SGX之延伸或未來版本、具有與Intel® SGX至少某些特徵類似的保護容器架構、或其他保護容器架構。
如圖所示，保護容器架構205可包括一或更多保護容器支援指令218。這些指令(當履行時)可操作以致使處理器支援與保護容器模組相關的各個形態。舉例而言，於某些實施例中，可選擇性地有指令以：產生保護容器模組、破壞保護容器模組、進入保護容器模組、離開保護容器模組、管理保護容器模組中之分頁、履行保護容器模組上之安全性操作、測量保護容器模組、除此之外支援與保護容器模組相關的操作、或者其各種組合。某些此類指令可為特權等級指令，其係由特權等級軟體來履行但非由非特權或使用者等級軟體來履行。其他指令可為非特權使用者等級指令。這些指令可為處理器(例如，其至少一核心)之指令集的指令。
處理器之保護容器架構205亦可包括保護容器存取控 制邏輯206。保護容器存取控制邏輯可操作以控制對於保護容器模組(例如，模組230及/或202)之存取。於各個實施例中，保護容器存取控制邏輯可被分佈遍及處理器之各個組件，諸如(例如)一或更多快取222、記憶體管理單元(MMU)223、一或更多變換後備緩衝(TLB)224、架構暫存器(未顯示)、一或更多失序執行相關緩衝器(未顯示)、執行單元(未顯示)、及各種其他晶粒上邏輯，其係用以存取保護容器記憶體、儲存保護容器記憶體之內容、處理保護容器記憶體之內容等等。保護容器存取控制邏輯可被實施於電路或其他硬體、韌體(例如，儲存於唯讀記憶體中之指令)、軟體、或其組合(例如，至少某些硬體、潛在地與某些韌體結合、及潛在地與某些軟體結合)中。以下將進一步討論其中保護容器存取控制邏輯可控制對於保護容器模組之存取的不同可能方式。
記憶體225可代表主系統記憶體。實體上，記憶體可包括一或更多類型的實體記憶體。邏輯上，記憶體可組態成正規記憶體226及保護容器記憶體201兩者。於某些實施例中，保護容器記憶體可代表整體記憶體之專屬或靜態部分，組態成實施保護容器記憶體。舉例而言，於某些實施例中，保護容器記憶體可代表Intel® SGX指定位址空間頁快取(EPC)，雖然本發明之範圍不限於此。於其他實施例中，整體記憶體之頁或其他部分可被動態地組態或轉換(例如，於運行時間期間)為正規記憶體或保護容器記憶體類型頁或部分。舉例而言，於某些實施例中，保護 容器記憶體可代表Intel® SGX彈性指定位址空間頁快取(彈性EPC)，其中頁可被交互轉換於正規與保護容器記憶體類型的頁之間，雖然本發明之範圍未如此限制。於某些實施例中，處理器可具有一或更多範圍暫存器，其可被用以儲存一或更多供組態其用於保護容器記憶體之整體記憶體的部分之範圍。代表性地，基礎輸入/輸出系統(BIOS)可儲存開機程序期間範圍暫存器中之範圍。
正規記憶體226和保護容器記憶體201可具有由處理器之保護容器架構205所提供的不同等級的保護或安全性。明確地，正規記憶體可具有比保護容器記憶體更低等級的保護。例如，正規記憶體可具有類似於傳統上用於其用以儲存一或更多特權系統軟體模組227(例如，虛擬機器監視器模組、一或更多作業系統模組等等)、及一或更多使用者等級應用程式模組228(例如，文字處理應用程式、試算表、電子郵件應用程式、網際網路瀏覽器等等)之記憶體的保護等級。反之，保護容器記憶體可具有較其傳統上用於儲存此類特權系統軟體模組、使用者等級應用程式模組、使用者等級資料等等更高的保護等級。更高的保護等級可至少部分地由處理器之保護容器存取控制邏輯206來執行、控制、或者另外提供。
於操作期間，一或更多保護容器模組230可被儲存於保護容器記憶體201中。舉例而言，保護容器模組之各者可包括保護容器記憶體之一或更多頁。適當保護容器模組之範例(依據各個實施例)包括(但不限定於)安全指定 位址空間、隔離執行環境、及隔離執行區等等。舉例而言，於某些實施例中，保護容器記憶體可代表Intel® SGX安全指定位址空間，雖然本發明之範圍不限於此。保護容器模組之各者可具有以下之一或更多者：碼、資料、堆疊、或者其處理器之保護容器架構205及/或保護容器存取控制邏輯206可協助保護(甚至自最高特權系統等級軟體)的其他內容。
於某些實施例中，保護容器頁元資料結構(PCPMS)231可被用以儲存保護容器記憶體201之頁的元資料。於一形態中，PCPMS可被構成具有針對不同相應頁的不同項目於保護容器記憶體中，雖然構成PCPMS之其他方式亦為可能的。各項目可被用以儲存針對保護容器記憶體之相應頁的元資料。適當類型的元資料之範例包括(但不限定於)安全性相關的元資料、及存取控制元資料等等。適當元資料的特定範例包括(但不限定於)：用以指示頁是否有效或無效之資訊、用以指示該保護容器頁所屬之保護容器模組的資訊、用以指示虛擬位址之資訊，該些保護容器頁係透過該虛擬位址而容許被存取、用以指示針對該些保護容器頁之存取許可(例如，該些頁是否為可讀取、可寫入、或可執行之一或更多者)的資訊等等，以及其各種組合，根據特定實施方式。替代地，更少的元資料、更多的元資料、或不同的元資料可選擇性地被使用。此外，於其他實施例中，元資料可選擇性地被儲存於二或更多不同的資料結構中。適當PCPMS之一範例為Intel® SGX指定 位址空間頁快取映圖(EPCM)，雖然本發明之範圍未如此限制。於其他實施例中，PCPMS可儲存較通常儲存於EPCM之中者更少、更多、或不同類型的資料。儲存於PCPMS中之至少某些元資料可代表其處理器存取控制邏輯所將用來控制對於保護容器記憶體頁之存取的控制。
如圖2中所示，保護容器模組230、202及PCPMS 231可選擇性地被儲存於保護容器記憶體201(例如，成為其一或更多頁)中。此外，或者替代地，保護容器模組及/或PCPMS之內容可選擇性地被儲存於處理器204之晶粒上儲存中。當作一範例，處理器之一或更多快取222可被用以儲存保護容器頁及/或PCPMS。一或更多現存快取之專屬部分可被使用、或者一或更多專屬快取可被使用、或者此類方式之組合可被使用。當作另一選項，處理器可選擇性地具有除了快取以外之其他類型的儲存，諸如(例如)專屬晶粒上儲存，用以儲存保護容器模組及/或PCPMS之內容。
不同類型的安全性特徵可被用以保護保護容器模組(例如，模組230及/或202)於不同的實施例中。於某些實施例中，保護容器架構205可提供對於保護容器模組之內容(例如，碼及/或資料及/或堆疊)的機密性保護。維持機密性通常涉及防止內容之揭露。於某些實施例中，保護容器存取控制邏輯206可操作以控制對於保護容器記憶體201之存取。於某些實施例中，保護容器存取控制邏輯可操作以控制對於保護容器記憶體之內容的存取，非僅當 此等內容被儲存於保護容器記憶體中時，同時當這些內容暫時地駐存在運行時間期間之處理器內的晶粒上時(例如，儲存於快取、暫存器、緩衝器或其他儲存中、或者透過匯流排而傳遞、或者由各種其他結構或單元所處理等等)。常見地，當這些內容駐存在晶粒上時其可為未加密格式，假如未提供此類晶粒上存取控制的話，則其將傾向於使得該些內容針對檢驗是更脆弱的。
於某些實施例中，保護容器存取控制邏輯206可操作以僅容許對於來自相同的既定保護容器模組內所含有之碼的既定保護容器模組之內容的授權存取，並可操作以防止對於來自相同的既定保護容器模組內所不含有之碼(例如，屬於不同保護容器模組之碼、屬於正規記憶體之碼(例如，屬於特權系統軟體模組227之碼)等等)的既定保護容器模組之內容的未授權存取。於某些實施例中，此等保護容器模組內容可以此方式被保護，當儲存於保護容器記憶體中時、以及當暫時地駐存(以潛在地未加密格式)於處理器內之快取、暫存器、及各種其他類型的結構中時。於某些實施例中，此等內容可以此方式被保護，即使當嘗試存取保護容器模組之內容的碼屬於甚至最高特權系統等級軟體(例如，OS、VMM、BIOS等等)時。於某些實施例中，特權系統等級軟體模組可被用以管理保護容器記憶體及/或保護容器模組之各種形態，例如用以配置頁給保護容器記憶體及/或保護容器模組以及/或者管理針對保護容器記憶體及/或保護容器模組之虛擬記憶體，但 保護容器模組對於甚至最高特權系統等級軟體模組可以是不透明的。亦即，即使特權系統軟體模組可管理保護容器記憶體及/或保護容器模組之某些形態，其無法得以讀取自及/或寫入至保護容器模組之內容。有利地，此可協助維持機密性和資料完整性，即使在出現高度特權的惡意軟體時。
於某些實施例中，為了進一步提供機密性保護，處理器204可固有地、自主地、及/或對於軟體透明地將其從處理器所加密的保護容器模組內容儲存入保護容器記憶體201中。然而，相反地處理器無法固有地、自主地、及/或對於軟體透明地(例如，無須執行加密常式)將其從處理器所加密的內容儲存入正規記憶體226。例如，於某些實施例中，從處理器至保護容器記憶體之所有儲存(例如，由於履行具有映射至保護容器記憶體之位址的儲存至記憶體指令、由於履行具有保護容器記憶體之內容的快取線之快取逐出等等)可透過處理器之記憶體加密和解密單元221而被自動地履行。記憶體加密和解密單元可被用以固有地、自主地、及/或對於軟體透明地加密資料，在該資料被儲存於保護容器記憶體中以前，其可協助提供對於資料之機密性。此外，於某些實施例中，從保護容器記憶體之所有讀取入處理器(例如，由於履行具有映射至保護容器記憶體之載入自記憶體指令)可被固有地、自主地、及/或對於軟體透明地解密以記憶體加密和解密單元。然而，對於正規記憶體中之資料的存取無法透過記憶體加密 和解密單元來履行且無法利用此自動加密/解密來履行。
於某些實施例中，保護容器架構205可選擇性地提供對於保護容器模組(例如，模組230及/或模組202及/或一或更多頁203)之內容的完整性保護。維持完整性通常涉及防止內容之竄改。完整性保護有時亦被稱為鑑別。於某些實施例中，處理器可選擇性地固有地、自主地、及/或對於軟體透明地提供對於保護容器記憶體之內容的密碼完整性保護。然而，相反地處理器無法固有地、自主地、及/或對於軟體透明地(例如，無須執行加密常式)提供對於常規記憶體之內容的此密碼完整性保護。例如，於某些實施例中，記憶體加密和解密單元221可選擇性地操作以計算訊息鑑別碼(MAC)、其他鑑別碼、或其他完整性檢查資料，針對保護容器記憶體之內容，在該些內容從處理器被儲存至記憶體以前。之後，當保護容器記憶體之內容被接收入處理器時，記憶體加密和解密單元亦可選擇性地操作以使用完整性檢查資料來鑑別或檢查內容之完整性，在容許該些內容被使用以前。處理器可選擇性地包括用以防止對於內容之存取的邏輯，假如鑑別或完整性檢查失敗的話。
於某些實施例中，保護容器架構205可選擇性地包括用以產生並使用與保護容器記憶體201之內容相關的版本資訊之邏輯(例如，模組230之一或更多頁、模組202之一或更多頁、一或更多頁203等等)。例如，保護容器記憶體之頁可選擇性地被指定版本資訊(例如，獨特版本計 數值)，當其從處理器被儲存至保護容器記憶體時。之後，當保護容器記憶體之內容被接收回處理器中時，處理器可選擇性地檢視此版本資訊。於某些實施例中，處理器可僅容許藉由依應載入之版本資訊(例如，僅最後逐出的版本)而為合法或有效所指示的保護容器記憶體內容。此可選擇性地被用以協助防止保護容器碼及/或資料之重播。
為了進一步闡明某些觀念，已描述了可能的保護類型之範例，其可選擇性地被用於某些實施例中以保護或保衛保護容器模組。然而，應理解：保護之類型和等級可隨著不同實施方式而改變，根據特定實施方式、安全性需求、成本或複雜性相對於安全性權衡等等。文中所揭露之實施例可被使用以不同的類型和等級的保護之保護容器模組。因此，雖然前述保護機制(及其各種組合)適於實施例且可選擇性地被用於某些實施例中，但是本發明之範圍不限於任何已知類型的保護機制及/或將用於確定I/O的保護等級，如文中所述者。
再次參考圖2，電腦系統亦具有I/O裝置207。於某些實施例中，I/O裝置可為DMA。於某些實施例中，I/O裝置可為MMIO裝置。於某些實施例中，I/O裝置可為DMA裝置及MMIO裝置兩者。針對I/O裝置107之上述各種類型的裝置之任一者為適當的。
傳統上，保護容器架構(例如，保護容器架構205)通常不允許介於保護容器記憶體201與I/O裝置207之間 的安全通訊。因此，保護容器記憶體及/或其一或更多保護容器模組無法得以交換介於保護容器記憶體與I/O裝置之間的安全I/O資料(例如，將來自保護容器記憶體內之內容寫入至I/O裝置及/或從I/O裝置讀取入保護容器記憶體)而不會有此等交換或資料潛在地易於遭受檢驗及/或竄改。
再次參考圖2，保護容器記憶體201可具有I/O保護容器模組202之實施例。如圖所示，於某些實施例中，I/O保護容器模組可被儲存於保護容器記憶體中。如圖進一步所示，於某些實施例中，I/O保護容器模組可具有(或者至少得以存取)一或更多保護容器頁203，其被組態以供及/或者另外可操作以供安全I/O。
於某些實施例中，處理器之保護容器存取控制邏輯206可操作以容許I/O保護容器模組及I/O裝置致力於安全I/O。於某些實施例中，安全I/O可為安全DMA。於某些實施例中，安全I/O可為安全MMIO。於某些實施例中，此安全I/O可被履行通過一或更多頁203、或者至少通過一或更多頁或保護容器記憶體201之另一部分，其被組態以供及/或者操作以供介於I/O保護容器模組與I/O裝置之間的此安全I/O。於某些實施例中，藉由履行該安全I/O通過一或更多頁203、或者至少通過保護容器記憶體之一部分，則處理器之保護容器存取控制邏輯206可操作以影響及/或延伸與保護該保護容器記憶體相關之至少某些現存的保護機制，以協助保衛或保護利用該I/O裝置之 此I/O。
圖3為具有I/O保護容器模組302之範例實施例的電腦系統300之範例實施例的方塊圖。如圖所示，於某些實施例中，I/O保護容器模組可被邏輯地劃分為一標示為信任管理保護容器模組(TMPCM)334之第一模組及一標示為裝置保護容器模組(DPCM)336之第二模組，雖然此並非必要。
DPCM 336可操作以與I/O裝置307通訊。代表性地，於某些實施例中，DPCM可包括至少某種碼或其他邏輯，類似於裝置驅動器模組中所常見者，以容許DPCM與I/O裝置通訊。然而，DPCM可被實施於使用者等級的特權，而非於其常用以實施裝置驅動器之特權等級。此可協助容許使用者等級應用程式使用DPCM來履行安全I/O。於某些實施例中，DPCM可選擇性地為裝置類型特定的以致其僅操作以與特定類型的I/O裝置通訊。替代地，DPCM可選擇性地操作以與二或更多不同類型的I/O裝置通訊。
然而，特權模組338可選擇性地包括某些其他類型的碼或其他邏輯，其係與I/O裝置307之通訊相關。例如，通常更適於比使用者等級特權更高特權等級之某些其他類型的碼或其他邏輯可選擇性地被分配至特權模組。例如，特權模組可包括碼或邏輯，操作以處置其可能於安全I/O期間所發生的中斷、除外等等。於某些實施例中，DPCM及特權模組可合作或一起工作以實施分佈併合使用者及特 權虛擬裝置驅動器模組339。
於某些實施例中，TMPCM 334可具有較DPCM 336更高的權利或特權。舉例而言，於Intel® SGX實施方式中，TMPCM可選擇性地被實施為Architectural Device Enclave(ADE)，其可具有超越常規安全指定位址空間可得之那些特權的特殊特權，雖然本發明之範圍未如此限制。於某些實施例中，TMPCM可操作以調解或介接於處理器的I/O裝置307與保護容器存取控制邏輯306之間。
於某些實施例中，TMPCM 334可操作以選擇性地指派及/或撤銷對於DPCM 336之I/O裝置307的所有權或其他使用權。例如，於某些實施例中，TMPCM可維持DPCM至I/O裝置映射結構335，諸如表或其他資料結構，其係指派或者映射對於DPCM之I/O裝置的所有權或其他使用權。於其中多於一個I/O裝置將被用於安全I/O的實施方式中及/或當多於一個DPCM將被用於安全I/O時，DPCM至I/O裝置映射結構可類似地映射這些其他DPCM至這些其他I/O裝置。
於某些實施例中，組態成或者操作於安全I/O之一或更多頁303可由DPCM及I/O裝置所使用以實施安全I/O。於某些實施例中，這些頁可於DPCM之線性、虛擬、或者其他邏輯位址空間337中。此可潛在地協助藉由保護容器存取控制邏輯306以影響存取權監視及控制，雖然此並非必要。
於某些實施例中，一或更多頁303可屬於保留給I/O 的新頁類型及/或特定類型的I/O(例如，僅針對DMA、僅針對MMIO等等)。新頁類型之使用可代表EPCM或其他保護容器頁元資料結構(PCPMS)中之一或更多位元，指示其該些頁屬於新類型、以及與該些頁相關的新或不同存取控制。適於這些新頁類型之適當類型的存取控制之不同範例將被進一步討論於下。
於某些實施例中，僅單一DPCM可具有在單一時刻對I/O裝置307之所有權、或其他使用權。於某些實施例中，處理器之保護容器存取控制邏輯306可操作以由DPCM使用代表I/O裝置之此所有權(或其他使用權)的資訊，用以判定是否容許藉由DPCM及/或I/O裝置之任一者的I/O嘗試。亦即，用以使用安全I/O之能力可被調節於其DPCM有權利履行與I/O裝置之安全I/O及/或其I/O裝置有權利履行與DPCM之安全I/O的一或更多檢查上。
如圖所示，於某些實施例中，由I/O裝置對於一或更多頁303(組態成或者操作於安全I/O)之嘗試存取可包括或使用關聯裝置識別符(例如，啟動器之安全性屬性(SAI))340。類似地，於某些實施例中，由DPCM對於一或更多頁303之嘗試存取可包括或使用關聯DPCM識別符(例如，安全指定位址空間識別符)341。替代地，足以容許處理器之保護容器存取控制邏輯確定該嘗試存取是否應被容許的其他形式的資訊可選擇性地被取代地使用。
如上所述，於某些實施例中，安全I/O可包括安全DMA。DMA是一種常被用以從處理器(例如，CPU)卸載資料轉移至及/或自記憶體(例如，主系統記憶體)的方式。若無DMA，則處理器通常將需為更強烈地涉及履行此等資料轉移。例如，若無DMA，則處理器可藉由執行指令以使用編程的輸入/輸出來達成這些資料轉移。此將傾向於資料轉移全程均佔據處理器，藉此使其通常較無法履行其他類型的工作。
然而，利用DMA，處理器可卸載此等資料轉移至DMA裝置(例如，DMA控制器、DMA引擎、具有DMA控制器或引擎之裝置等等)。最初，處理器可編程DMA裝置以履行資料轉移。舉例而言，處理器可編程DMA可用裝置(例如，使用MIMO)之一或更多暫存器以指明：其被用於轉移之記憶體位址、其將被轉移之資料量(例如，待轉移之字元數)、轉移之方向(例如，將履行讀取或寫入)、及有關資料轉移之選擇性地其他細節(例如，其將被使用之埠、於一叢發中有多少資料待轉移等等)。
編程DMA裝置可接著直接地存取記憶體並履行讀取及/或寫入操作，以履行該些已編程資料轉移而實質上無處理器之進一步涉及。資料轉移可發生於記憶體與DMA裝置之間及/或從一記憶體位置至另一記憶體位置。通常，一旦資料轉移已被編程且初始化，則處理器無須執行與履行該些資料轉移相關的額外指令。此可能傾向於釋放處理器並容許其於資料轉移發生之同時履行其他工作。一 旦DMA操作已被完成，則DMA裝置可提供中斷給處理器或者告知處理器其DMA轉移已被完成。
於某些實施例中，處理器之保護容器架構及/或處理器之保護容器存取控制邏輯可容許安全DMA，其中安全或受保護的雙向通訊被履行於DPCM與DMA裝置之間。一開始，安全DMA組態階段可被履行，其中DPCM與DMA裝置被相互映射並組態成容許安全DMA被履行，接著DMA指明階段可被履行，其中待履行之特定的安全DMA操作被指明，及最後安全DMA實施階段可被履行，其中該些指明的安全DMA操作被履行。
圖4為安全DMA組態之方法444的詳細範例實施例之方塊流程圖，其中DPCM與DMA裝置被相互映射並組態成容許安全DMA被履行。圖5為電腦系統500的詳細範例實施例之方塊圖，並顯示安全DMA組態，其中DPCM 536與既定DMA裝置507被相互映射並組態成容許安全DMA被履行。為了簡化描述，將配合電腦系統500以描述方法444。然而，應理解：方法444可選擇性地替代地由不同的電腦系統來履行；及/或電腦系統500可選擇性地替代地履行不同的方法。
參考圖4，於區塊445，TMPCM可列舉或者識別一或更多DMA裝置，包括電腦系統中之既定DMA裝置；並可將識別的DMA裝置包括於裝置映射表中。如圖5中所示，TMPCM 534可識別555既定DMA裝置507，並存取556裝置映射表535，以將其更新來列舉或者包括該既定 DMA裝置。
不同識別DMA裝置之方式是可能的。於某些實施例中，已識別的DMA裝置可為信任的DMA裝置，且TPMCM可使用一組平台組態資訊551。於一形態中，平台組態資訊可代表有關電腦系統之平台組態資訊，其已由平台製造商或其他信任單體所提供或可能地鑑別，並可透過網路而在使用後潛在地被更新。舉例而言，平台組態資訊可部分地描述電腦系統之哪些裝置(例如，潛在地哪些類型的裝置及來自哪些賣家)被視為信任的並支援信任的DMA。
雖然為了方便，裝置映射表被稱為「表」，但此術語被廣泛地於文中使用以指稱任何各種不同類型的表、鏈結列、元組、或其他資料結構，其可被用以指派或者映射既定DMA裝置至既定DPCM。於某些實施例中，已識別DMA裝置之各者可具有(並可被識別以)相應的裝置識別符。適當裝置識別符之範例包括(但不限定於)啟動器之安全性屬性(SAI)。SAI或其他裝置識別符可由處理器(例如，處理器104、204、具有邏輯之處理器306)之硬體或其他邏輯所使用以識別相關的I/O裝置(例如，於此例中為DMA裝置)，當該裝置嘗試履行記憶體存取、提出請求等等時。SAI之一可能優點在於其產生通常是難以偽造的，其可協助使得非信任裝置難以偽造其產生。如圖5中所示，TMPCM可儲存SAI#1(或其他類型的裝置識別符)，相應於裝置映射表535中之已識別的既定 DMA裝置507。
再次參考圖4，於區塊446，既定DPCM可請求具有TMPCM之已識別DMA裝置的既定一者之所有權或其他指派。例如，DPCM可傳輸訊息至TMPCM或者另外告知TMPCM有關此請求。現在參考圖5，既定DPCM可傳送訊息、信號、或其他請求557至TMPCM 534以請求其該既定DMA裝置507被映射至既定DPCM 536。
再次參考圖4，於區塊447，TMPCM可指派或者另外映射既定DMA裝置至裝置映射表中之既定DPCM。如圖5中所示，TMPCM 534可映射558既定DMA裝置507至裝置映射表535中之既定DPCM 536。例如，TMPCM可儲存：相應於其具有SAI#1的裝置映射表535之項目中的既定DPCM之裝置保護容器識別符(DPCMID#1)、或相應於既定DMA裝置之其他裝置識別符。適當DPCID之一範例(於Intel® SGX實施方式中)為指定位址空間頁識別符(EID)，雖然本發明之範圍未如此限制。此映射有效地將既定DPCM映射至既定DMA裝置。
再次參考圖4，於區塊448，TMPCM可提供既定DMA裝置至既定DPCM之指派或映射的指示給I/O記憶體管理單元(MMU)。如圖5中所示，TMPCM 534可告知或提供559既定DMA裝置507至既定DPCM 536之映射的指示給I/O MMU 550。舉例而言，TMPCM及/或I/O MMU可更新屬於(或至少可存取)I/O MMU之I/O MMU映射表560的項目，其具有SAI#1或既定DMA裝置之其 他識別符以包括DPCID#1或既定DPCM之其他DPCM識別符，以便指示該指派或映射。此可有效地通知I/O MMU其既定DPCM係相應於既定DMA裝置，且係容許以既定DMA裝置履行安全DMA。於某些實施例中，藉由既定DMA裝置之所有記憶體存取可被處置為藉由I/O MMU之虛擬至實體位址變遷機制的部分。此可容許I/O MMU得知安全DMA以致其可選擇性地容許DMA裝置與DPCM之適當組態對來履行安全DMA，而不容許其他DMA裝置及保護容器來履行安全DMA及/或不容許其他DMA裝置非如此適當地組態成存取保護容器記憶體。於某些實施例中，I/O MMU可位於處理器(例如，處理器104及/或204)內或者為當作處理器之至少一相同晶片或晶粒，用以協助確保其為信任的。針對實施例之適當I/O MMU的範例包括(但不限定於)通用I/O MMU，諸如常用於對周邊裝置(例如，南橋裝附裝置)之存取控制者、及GT-MMU，諸如常用於對圖形裝置之存取控制的那些。
再次參考圖4，於區塊449，保護容器記憶體中之一或更多頁被組態成容許安全DMA，該些一或更多頁係選擇性地位於既定DPCM之邏輯位址空間(例如，線性、虛擬、或其他邏輯位址空間)內、或至少可存取至既定DPCM，且該些一或更多頁係變遷至既定實體位址(例如，訪客實體位址)。因為保護容器頁係位於既定DPCM之邏輯位址空間內及/或為至少可存取至既定DPCM，所以用於其他保護容器記憶體存取之保護容器記憶體存取控 制策略及邏輯可潛在地被影響以控制對於安全DMA之保護容器頁的存取(例如，用以確保其係於保護容器模式下做出嘗試存取、係來自適當DPCM、具有適當存取類型許可等等)。
於某些實施例中，保護容器頁可選擇性地被專屬地配置給既定DPCM並可因此選擇性地被用以將既定DMA裝置專屬地指派或映射至既定DPCM。替代地，專屬映射準則可選擇性地不被施行於其他實施例中。反之，某些I/O裝置可被映射至不同的裝置保護容器模組。當作範例，通用串列匯流排(USB)控制器可具有其可被映射(針對MMIO或DMA)至不同DPCM的不同功能。當作另一範例，於某些條件下，I/O裝置之既定功能可根據諸如(例如)針對網路控制器之VLAN的額外識別符而被映射至不同的DPCM。如圖5中所示，DPCM 536可至少部分地組態針對安全DMA之一或更多保護容器頁503。
保護容器頁可於不同實施例中以不同方式針對安全DMA而被組態。於某些實施例中，既定DPCM可請求其特權系統等級軟體模組將保護容器記憶體頁配置至既定邏輯位址(例如，既定線性位址)，選擇性地於既定DPCM之邏輯位址空間中、或者可存取至既定DPCM。例如，特權系統等級軟體模組可能通常負責管理記憶體虛擬化。特權系統等級軟體模組可配置並映射保護容器記憶體頁給既定邏輯位址空間，並可回覆相應實體位址(例如，訪客實體位址(GPA))至DPCM。如以下將進一步解釋(例 如，配合圖7)，GPA可由DPCM所使用以組態DMA通訊。實體位址(例如，GPA)可被使用以取代線性、虛擬、或其他邏輯位址，部分地因為DMA裝置(例如，既定DMA裝置)無法充分地得知記憶體虛擬化以輕易地使用邏輯位址。替代地，假如可存取既定DPCM並具有適當實體位址之未使用頁已可得，則其可潛在地被再利用於安全DMA而無須使特權系統等級軟體模組來配置新頁。其他方式亦被考量且將是那些熟悉此技藝人士所清楚明白的並具有本發明之優點。
於某些實施例中，一或更多安全性檢查或判定可選擇性地被履行，在針對安全DMA組態保護容器頁之前。例如，於一實施例中，可檢查或判定其將針對安全DMA而被組態的保護容器頁是否解析至其可存取DPCM之保護容器記憶體頁。替代地，一或更多額外的及/或不同的安全性檢查或判定可選擇性地被履行，在針對安全DMA組態保護容器頁之前。假如任何此等檢查或判定失敗，則保護容器頁無法針對安全DMA而被組態。反之，假如此等檢查或判定成功，則保護容器頁可針對安全DMA而被組態。
保護容器頁可於不同實施例中以不同方式針對安全DMA而被組態。於某些實施例中，為了針對安全DMA組態保護容器頁，保護容器頁之類型可被改變為安全DMA所容許之新的專屬類型。於一形態中，此新類型的頁可選擇性地特別專屬於安全DMA。於某些實施例中，保護容 器記憶體頁之類型可藉由改變保護容器頁之元資料而被改變，諸如(例如)藉由改變PCPMS或其他資料結構中之相應項目的頁類型欄位。例如，於Intel® SGX實施方式中，此可包括改變EPCM之EPCM.PT欄位以具有一指派給得以執行安全DMA之保護容器記憶體頁類型的新值。相對於傳統類型的保護容器記憶體頁，此新類型的頁可具有允許安全DMA之存取控制。例如，此新類型的頁可針對DMA而存取自適當映射或指派的DMA裝置。舉例而言，處理器及/或I/O MMU之保護容器存取控制邏輯可允許適當映射或指派的DMA裝置來存取(例如，讀取自及/或寫入至)此新類型的頁。反之，DMA裝置無法由處理器及/或I/O MMU之保護容器存取控制邏輯所允許來存取保護容器記憶體中之其他類型的頁。
於某些實施例中，為了針對安全DMA組態保護容器頁，可組態一實體位址(例如，訪客實體位址)，其被容許用以存取針對安全DMA之保護容器頁。實體位址(例如，訪客實體位址)可已由特權系統等級軟體模組事先地針對保護容器頁而判定。於某些實施例中，容許的實體位址可藉由改變保護容器頁之元資料而被改變，諸如(例如)藉由改變PCPMS或其他資料結構中之相應項目的容許的實體位址存取欄位。
於某些實施例中，為了針對安全DMA組態保護容器頁，一或更多容許的存取類型可選擇性地針對至少一保護容器記憶體頁而被組態。其可或不可針對至少一保護容器 記憶體頁而被組態之不同存取類型的範例包括(但不限定於)讀取(R)容許的存取類型、寫入(W)容許的存取類型、及讀取和寫入(RW)容許的存取類型。組態此類存取類型是選擇性的而非必要的。於其他實施例中，僅有某些類型的存取類型可選擇性地預設為容許的，或者所有存取類型可選擇性地預設為容許的。
再次參考圖5，如圖所示於561，既定DPCM 536可針對安全DMA組態或至少開始組態保護容器頁503，藉由改變相應PCPMS項目531中之各頁的元資料。例如，此可包括：組態頁類型欄位552以具有容許安全DMA之頁類型、組態容許的實體位址欄位553以具有實體位址(例如，訪客實體位址)以便該頁透過該實體位址而容許被存取、及組態容許的存取類型欄位以容許一或更多不同類型的存取(例如，讀取、寫入、讀取和寫入等等)。替代地，該頁無須嚴格地具有待被儲存至頁類型欄位之新類型，反而是現存類型的頁及/或用於其他目的之頁可選擇性地合格為一容許安全DMA之頁。例如，頁類型欄位中所儲存之相同類型的頁可被用於其容許安全DMA之頁及用於其不容許安全DMA之頁兩者，並可有其他的元資料儲存於某處(例如，PCPMS項目中之另一「合格」欄位，用以有資格或指示其安全DMA係容許於該頁而該頁不一定須具有容許安全DMA之頁類型或者特定地專屬於容許安全DMA。容許的實體位址可接著在履行安全DMA前被檢查(例如，如配合圖8-9所描述者)。另一方面， 取代此組態僅於PCPMS中被執行，二或更多結構可被用以儲存此及/或額外的及/或不同的元資料或組態資訊，針對保護容器頁503。
圖6為一種可操作以履行DMA保護容器頁組態指令619之實施例的處理器604之實施例的方塊圖。於某些實施例中，處理器可為(或者可被包括於)圖1之處理器104及/或圖2之處理器204。針對處理器104及204之文中所述的組件、特徵、及特定選擇性細節亦選擇性地適用於方法604。替代地，處理器604可選擇性地被包括於處理器104及204以外的類似或不同處理器中。此外，處理器104及204可選擇性地包括處理器604以外的類似或不同處理器。
處理器604包括解碼單元664，其可接收並解碼DMA保護容器頁組態指令619。於某些實施例中，DMA保護容器頁組態指令可指明或者指示對於其將針對安全DMA而被組態之相關保護容器頁的保護容器存取；可指明或者指示其將針對安全DMA而被組態之相關保護容器頁的容許的實體存取位址653(例如，訪客實體位址)；及可指明或者指示其將針對安全DMA而被組態之相關保護容器頁的一或更多容許的存取類型或許可。例如，該指令可具有欄位，用以提供此資訊及/或指明或者指示其儲存此資訊之暫存器。於某些實施例中，該指示的保護容器存取可為其正從保護容器模組至容許的位址(例如，針對保護容器模組所容許的線性或其他邏輯位址)進行該存取的信號或 指示，且其可被用以協助確保：其組態僅被完成於保護容器內以及其保護容器僅組態一容許該保護容器之頁。當作一特定範例，該指示的保護容器存取(於Intel® SGX實施方式中)可為指定位址空間存取(EA)指示，雖然本發明之範圍未如此限制。DMA保護容器頁組態指令可代表處理器之指令集的巨集指令、機器碼指令、或組合語言指令。解碼單元可輸出一或更多相對較低階的指令或控制信號(例如，一或更多微指令、微運算、微碼進入點、已解碼指令或控制信號等等)，其係反應、代表、及/或衍生自所接收之相對較高階的DMA保護容器頁組態指令。於某些實施例中，解碼單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收指令、指令辨識並解碼邏輯，其係耦合以辨識並解碼該接收的指令、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出較低階指令或控制信號。解碼單元可使用各種不同的機制來實施，包括(但不限定於)微碼唯讀記憶體(ROM)、查找表、硬體實施方式、可編程邏輯陣列(PLA)、及適於實施解碼單元之其他機制。
執行單元665係與該解碼單元664耦合。雖然係顯示單一執行單元，但應理解：此單一執行單元可代表其遍及一或更多單元(其集體地代表用以履行該指令之執行單元)而分佈的一或更多執行單元及/或邏輯。執行單元可接收一或更多已解碼或者已轉換指令或控制信號，其係代表及/或衍生自DMA保護容器頁組態指令。執行單元係操 作以回應於及/或由於該DMA保護容器頁組態指令(例如，回應於從該指令所解碼之一或更多指令或控制信號)來履行一或更多與該指令相關的操作。
如圖所示，於某些實施例中，執行單元可包括選擇性的安全性檢查邏輯667。安全性檢查邏輯及/或執行單元可履行一或更多安全性檢查來判定是否容許該指令之一或更多其他後續操作被履行以針對安全DMA組態相關的保護容器頁。例如，於一實施例中，可檢查或判定指明或者指示的保護容器存取是否解析入其可存取DPCM(其正履行該指令)之保護容器頁。替代地，一或更多額外的及/或不同的安全性檢查或判定可選擇性地被履行，在針對安全DMA組態保護容器頁之前。假如任何此等檢查或判定失敗，則相關的保護容器頁無法針對安全DMA而被組態。例如，執行單元可選擇性地通知錯誤669並可停止履行該指令。
反之，假如所有此等檢查或判定成功，則執行單元665可進行以針對安全DMA組態相關的保護容器頁。如圖所示，執行單元可包括保護容器頁組態邏輯668。於某些實施例中，保護容器頁組態邏輯及/或執行單元可存取一或更多結構631，諸如(例如)PCPMS；並組態其中的一或更多組資訊以針對安全DMA組態相關的保護容器頁。例如，於某些實施例中，一種類型的頁652可被組態為一種針對安全DMA而組態之新的專屬類型的頁。當作另一範例，於某些實施例中，容許的實體存取位址(例 如，由特權系統等級軟體所事先判定的訪客實體位址)可針對該頁而被組態。當作又另一範例，於某些實施例中，一或更多容許的存取類型654(例如，讀取、寫入、讀取和寫入等等)針對相關的保護容器頁。於其他實施例中，額外組態、不同組態、或額外與不同組態之組合可選擇性地被履行。
執行單元及/或處理器可包括特定或特別邏輯(例如，電晶體、積體電路、或潛在地與韌體(例如，非揮發性記憶體中所儲存之指令)及/或軟體結合之其他硬體)，其係操作以回應於及/或由於該些指令來履行此等操作(例如，回應於從該些指令所解碼之一或更多指令或控制信號)。於某些實施例中，執行單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收來源資料、電路或邏輯，其係耦合以接收和處理來源資料、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以實現該些操作。
圖7為電腦系統700的詳細範例實施例之方塊圖，並顯示安全DMA指明階段，其中既定DPCM 736係指明將由既定DMA裝置707所履行的安全DMA操作。如於771所示，DPCM 736可存取並組態一或更多保護容器頁703(其被組態或者操作於安全DMA)中之DMA緩衝器772。於某些實施例中，例如，根據那些一開始用以組態一或更多保護容器頁703之實體位址(例如，訪客實體位址)可被使用為指標。
如於773所示，DPCM 736可存取並組態一或更多保護容器頁770(其被組態或者操作於安全MMIO)以針對既定DMA裝置707編程裝置暫存器來指明並起始DMA操作。於某些實施例中，如文中別處所揭露之安全MMIO可被用以編程這些裝置暫存器。於某些實施例中，例如，根據那些一開始用以組態一或更多保護容器頁703之實體位址(例如，訪客實體位址)可被使用為指標。替代地，一種除了安全MMIO之外的方式可選擇性地被用以指明並起始DMA操作。
圖8為一種電腦系統800之詳細範例實施例的方塊圖，其係顯示既定DMA裝置807嘗試DMA存取875而I/O MMU 850操作以履行安全性檢查來判定是否容許該嘗試的DMA存取。如圖所示，既定DMA裝置嘗試DMA存取875。於某些實施例中，既定DMA裝置可嘗試以實體位址及裝置識別符之DMA存取。於某些實施例中，實體位址可為訪客實體位址，其係由DPCM所事先編程為其組態或操作於DMA之一或更多頁(例如，如以上配合圖7上所述者)。於某些實施例中，裝置識別符可為SAI，雖然本發明之範圍未如此限制。於某些實施例中，DMA裝置可具有安全SAI及非安全SAI且當履行安全DMA時可履行使用安全SAI之存取。
如進一步所示，該嘗試的DMA存取可透過I/O MMU 850而被執行。I/O MMU可被用於藉由裝置之記憶體存取。I/O MMU可操作以履行一或更多安全性檢查來判定 是否容許該嘗試的DMA存取。其可選擇性地被履行於某些實施例中之一些代表性地範例類型的安全性檢查被進一步描述於下，雖然應理解：這些安全性檢查之子集、這些安全性檢查之超集、及其他安全性檢查單體可替代地選擇性地被履行。
如於876所示，I/O MMU 850可判定嘗試的DMA存取之實體位址是否解析入保護容器記憶體及/或為一或更多保護容器頁803，其被組態或操作於安全DMA。舉例而言，此可包括將該嘗試存取之實體位址(例如，訪客實體位址)轉譯為主機實體位址(假如需要的話)，並檢查看看該主機實體位址是否解析入保護容器記憶體及/或為保護容器頁803。I/O MMU可通知或者造成DMA終止事件878(諸如錯誤)，假如實體位址未解析入保護容器記憶體及/或為一或更多保護容器頁803的話。此可代表不一致，其中安全DMA被嘗試(例如，如由安全SAI所指示)但嘗試的存取未針對保護容器記憶體而進行。
如於877所示，I/O MMU可嘗試查找DPCM識別符，於一具有與嘗試的DMA存取相關之裝置識別符的I/O MMU映射表860中。例如，假如裝置識別符為SAI，則I/O MMU可嘗試找出其將該SAI映射至相應之指派的或映射的DPCM識別符之表中的項目。例如，如圖所示，表中之一項目可包括一相應於既定DMA裝置之SAI#1以及一相應於既定DPCM模組之DPCMID#1，該既定DPCM模組係組態成以該既定DMA裝置來履行安全DMA。於此 一情況下，I/O MMU可從該表擷取相應映射的或指派的DPCM識別符(例如，DPCMID#1)。此可被部分地用以建立其既定DMA裝置被映射至既定DPCM。替代地，假如SAI或其他裝置識別符未被有效地映射至該表中之DPCM識別符的話，則I/O MMU可操作以通知或者造成錯誤或其他DMA終止事件878。
如於879所示，I/O MMU可存取與該嘗試存取相關的元資料。例如，於某些實施例中，I/O MMU可存取一相應於其DMA存取所嘗試存取之頁的PCPMS項目831。舉例而言，該頁可代表針對主機實體位址之項目。於某些實施例中，I/O MMU可操作以存取頁類型欄位852，用以判定該指定類型的頁是否針對安全DMA而被組態。假如為否，則I/O MMU可操作以造成DMA終止事件878。於某些實施例中，I/O MMU可操作以存取容許的實體位址欄位853，用以判定指示的容許實體位址是否匹配及/或相容與該嘗試DMA存取之實體位址。此可被部分地用以判定該DMA裝置是否嘗試存取其被設定或容許安全DMA之記憶體。假如為否，則I/O MMU可操作以造成DMA終止事件878。於某些實施例中，I/O MMU可操作以存取容許的存取類型欄位854，用以判定指示的容許存取類型是否匹配或相容與該嘗試DMA存取之存取類型。假如為否，則I/O MMU可操作以造成DMA終止事件878。於某些實施例中，I/O MMU可操作以存取DPCMID欄位899，用以判定DPCMID是否匹配其從I/O MMU映射表所獲得 的DPCMID。例如，於Intel® SGX實施方式中，指定位址空間ID(EID)可藉由使用EPCM.SID而從SECS獲得，並可檢查其從I/O MMU映射表所獲得的EID是否匹配其來自SECS.EID欄位的EID。假如未檢測到匹配，則I/O MMU可操作以造成DMA終止事件878。
這些僅為少許說明性範例。於其他實施例中，I/O MMU可履行更少、更多、或不同的安全性檢查。假如針對特定實施方式所想要之所有實施的安全性檢查，則如於880所示，I/O MMU可操作以容許該嘗試DMA存取被履行。否則，假如任一實施的安全性檢查失敗，則I/O MMU可操作以造成DMA終止事件878。
圖9為安全DMA之方法982的詳細範例實施例之方塊流程圖，其中DMA裝置嘗試DMA存取且數個安全性檢查被用以判定是否容許履行該嘗試的DMA存取。於區塊983，DMA裝置嘗試使用實體位址及裝置識別符之DMA存取。於某些實施例中，實體位址可為訪客實體位址，雖然本發明之範圍未如此限制。於某些實施例中，裝置識別符可為SAI，雖然本發明之範圍未如此限制。
於區塊984，判定該存取是否解析至保護容器記憶體及/或其一或更多頁，其係針對安全DMA而被組態。假如為是，則該方法持續至區塊985。假如為否，則該方法前進至區塊991。
於區塊985，判定一DPCM是否被映射至DMA裝置(其係嘗試I/O MMU映射表中之存取)。假如為是，則 該方法持續至區塊986。假如為否，則該方法前進至區塊991。於區塊986，相應於裝置識別符之DPCM識別符可被擷取自I/O MMU映射表。當作一範例，於Intel® SGX實施方式實施例中，該DPCM識別符可為安全指定位址空間ID，雖然本發明之範圍未如此限制。
於區塊987，判定一相應於該存取之頁類型是否針對安全DMA而被組態。例如，此可包括判定該頁類型是否為針對安全DMA所組態之特別的新專屬類型的頁。代表性地，此可包括查找該嘗試在EPCM、其他PCPMS、或其他元資料結構中所試著存取之一類型的頁。假如為是，則該方法持續至區塊988。假如為否，則該方法前進至區塊991。
於區塊988，判定其與該嘗試存取相關的實體位址(例如，與讀取或寫入操作相關的訪客實體位址)是否匹配或至少相容與針對該嘗試所試著存取之頁的容許實體存取位址。代表性地，此容許實體存取位址可被儲存於EPCM、其他PCPMS、或其他元資料結構中。假如為是，則該方法持續至區塊989。假如為否，則該方法前進至區塊991。
於區塊989，判定其一種存取類型的嘗試存取(諸如讀取或寫入)是否匹配或至少相容與針對該嘗試所試著存取之頁的容許存取類型。代表性地，該容許存取類型可被儲存於EPCM、其他PCPMS、或其他元資料結構中。假如為是，則該方法持續至區塊990。假如為否，則該方法前 進至區塊991。
於區塊990，嘗試DMA存取可被可被容許。舉例而言，於安全DMA存取中，保護容器記憶體(例如，容許安全DMA之新頁)之一部分內的資料可由DMA裝置所存取。有利地，此可被用以提供安全的、低潛時的、通常高頻寬雙向的通訊資料頻道於DPCM與各種不同類型的DMA裝置之間。當作一特定的說明性範例，DMA裝置可為USB連接裝置，且安全DMA可被用以將直接地來自USB連接裝置之資料儲存至其允許保護容器記憶體中之頁的新類型的安全DMA。以此方式，該資料可從USB連接裝置被儲存保護入其可存取DPCM之保護容器記憶體中的頁，其可保護資料不被系統中的其他單體(包括甚至最高特權的系統軟體)及不同的保護容器模組所存取。反之，於區塊991，假如存取檢查之任一者失敗，則嘗試DMA存取無法被容許及/或可被防止。
於某些實施例中，處理器之保護容器架構及/或處理器之保護容器存取控制邏輯可容許安全MMIO，其中處理器可使用安全MMIO以傳遞資訊(例如，控制資訊、組態資訊等等)至MMIO裝置。例如，安全MMIO可被用以寫入至其被映射至MMIO空間之MMIO裝置的控制暫存器，以一種其他軟體(例如，其他保護容器、特權軟體等等)無法存取該相同MMIO空間之方式。一開始，安全MMIO組態階段可被履行，其中既定DPCM及既定MMIO裝置可被彼此映射且安全MMIO被組態。接著，MMIO實 施階段可被履行，其中既定DPCM可履行安全MMIO以傳遞資訊(例如，控制資訊、組態資訊等等)至既定MMIO裝置。
圖10為一種將既定DPCM與既定MMIO裝置彼此映射之方法1092且安全MMIO被組態的詳細範例實施例之方塊流程圖。圖11為電腦系統1100的詳細範例實施例之方塊圖，並顯示安全MMIO組態階段，其中既定DPCM 1136與既定MMIO裝置1107被彼此映射且安全MMIO被組態。為了簡化描述，將配合電腦系統1100以描述方法1092。然而，應理解：方法1092可選擇性地替代地由不同的電腦系統來履行；及/或電腦系統1100可選擇性地替代地履行不同的方法。
參考圖10，於區塊1093，TMPCM可列舉或者識別一或更多MMIO裝置，包括電腦系統中之既定MMIO裝置；並可包括裝置映射表中之識別的MMIO裝置。於某些實施例中，TMPCM亦可識別MMIO裝置之資源，諸如(例如)其個別的MMIO範圍。如圖11中所示，TMPCM 1134可識別1155既定MMIO裝置1107，並存取1156裝置映射表1135，以使其包括該既定MMIO裝置。於某些實施例中，TMPCM可使用用以識別MMIO裝置之平台組態資訊1151，例如，以一種針對DMA裝置之如上所述的類似方式(例如，配合圖4之區塊445)。
再次參考圖10，於區塊1094，既定DPCM可請求具有TMPCM之已識別MMIO裝置的既定一者之所有權或其 他指派。例如，DPCM可傳輸訊息至TMPCM或者告知TMPCM有關此請求。現在參考圖11，既定DPCM可傳送訊息、信號、或其他請求1157至TMPCM 1134以請求其該既定MMIO裝置1107被映射至既定DPCM 1136。
再次參考圖10，於區塊1095，TMPCM可指派或者映射既定MMIO裝置至裝置映射表中之既定DPCM。此映射可為(但非必須為)專用映射，如文中別處所討論者。例如，某些I/O裝置可被映射至不同的裝置保護容器模組。當作範例，通用串列匯流排(USB)控制器可具有其可被映射(針對MMIO或DMA)至不同DPCM的不同功能。當作另一範例，於某些條件下，I/O裝置之既定功能可根據諸如(例如)針對網路控制器之VLAN的額外識別符而被映射至不同的DPCM。如圖11中所示，TMPCM 1134可映射1158既定MMIO裝置1107至裝置映射表1135中之既定DPCM 1136。例如，TMPCM可將相應於既定DPCM之裝置保護容器識別符(DPCMID#1)儲存在相應於既定MMIO裝置之裝置映射表1135的項目中。適當DPCID之一範例(於Intel® SGX實施方式中)為指定位址空間頁識別符(EID)，雖然本發明之範圍未如此限制。於此範例中，既定MMIO裝置具有ID#1之裝置識別符(ID)及從「A至B」之MMIO範圍。如此係產生介於既定MMIO裝置與既定DPCM之間的關聯或映射。
再次參考圖10，於區塊1096，TMPCM可提供既定映射MMIO裝置之裝置識別符(ID)及既定MMIO裝置之 MMIO範圍至DPCM。舉例而言，此資訊可被提供於從TMPCM至DPCM之訊息中或者可取得於針對電腦系統之平台組態資訊中。如圖11中所示，TMPCM 1134可傳送訊息1198以提供既定映射MMIO裝置1107之裝置識別符(例如，ID#1)及既定映射MMIO裝置之MMIO範圍(例如，從A至B)至既定DPCM 1136。
映射MMIO裝置之不同類型的裝置識別符在不同實施例中是可能的。於某些實施例中，各MMIO裝置可具有具有獨特的列編號、項目、或其他指標於裝置映射表中。於某些實施例中，此一指標可作用為MMIO裝置之裝置識別符。例如，既定MMIO裝置之ID#1可為列編號，其係儲存既定MIMO裝置之從「A至B」的MMIO範圍。於其他實施例中，各MMIO裝置可具有啟動器之安全性屬性(SAI)為其裝置ID。替代地，其他大的及/或獨特的數字可選擇性地被使用為裝置識別符。
再次參考圖10，於區塊1097，保護容器記憶體中之一或更多頁被組態成容許具有已識別的既定MMIO裝置及其MMIO範圍之安全MMIO，該些一或更多頁係選擇性地位於既定DPCM之邏輯位址空間(例如，線性、虛擬、或其他邏輯位址空間)內。如圖11中所示，既定DPCM 1136可至少部分地組態一或更多保護容器記憶體頁1103，其係可存取既定DPCM，以容許具有已識別的既定MMIO裝置(例如，ID#1)及其MMIO範圍(例如，從A至B)之安全MMIO。
保護容器頁可於不同實施例中以不同方式針對安全MMIO而被組態。於某些實施例中，假如保護容器頁尚無法針對安全MMIO而被組態，則DPCM可配置新的保護容器頁。於某些實施例中，在針對安全MMIO組態保護容器頁以前，一或更多安全性檢查或判定可選擇性地被履行。例如，於某些實施例中，可選擇性地檢查或判定其既定MMIO裝置之裝置識別符是否被適當地映射至既定DPCM。例如，此可包括與TMPCM通訊以驗證既定DPCM及既定MMIO裝置之映射。舉例而言，既定DPCM可提供先前從TMPCM所獲得的MMIO裝置識別符(例如，如針對區塊1096所討論者)至TMPCM為詢問，且為了針對安全MMIO組態一或更多頁，其可被檢查TMPCM回覆一DPCMID，該DPCMID係匹配其嘗試針對安全MMIO組態一或更多頁之DPCMID。
當作另一範例，於某些實施例中，可選擇性地檢查或判定MMIO偏移是否被頁對準(例如，4千位元組頁對準、或與其他實施的頁大小邊界對準)，因為通常記憶體可被管理於頁大小部分中。當作進一步範例，於某些實施例中，可選擇性地檢查或判定該請求的偏移及偏移加頁大小(例如，4千位元組或其他實施的頁大小)是否於MMIO範圍內。此等檢查或判定可選擇性地被用以協助確保其一存取不得存取至一可潛在地被映射至不同DPCM之不同MMIO範圍。替代地，一或更多額外的及/或不同的安全性檢查或判定可選擇性地被履行，在針對安全MMIO 組態保護容器頁之前。假如任何此等實施的檢查或判定失敗，則保護容器頁無法針對安全MMIO而被組態。反之，假如此等檢查或判定成功，則保護容器頁可針對安全MMIO而被組態。
參考圖11，假設其任何此等選擇性檢查或判定成功，如於1161所示，則既定DPCM 1136可針對安全MMIO組態保護容器記憶體頁1103。保護容器頁可於不同實施例中以不同方式針對安全MMIO而被組態。於某些實施例中，此可包括改變PCPMS中之元資料。例如，對於針對安全MMIO所組態之各頁，元資料1152、1154、1199可被改變於相應的PCPMS項目1131中。另一方面，取代該元資料位於PCPMS或其他單一結構中，二或更多結構可被用以儲存此及/或額外的及/或不同的元資料，針對保護容器頁1103。
如圖所示，於某些實施例中，既定DPCM 1136可組態頁類型欄位1152以具有一容許安全MMIO之頁類型。於某些實施例中，可有MMIO所容許之新專屬類型的頁。例如，於Intel® SGX實施方式中，此可包括改變EPCM之EPCM.PT欄位以具有一指派給容許安全MMIO之類型頁的新值。反之，其他類型的保護容器記憶體頁無法容許安全MMIO。
如圖所示，於某些實施例中，既定DPCM 1136可組態MMIO範圍欄位1199以組態將用安全MMIO之容許的MMIO範圍。例如，於Intel® SGX實施方式中，此可包 括改變EPCM之新EPCM.IOADDR欄位，用以指明將用於安全MMIO之容許的MMIO範圍，例如，基礎加偏移。
如圖所示，於某些實施例中，既定DPCM 1136可選擇性地組態容許的存取類型欄位1154，以組態其容許將被用於安全MMIO之保護容器頁的存取類型或類型。例如，於Intel® SGX實施方式中，此可包括改變EPCM之EPCM.RW欄位，用以指明容許的存取類型許可。其可或不可針對至少一保護容器記憶體頁而被組態之不同存取類型的範例包括(但不限定於)寫入(W)容許的存取類型及讀取和寫入(RW)容許的存取類型。組態此類存取類型是選擇性的而非必要的。於其他實施例中，僅有某些類型的存取類型可選擇性地預設為容許的，或者所有存取類型可選擇性地預設為容許的。
於某些實施例中，新MMIO保護容器頁組態指令可選擇性地被包括於處理器之指令集中以容許保護容器頁針對安全MMIO而被組態。於某些實施例中，該指令可為使用者等級指令，而DPCM可使用該指令以組態頁於其線性或其他邏輯位址空間中，或者其至少可存取DPCM，針對安全MMIO。於某些實施例中，MMIO保護容器頁組態指令可指明或者指示保護容器記憶體頁之線性或其他邏輯位址；可指明或者指示MMIO裝置識別符；及可指明或者指示MMIO位址資訊(例如，MMIO空間偏移)。於某些實施例中，該指令可選擇性地指明或者指示一或更多容許的存取類型，諸如(例如)讀取、寫入、或讀取和寫入。例 如，該指令可具有欄位，用以提供此資訊及/或指明或者指示其儲存此資訊之暫存器。MMIO保護容器頁組態指令可由解碼單元所解碼，而該已解碼指令或控制信號可由執行單元所執行。解碼單元可相同於(或類似於)圖6之解碼單元664。
回應於該指令之執行單元可操作以履行上述選擇性安全性檢查或判定之任一者及/或針對特定實施方式之其他想要的。例如，執行單元可履行檢查以確保其MMIO裝置被映射至履行該指令之DPCM；可履行檢查以確保其偏移被頁對準且其該請求的偏移及偏移加頁大小係於MMIO範圍內。假如此等安全性檢查或判定成功，則回應於該指令之執行單元可針對安全MMIO組態該頁。此可藉由履行上述組態操作之任一者及/或針對特定實施方式之其他想要者來完成。例如，於某些實施例中，回應於該指令之執行可組態頁類型成為一種容許安全MMIO者(例如，組態頁類型欄位1152)；組態MMIO範圍(例如，組態MMIO範圍欄位1199)；及選擇性地組態一或更多容許的存取類型(例如，組態容許的存取類型欄位1154)。替代地，此等操作可選擇性地被分配入二或更多分離的指令(假如想要的話)。
圖12為一種履行安全MMIO之既定DPCM的方法1202之詳細範例實施例的方塊流程圖。圖13為一種履行安全MMIO之既定DPCM的電腦系統1300之詳細範例實施例的方塊圖。為了簡化描述，將配合電腦系統1300以 描述方法1202。然而，應理解：方法1202可選擇性地替代地由不同的電腦系統來履行；及/或電腦系統1300可選擇性地替代地履行不同的方法。
參考圖12，於區塊1203，既定DPCM可嘗試存取(例如，以讀取或寫入操作)針對安全MMIO所組態的一或更多頁。如圖13中所示，既定DPCM 1336可嘗試存取1316其針對安全MMIO所組態之一或更多保護容器頁1302。於某些實施例中，該存取嘗試可被執行以線性或其他邏輯存取位址，其係於既定DPCM之邏輯位址空間內或者至少可存取保護容器記憶體內之DPCM。
參考圖13，於區塊1204，判定其針對安全MMIO而組態之一或更多頁的一或更多存取控制檢查是否通過。假如檢查不通過，則該方法可前進至區塊1205，其中該嘗試存取可被拒絕。例如，可通知一錯誤。否則，假如檢查通過，則該方法可前進至區塊1206。如圖13中所示，該嘗試存取1316透過保護容器存取控制邏輯1306(包括記憶體管理單元(MMU)1311)而被執行。保護容器存取控制邏輯及/或MMU可履行一或更多存取控制檢查以判定是否容許該嘗試存取及/或安全MMIO。
不同類型的存取檢查係適於不同的實施例。於某些實施例中，傳統保護容器記憶體存取檢查之任何一或更多者可選擇性地被履行。舉例而言，於某些實施例中，存取檢查可條件式容許該嘗試存取，根據其被執行於保護容器模式、被執行至保護容器記憶體、被執行自僅保護容器記憶 體之頁所被指派的保護容器模組、及被執行以容許的存取類型。於其他實施例中，更少或更多的或不同的存取控制檢查可選擇性地被使用。於某些實施例中，將被用於安全MMIO之保護容器記憶體頁可被專用地或非專用地配置以供由單一既定DPCM所使用。於專用映射之情況(其可協助提供甚至更多保護但並非必要)下，無其他保護容器模組、無其他DPCM、以及無高特權系統等級軟體模組可得以存取這些一或更多保護容器記憶體頁，其將由既定映射DPCM專用地用於安全MMIO。
參考圖12，於區塊1206，判定一相應於該嘗試存取之頁類型是否針對安全MMIO而被組態。假如該頁非針對安全MMIO而被組態，則該方法可前進至區塊1207，其中該嘗試存取可根據原始存取位址而被履行至保護容器記憶體中之頁。替代地，假如該頁是針對安全MMIO而被組態，則該方法可前進至區塊1208。如圖13中所示，MMU 1311及/或保護容器存取控制邏輯1306可檢查頁類型欄位1152以判定該存取嘗試所針對之頁的頁類型是否針對安全MMIO而被組態。假如為否，則MMU可容許對於該頁之嘗試存取。假如為是，於某些實施例中，則MMU可操作以將該嘗試存取重新指向至不同的實體位址。
參考圖12，於區塊1208，於某些實施例中，原始嘗試存取(例如，針對區塊1203)之存取位址可被重新指向至相應的MMIO位址。如圖13中所示，MMU 1311可包括重新指向邏輯，用以將與該嘗試存取相關的嘗試存取 位址從保護容器頁1303(其係針對安全MMIO而被組態)重新指向至針對映射MMIO裝置之MMIO範圍中的一或更多頁1315。例如，於某些實施例中，MMU可操作以將原始嘗試存取位址轉換至相應的MMIO位址，藉由取代原始嘗試存取位址之頁框(例如，實體位址之上部分)以針對MMIO位址之頁框。舉例而言，針對MMIO位址之頁框可選擇性地被儲存於PCPMS或另一元資料結構中。例如，此可使用來自圖11之MMIO範圍欄位1199的資訊而被履行。一開始，該存取係進入保護容器記憶體頁，其可容許影響存在或者使用保護容器頁存取控制檢查，且接著該存取可被重新指向保護容器記憶體之外部。
參考圖12，於區塊1209，於某些實施例中，重新指向MMIO頁之記憶體類型可選擇性地被組態成非可快取的。於其他實施例中，此可選擇性地被省略。
參考圖12，於區塊1210，重新指向存取可選擇性地被履行於具有伴隨安全識別符之相應MMIO位址。如圖13中所示，對於MMIO範圍中之頁1315的重新指向存取可透過安全識別符邏輯1314而被執行。安全識別符邏輯可操作以將安全識別符加至其對於MMIO範圍之重新指向存取。當作一範例，於某些實施例中，安全識別符邏輯可操作以將保護容器SAI應用於該存取以指示其該存取為由保護容器所執行之安全存取；但是假如該存取不是由適當映射的DPCM所執行則無法應用此一保護容器SAI。於某些實施例中，保護容器SAI或其他安全識別符可針對 MMIO裝置認證其該嘗試存取已由處理器所驗證為被執行不僅自處理器而亦自驗證的DPCM(其被映射至MMIO裝置)。替代地，其他安全識別符可選擇性地被使用。於某些實施例中，MMIO裝置可支援安全模式以及通常但選擇性地非安全模式。當於安全模式下時，MMIO裝置可操作以分辨於保護容器SAI或其他安全識別符之間；而當不是於安全模式下時，則可操作以僅接受或辨識其具有此一安全識別符(例如，保護容器SAI)之MMIO存取。於某些實施例中，MMIO裝置可僅操作以從安全模式被切換至非安全模式，從處於安全模式下所執行之控制(例如，具有保護容器SAI指示)。於某些實施例中，該存取可被防止由MMIO位址空間之基礎輸入輸出系統(BIOS)錯誤組態所妥協。
有利地，適當地映射至相應MMIO裝置之DPCM可得以存取MMIO裝置之MMIO空間而無其他非映射保護容器模組或軟體(例如，甚至特權系統軟體)得以存取此MMIO空間。此可容許一或更多適當映射的DPCM以專用地且安全地控制或組態來自處理器側之MMIO裝置。此可被用以提供針對MMIO裝置之控制或組態路徑；或可潛在地被用以提供針對MMIO裝置之低頻寬資料路徑。已描述了各種操作及方法。某些方法已被描述以相對基本的形式於流程圖中，但操作可選擇性地被加入至及/或移除自該些方法。此外，雖然流程圖係顯示依據實施例之操作的特定順序，但該順序是示範性的。替代實施例可以不同順序 履行該些操作、結合某些操作、重疊某些操作等等。
範例核心架構、處理器、及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)核心處理器，其包括主要用於圖形及/或科學(通量)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描述。
範例核心架構 依序及失序核心方塊圖
圖14A為闡明範例依序管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例。圖14B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者。圖14A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序問題/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖14A中，處理器管線1400包括提取級1402、長度解碼級1404、解碼級1406、配置級1408、重新命名級1410、排程(亦已知為分派或發送)級1412、暫存器讀取/記憶體讀取級1414、執行級1416、寫入回/記憶體/寫入級1418、例外處置級1422、及確定級1424。
圖14B顯示處理器核心1490，其包括一耦合至執行單元引擎單元1450之前端單元1430，且兩者均耦合至記憶體單元1470。核心1490可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心1490可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心等等。
前端單元1430包括一分支預測單元1432，其係耦合至指令快取單元1434，其係耦合至指令變換後備緩衝 (TLB)1436，其係耦合至指令提取單元1438，其係耦合至解碼單元1440。解碼單元1440(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元1440可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)等等。於一實施例中，核心1490包括微碼ROM或者儲存用於某些巨指令之微碼的其他媒體(例如，於解碼單元1440中或者於前端單元1430內)。解碼單元1440被耦合至執行引擎單元1450中之重新命名/配置器單元1452。
執行引擎單元1450包括重新命名/配置器單元1452，其係耦合至撤回單元1454及一組一或更多排程器單元1456。排程器單元1456代表任何數目的不同排程器，包括保留站、中央指令窗等等。排程器單元1456被耦合至實體暫存器檔單元1458。實體暫存器檔單元1458之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)等等。於一實施例中，實體暫存器檔單元1458包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體暫存 器檔單元1458係由撤回單元1454所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池等等)。撤回單元1454及實體暫存器檔單元1458被耦合至執行叢集1460。執行叢集1460包括一組一或更多執行單元1462及一組一或更多記憶體存取單元1464。執行單元1462可履行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元1456、實體暫存器檔單元1458、及執行叢集1460被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元1464)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元1464被耦合至記憶體單元1470，其包括資料TLB單元1472，其耦合至資料快取單 元1474，其耦合至第二階(L2)快取單元1476。於一範例實施例中，記憶體存取單元1464可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元1470中之資料TLB單元1472。指令快取單元1434被進一步耦合至記憶體單元1470中之第二階(L2)快取單元1476。L2快取單元1476被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線1400如下：1)指令提取1438履行提取和長度解碼級1402和1404；2)解碼單元1440履行解碼級1406；3)重新命名/配置器單元1452履行配置級1408和重新命名級1410；4)排程器單元1456履行排程級1412；5)實體暫存器檔單元1458和記憶體單元1470履行暫存器讀取/記憶體讀取級1414；執行叢集1460履行執行級1416；6)記憶體單元1470和實體暫存器檔單元1458履行寫入回/記憶體寫入級1418；7)各個單元可參與例外處置級1422；及8)撤回單元1454和實體暫存器檔單元1458履行確定級1424。
核心1490可支援一或更多指令集(例如，x86指令集，其具有隨較新版本已被加入之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心1490包括支援緊縮資料指令集延伸(例 如，AVX1、AVX2)之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線程)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線程)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading技術)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元1434/1474以及共享L2快取單元1476，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
特定範例依序核心架構
圖15A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用 而定。
圖15A為單處理器核心之方塊圖，連同與晶粒上互連網路1502之其連接、以及第二階(L2)快取1504之其本地子集，依據本發明之實施例。於一實施例中，指令解碼器1500支援具有緊縮資料指令集延伸之x86指令集。L1快取1506容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元1508及向量單元1510使用分離的暫存器組(個別地，純量暫存器11512及向量暫存器1514)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取1506被讀取回；但本發明之替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取1504之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取1504之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集1504中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1504中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之一致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖15B為圖15A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖15B包括L1快取1504之L1資料快取1506A部分、以及有關向量單元1510和向量暫存器1514之更多細節。明確地，向量單元1510為16寬的向量處理單元(VPU)(參見16寬的ALU 1528)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元1520拌合暫存器輸入、以數字轉換單元1522A-B之數字轉換、及於記憶體輸入上以複製單元1524之複製。寫入遮蔽暫存器1526容許斷定結果向量寫入。
具有集成記憶體控制器及圖形之處理器
圖16為一種處理器1600之方塊圖，該處理器1600可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖16中之實線方塊闡明處理器1600，其具有單核心1602A、系統代理1610、一組一或更多匯流排控制器單元1616；而虛線方塊之選擇性加入闡明一替代處理器1600，其具有多核心1602A-N、系統代理單元1610中之一組一或更多集成記憶體控制器單元1614、及特殊用途邏輯1608。
因此，處理器1600之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯1608、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者 之組合)之核心1602A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心1602A-N；及3)共處理器，具有其為大量通用依序核心的核心1602A-N。因此，處理器1600可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器等等。該處理器可被實施於一或更多晶片上。處理器1600可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共享快取單元1606、及耦合至該組集成記憶體控制器單元1614之額外記憶體(未顯示)。該組共享快取單元1606可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元1612將以下裝置互連：集成圖形邏輯1608、該組共享快取單元1606、及系統代理單元1610/集成記憶體單元1614，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一致性被維持於一或更多快取單元1606與核心1602-A-N之間。
於某些實施例中，一或更多核心1602A-N能夠進行 多線程。系統代理1610包括協調並操作核心1602A-N之那些組件。系統代理單元1610可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核心1602A-N及集成圖形邏輯1608之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心1602A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心1602A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
範例電腦架構
圖17-21為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖17，其顯示依據本發明之一實施例的系統1700之方塊圖。系統1700可包括一或更多處理器1710、1715，其被耦合至控制器集線器1720。於一實施例中，控制器集線器1720包括圖形記憶體控制器集線器(GMCH)1790及輸入/輸出集線器(IOH)1750(其可於 分離的晶片上)；GMCH 1790包括記憶體及圖形控制器(耦合至記憶體1740及共處理器1745)；IOH 1750為通至GMCH 1790之耦合輸入/輸出(I/O)裝置1760。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體1740及共處理器1745被直接地耦合至處理器1710、及具有IOH 1750之單一晶片中的控制器集線器1720。
額外處理器1715之選擇性本質於圖17中被標示以斷線。各處理器1710、1715可包括文中所述的處理核心之一或更多者並可為處理器1600之某版本。
記憶體1740可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器1720經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接1795而與處理器1710、1715通訊。
於一實施例中，共處理器1745為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器等等。於一實施例中，控制器集線器1720可包括集成圖形加速器。
於實體資源1710、1715間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損特性等等。
於一實施例中，處理器1710執行其控制一般類型之 資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器1710辨識這些共處理器指令為其應由裝附之共處理器1745所執行的類型。因此，處理器1710將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器1745。共處理器1745接受並執行該些接收的共處理器指令。
現在參考圖18，其顯示依據本發明之實施例的第一更特定範例系統1800之方塊圖。如圖18中所示，多處理器系統1800為點對點互連系統，並包括經由點對點互連1850而耦合之第一處理器1870及第二處理器1880。處理器1870及1880之每一者可為處理器1600之某版本。於本發明之一實施例中，處理器1870及1880個別為處理器1710及1715，而共處理器1838為共處理器1745。於另一實施例中，處理器1870及1880個別為處理器1710及共處理器1745。
處理器1870及1880被顯示為個別地包括集成記憶體控制器(IMC)單元1872及1882。處理器1870亦包括其匯流排控制器單元點對點(P-P)介面1876及1878之部分；類似地，第二處理器1880包括P-P介面1886及1888。處理器1870、1880可使用P-P介面電路1878、1888而經由點對點(P-P)介面1850來交換資訊。如圖18中所示，IMC 1872及1882將處理器耦合至個別記憶體，亦即記憶體1832及記憶體1834，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器1870、1880可各經由個別的P-P介面1852、1854而與晶片組1890交換資訊，使用點對點介面電路1876、1894、1886、1898。晶片組1890可經由高性能介面1839而選擇性地與共處理器1838交換資訊。於一實施例中，共處理器1838為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組1890可經由一介面1896而被耦合至第一匯流排1816。於一實施例中，第一匯流排1816可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖18中所示，各種I/O裝置1814可被耦合至第一匯流排1816，連同匯流排橋1818，其係將第一匯流排1816耦合至第二匯流排1820。於一實施例中，一或更多額外處理器1815(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排1816。於一實施例中，第二匯流排1820可為低管腳數(LPC)匯流排。各個裝置可被 耦合至第二匯流排1820，其包括(例如)鍵盤/滑鼠1822、通訊裝置1827、及資料儲存單元1828，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料1830)，於一實施例中。此外，音頻I/O 1824可被耦合至第二匯流排1820。注意：其他架構是可能的。例如，取代圖18之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖19，其顯示依據本發明之實施例的第二更特定範例系統1900之方塊圖。圖18與19中之類似元件具有類似的參考數字，且圖18之某些形態已從圖19省略以免混淆圖19之其他形態。
圖19闡明其處理器1870、1880可包括集成記憶體及I/O控制邏輯(「CL」)1872和1882，個別地。因此，CL 1872、1882包括集成記憶體控制器單元並包括I/O控制邏輯。圖19闡明其不僅記憶體1832、1834被耦合至CL 1872、1882，同時其I/O裝置1914亦被耦合至控制邏輯1872、1882。舊有I/O裝置1915被耦合至晶片組1890。
現在參考圖20，其顯示依據本發明之一實施例的SoC 2000之方塊圖。圖16中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖20中，互連單元2002被耦合至：應用程式處理器2010，其包括一組一或更多核心192A-N及共享快取單元1606；系統代理單元1610；匯流排控制器單元1616；集 成記憶體控制器單元1614；一組一或更多共處理器2020，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元2030；直接記憶體存取(DMA)單元2032；及顯示單元2040，用以耦合至一或更多外部顯示。於一實施例中，共處理器2020包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖18中所示之碼1830)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言，假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解 讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二元翻譯、碼變形等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖21為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖21顯示一種高階語言2102之程式可使用x86編譯器2104而被編譯以產生x86二元碼2106，其可由具有至少一x86指令集核心之處理器2116來本機地執行。具有至少一x86指令集核心之處理器2116代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86 編譯器2104代表一種編譯器，其可操作以產生x86二元碼2106(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器2116上。類似地，圖21顯示高階語言2102之程式可使用替代的指令集編譯器2108而被編譯以產生替代的指令集二元碼2110，其可由沒有至少一x86指令集核心之處理器2114來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心之處理器)。指令轉換器2112被用以將x86二元碼2106轉換為其可由沒有至少一x86指令集核心之處理器2114來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼2110，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器2112代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼2106。
針對設備之任一者所述之組件、特徵、及細節亦可選擇性地應用於其在實施例中可由及/或以此類設備所履行的方法之任一者。文中所述的處理器之任一者可被包括於文中所揭露的電腦系統之任一者。於某些實施例中，電腦系統可包括動態隨機存取記憶體(DRAM)。替代地，電腦系統可包括其不需被更新之揮發性記憶體的類型或者快 閃記憶體。文中所揭露之指令可被履行以文中所示之任何處理器，其具有文中所示之任何微架構，於文中所示之任何系統上。
於說明書及申請專利範圍中，術語「耦合」及/或「連接」(連同其衍生詞)可被使用。這些術語並非被用為彼此的同義詞。反之，於實施例中，「連接」可被用以指示其二或更多元件係彼此直接地實體及/或電氣接觸。「耦合」可表示二或更多元件係彼此直接地物理及/或電氣接觸。然而，「耦合」亦可表示其二或更多元件不是彼此直接接觸，而仍彼此合作或互動。例如，執行單元可透過一或更多中間組件而與暫存器及/或解碼單元耦合。於圖形中，箭號被用以顯示連接或耦合。
於說明書及/或申請專利範圍中，術語「邏輯」、「單元」、「模組」、或「組件」可已被使用。這些術語之各者可被用以指稱硬體、韌體、或其各種組合。於範例實施例中，這些術語之各者可指稱積體電路、特定應用積體電路、類比電路、數位電路、編程邏輯裝置、包括指令之記憶體裝置等等，以及其各種組合。於某些實施例中，這些可包括至少某些硬體(例如，電晶體、閘極、其他電路組件等等)。
術語「及/或」可已被使用。如文中所使用者，術語「及/或」表示一者或另一者或兩者(例如，A及/或B表示A或B或A與B兩者)。
於以上說明中，已提出數個特定細節以提供實施例之 透徹瞭解。然而，其他實施例可被實行而無這些特定的細節。本發明之範圍並非由以上所提供的特定範例來決定，而僅由底下的申請專利範圍來決定。於其他例子中，眾所周知的電路、結構、裝置、及操作已被顯示於方塊圖形式及/或無細節地，以避免妨礙對描述之瞭解。在適當情況下，參考數字、或參考數字之末端部已被重複於圖形中以指示相應的或類似的元件，其可選擇性地具有類似的或相同的特性，除非另有指明或清楚明白的。
某些操作可由硬體組件來履行，或者可被實施以機器可執行或電路可執行指令，其可被用以致使及/或導致以指令編程之機器、電路、或硬體組件(例如，處理器、處理器之部分、電路等等)履行該些操作。該些操作亦可選擇性地由硬體與軟體之組合來履行。處理器、機器、電路、或硬體可包括特定或特殊的電路或其他邏輯(例如，潛在地與韌體及/或軟體結合之硬體)，其可操作以執行及/或處理指令並回應於該指令而儲存結果。
某些實施例包括製造物件(例如，電腦程式產品)，其包括機器可讀取媒體。媒體可包括一種機制，其係以可由機器讀取之形式提供(例如，儲存)資訊。機器可讀取媒體可提供(或於其上儲存)指令或指令序列，其(假如及/或當由機器執行時)可操作以致使機器履行及/或導致機器履行文中所揭露的操作、方法、或技術之一。
於某些實施例中，機器可讀取媒體可包括非暫態機器可讀取儲存媒體。例如，非暫態機器可讀取儲存媒體可包 括軟碟、光學儲存媒體、光碟、光學資料儲存裝置、CD-ROM、磁碟、磁光碟、唯讀記憶體(ROM)、可編程ROM(PROM)、可抹除且可編程ROM(EPROM)、電可抹除且可編程ROM(EEPROM)、隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、快閃記憶體、相位改變記憶體、非揮發性記憶體、非揮發性資料儲存裝置、非暫態記憶體、非暫態資料儲存裝置等等。非暫態機器可讀取儲存媒體不包括暫態傳播信號。於某些實施例中，儲存媒體可包括有形媒體，其包括固態物質。
適當機器之範例包括(但不限定於)通用處理器、特殊用途處理器、數位邏輯電路、積體電路等等。適當機器之又其他範例包括電腦系統或其他電子裝置，其包括處理器、數位邏輯電路、或積體電路。此類電腦系統或電子裝置之範例包括(但不限定於)桌上型電腦、膝上型電腦、筆記型電腦、平板電腦、小筆電、智慧型手機、行動電話、伺服器、網路裝置(例如，路由器及開關)、行動網際網路裝置(MID)、媒體播放器、智慧電視、桌上型易網機、機上盒、及視頻遊戲控制器。
遍及本說明書針對「一實施例」、「實施例」、「一或更多實施例」、「某些實施例」(舉例而言)之參考係指示其特定特徵可被包括於本發明之實施中但並不一定必要。類似地，於說明書中，各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助 瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反應其本發明需要比各申請專利範圍中所明確記載之更多特徵的企圖。反之，如以下申請專利範圍所反應者，發明性形態在於比單一所揭露實施例之所有特徵更少的特徵。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身可獨立成為本發明之一分離的實施例。
範例實施例
下列範例係有關進一步的實施例。範例中之明確細節可被使用於一或更多實施例中的任何地方。
範例1為一種積體電路，包括保護容器存取控制邏輯，用以履行一組存取控制檢查並用以判定容許裝置保護容器模組(DPCM)；及輸入及/或輸出(I/O)裝置，用以透過直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一來安全地通訊。此判定被執行在已判定以下情形之後：至少該DPCM和該I/O裝置被彼此映射、與該通訊相關的存取位址解析入保護容器記憶體、以及該存取位址所解析入之該保護容器記憶體的頁容許DMA和MMIO之該一者。
範例2包括範例1之積體電路，其中該一者為DMA。
範例3包括範例2之積體電路，其中該保護容器存取控制邏輯係用以判定容許該I/O裝置存取該保護容器記憶 體之該頁。
範例4包括範例2之積體電路，其中該存取位址應來自該I/O裝置且應伴隨以相應於該I/O裝置的啟動器之安全性屬性(SAI)。同時，該保護容器存取控制邏輯係用以判定其該DPCM與該I/O裝置係藉由使用該I/O裝置之該SAI而被彼此映射，以獲得映射至裝置映射表中之該I/O裝置的該SAI之DPCM識別符並判定其從該表所獲得之該DPCM識別符係相應於該DPCM。
範例5包括範例2之積體電路，其中該保護容器存取控制邏輯係用以存取容許的實體位址，其應已被事先地儲存於保護容器頁元資料結構中；且係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其該存取位址係與該容許的實體位址相容以後。
範例6包括範例5之積體電路，進一步包括用以解碼指令之解碼單元、及與該解碼單元耦合之執行單元，該執行單元係回應於該指令以將該容許的實體位址儲存於該保護容器頁元資料結構中。
範例7包括範例2之積體電路，其中該保護容器存取控制邏輯係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其該頁具有專屬於容許安全DMA之類型以後。
範例8包括範例2之積體電路，其中該保護容器存取控制邏輯包括I/O記憶體管理單元(MMU)。
範例9包括範例1之積體電路，其中該一者為 MMIO。
範例10包括範例9之積體電路，進一步包括記憶體管理單元(MMU)，用以將一解析至該保護容器記憶體之該頁的位址轉換至針對該I/O裝置之MMIO位址。
範例11包括範例9之積體電路，其中該保護容器存取控制邏輯係用以提供安全識別符以伴隨從該DPCM至該I/O裝置之存取。同時，安全識別符係用以針對該I/O裝置認證其該存取係來自一被映射至該I/O裝置之DPCM。
範例12包括範例9之積體電路，其中該保護容器存取控制邏輯係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其該頁具有專屬於容許安全MMIO之類型以後。
範例13包括範例9之積體電路，其中該保護容器存取控制邏輯包括記憶體管理單元(MMU)。
範例14包括範例1至13的任一者之積體電路，其中該保護容器存取控制邏輯係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其存取類型係與針對其應被儲存於保護容器頁元資料結構中之該頁的一或更多容許的存取類型相容以後。
範例15包括範例1至13的任一者之積體電路，其中該保護容器存取控制邏輯係用以判定不容許任何其他保護容器模組存取該保護容器記憶體之該頁、以及任何特權系統軟體模組存取該保護容器記憶體之該頁。
範例16為一種於積體電路中之方法，包括判定其裝 置保護容器模組(DPCM)與輸入及/或輸出(I/O)裝置係彼此映射。該方法亦包括判定其與藉由該DPCM與該I/O裝置之一者的嘗試存取相關的存取位址係解析入保護容器記憶體。該方法亦包括判定其該存取位址所解析入之該保護容器記憶體的頁係容許DMA與MMIO之一。該方法亦包括判定容許該DPCM與該I/O裝置透過該保護容器記憶體之該頁以安全地彼此通訊。
範例17包括範例16之方法，其中判定包括判定容許該DPCM和該I/O裝置履行安全DMA，並進一步包括容許該I/O裝置存取該保護容器記憶體之該頁中的資料。
範例18包括範例16之方法，其中判定包括判定容許該DPCM和該I/O裝置履行安全MMIO。
範例19為一種包括互連之電腦系統、及與該互連耦合之處理器。該處理器係用以履行一組存取控制檢查並用以判定容許裝置保護容器模組(DPCM)；及輸入及/或輸出(I/O)裝置係用以透過直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一來安全地通訊。此判定被執行在已判定至少以下情形之後：該DPCM和該I/O裝置被彼此映射、與該通訊相關的存取位址解析入保護容器記憶體、以及該存取位址所解析入之該保護容器記憶體的頁容許DMA和MMIO之該一者。該電腦系統亦包括與該互連耦合之動態隨機存取記憶體(DRAM)。該DRAM可選擇性地儲存該DPCM，其中該DPCM包括裝置驅動器指令，用以於使用者等級的特權與該I/O裝置通訊。
範例20包括範例19之電腦系統，其中該一者為DMA。
範例21為一種包括非暫態機器可讀取儲存媒體之製造物件。一種儲存指令之非暫態機器可讀取儲存媒體，假如由機器所執行則該些指令係致使該機器履行包括以下之操作：從保護容器記憶體中之保護容器模組請求其輸入及/或輸出(I/O)裝置被映射至該保護容器模組、存取其容許直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一者的該保護容器記憶體中之頁、及透過該保護容器記憶體中之該頁而以該I/O裝置履行DMA和MMIO之該一者。
範例22包括範例21之製造物件，其中假如被執行的話致使該機器以該I/O裝置履行DMA和MMIO之該一者的該些指令包含其假如被執行的話致使該機器以該I/O裝置履行該DMA之指令。
範例23包括範例21至22的任一者之製造物件，其中該些指令包括單指令，其假如由該機器所執行的話係用以致使該機器將一頁組態成專屬於安全DMA之類型。
範例24包括範例21之製造物件，其中假如被執行的話致使該機器以該I/O裝置履行DMA和MMIO之該一者的該些指令包含其假如被執行的話致使該機器以該I/O裝置履行該MMIO之指令。
範例25包括範例21及24的任一者之製造物件，其中該些指令包括單指令，其假如由該機器所執行的話係用 以致使該機器將一頁組態成專屬於安全MMIO之類型。
範例26包括範例1至13的任一者之處理器，進一步包括用以預測分支之選擇性分支預測單元、及與該分支預測單元耦合之選擇性指令預提取單元，該指令預提取單元係用以預提取指令。該處理器亦可選擇性地包括：與該指令預提取單元耦合之選擇性第1階(L1)指令快取，該L1指令快取係用以儲存指令、用以儲存資料之選擇性L1資料快取、及用以儲存資料和指令之選擇性第2階(L2)快取。該處理器亦可選擇性地包括與該解碼單元、該L1指令快取、和該L2快取耦合之指令提取單元。該處理器亦可選擇性地包括：暫存器重新命名單元，用以重新命名暫存器、選擇性排程器，用以排程一或更多操作以供執行、及選擇性確認單元，用以確認執行結果。
範例27為一種用以履行或者可操作以履行範例16至18的任一者之方法的處理器或其他設備。
範例28為一種包括用以履行範例16至18的任一者之方法的機構之處理器或其他設備。
範例29為一種包括用以履行範例16至18的任一者之方法的模組及/或單元及/或邏輯及/或電路及/或機構之任何組合的處理器。
範例30為一種包括選擇性非暫態機器可讀取媒體之製造物件，該機器可讀取媒體係選擇性地儲存或者提供指令，假如及/或當由處理器、電腦系統、電子裝置、或其他機器所執行時，則該指令係操作以致使該機器履行範例 16至18的任一者之方法。
範例31為一種實質上如文中所述的處理器或其他設備。
範例32為一種可操作以履行實質上如文中所述的任何方法之處理器或其他設備。
100‧‧‧電腦系統
101‧‧‧保護容器記憶體
102‧‧‧I/O保護容器模組
103‧‧‧保護容器頁
104‧‧‧處理器
105‧‧‧保護容器架構
106‧‧‧保護容器存取控制邏輯
107‧‧‧I/O裝置
108‧‧‧第一選擇性耦合機制
109‧‧‧第三選擇性耦合機制
110‧‧‧第二選擇性耦合機制

Claims (25)

  1. 一種積體電路，包含：保護容器存取控制邏輯，用以履行一組存取控制檢查；及用以判定容許裝置保護容器模組(DPCM)和輸入及/或輸出(I/O)裝置透過直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一者來安全地通訊，在此判定之前已判定至少：該DPCM和該I/O裝置被彼此映射；與該通訊相關的存取位址解析入保護容器記憶體；以及該存取位址所解析入之該保護容器記憶體的頁容許該DMA和MMIO之一者。
  2. 如申請專利範圍第1項之積體電路，其中該一者為DMA。
  3. 如申請專利範圍第2項之積體電路，其中該保護容器存取控制邏輯係用以判定容許該I/O裝置存取該保護容器記憶體之該頁。
  4. 如申請專利範圍第2項之積體電路，其中該存取位址應來自該I/O裝置且應伴隨以相應於該I/O裝置的啟動器之安全性屬性(SAI)，及其中該保護容器存取控制邏輯係用以判定其該DPCM與該I/O裝置係藉由使用該I/O裝置之該SAI而被彼此映射，以獲得映射至裝置映射表中之該I/O裝置的該SAI之DPCM識別符並判定其從該表所獲得之該DPCM識別符係相應於該DPCM。
  5. 如申請專利範圍第2項之積體電路，其中該保護容器存取控制邏輯係用以存取容許的實體位址，其應已被事先地儲存於保護容器頁元資料結構中；且係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其該存取位址係與該容許的實體位址相容以後。
  6. 如申請專利範圍第5項之積體電路，進一步包含：用以解碼指令之解碼單元；及與該解碼單元耦合之執行單元，該執行單元係回應於該指令以將該容許的實體位址儲存於該保護容器頁元資料結構中。
  7. 如申請專利範圍第2項之積體電路，其中該保護容器存取控制邏輯係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其該頁具有專屬於容許安全DMA之類型以後。
  8. 如申請專利範圍第2項之積體電路，其中該保護容器存取控制邏輯包含I/O記憶體管理單元(MMU)。
  9. 如申請專利範圍第1項之積體電路，其中該一者為MMIO。
  10. 如申請專利範圍第9項之積體電路，進一步包含記憶體管理單元(MMU)，用以將一解析至該保護容器記憶體之該頁的位址轉換至針對該I/O裝置之MMIO位址。
  11. 如申請專利範圍第9項之積體電路，其中該保護 容器存取控制邏輯係用以提供安全識別符以伴隨從該DPCM至該I/O裝置之存取，及其中該安全識別符係用以針對該I/O裝置認證其該存取係來自一被映射至該I/O裝置之DPCM。
  12. 如申請專利範圍第9項之積體電路，其中該保護容器存取控制邏輯係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其該頁具有專屬於容許安全MMIO之類型以後。
  13. 如申請專利範圍第9項之積體電路，其中該保護容器存取控制邏輯包含記憶體管理單元(MMU)。
  14. 如申請專利範圍第1項之積體電路，其中該保護容器存取控制邏輯係用以判定容許該DPCM和該I/O裝置安全地通訊，在已判定其存取類型係與針對其應被儲存於保護容器頁元資料結構中之該頁的一或更多容許的存取類型相容以後。
  15. 如申請專利範圍第1項之積體電路，其中該保護容器存取控制邏輯係用以判定不容許：任何其他保護容器模組存取該保護容器記憶體之該頁；以及任何特權系統軟體模組存取該保護容器記憶體之該頁。
  16. 一種於積體電路中之方法，包含：判定其裝置保護容器模組(DPCM)與輸入及/或輸出(I/O)裝置係彼此映射； 判定其與藉由該DPCM與該I/O裝置之一者的嘗試存取相關的存取位址係解析入保護容器記憶體；及判定其該存取位址所解析入之該保護容器記憶體的頁容許DMA和MMIO之一者；及判定容許該DPCM與該I/O裝置透過該保護容器記憶體之該頁以安全地彼此通訊。
  17. 如申請專利範圍第16項之方法，其中判定包含判定容許該DPCM和該I/O裝置履行安全DMA，並進一步包含容許該I/O裝置存取該保護容器記憶體之該頁中的資料。
  18. 如申請專利範圍第16項之方法，其中判定包含判定容許該DPCM和該I/O裝置履行安全MMIP。
  19. 一種電腦系統，包含：互連；與該互連耦合之處理器，該處理器係用以履行一組存取控制檢查；及用以判定容許裝置保護容器模組(DPCM)和輸入及/或輸出(I/O)裝置透過直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一者來安全地通訊，在此判定之前已判定至少：該DPCM和該I/O裝置被彼此映射；與該通訊相關的存取位址解析入保護容器記憶體；以及該存取位址所解析入之該保護容器記憶體的頁容許該DMA和MMIO之一者；及 與該互連耦合之動態隨機存取記憶體(DRAM)，該DRAM儲存該DPCM，其中該DPCM包括裝置驅動器指令，用以於使用者等級的特權與該I/O裝置通訊。
  20. 如申請專利範圍第19項之電腦系統，其中該一者為DMA。
  21. 一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體儲存指令，假如由機器所執行則該些指令係用以致使該機器履行包含以下之操作：從保護容器記憶體中之保護容器模組請求其輸入及/或輸出(I/O)裝置被映射至該保護容器模組；存取其容許直接記憶體存取(DMA)和記憶體映射輸入/輸出(MMIO)之一者的該保護容器記憶體中之頁；及透過該保護容器記憶體中之該頁而以該I/O裝置履行該DMA和MMIO之一者。
  22. 如申請專利範圍第21項之製造物件，其中假如被執行的話致使該機器以該I/O裝置履行該DMA和MMIO之一者的該些指令包含其假如被執行的話致使該機器以該I/O裝置履行該DMA之指令。
  23. 如申請專利範圍第22項之製造物件，其中該些指令包括單指令，其假如由該機器所執行的話係用以致使該機器將一頁組態成專屬於安全DMA之類型。
  24. 如申請專利範圍第21項之製造物件，其中假如被執行的話致使該機器以該I/O裝置履行該DMA和 MMIO之一者的該些指令包含其假如被執行的話致使該機器以該I/O裝置履行該MMIO之指令。
  25. 如申請專利範圍第24項之製造物件，其中該些指令包括單指令，其假如由該機器所執行的話係用以致使該機器將一頁組態成專屬於安全MMIO之類型。
TW105125467A 2015-09-25 2016-08-10 用於容許安全通訊之積體電路、方法及製造物件 TWI705353B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/866,478 2015-09-25
US14/866,478 US10664179B2 (en) 2015-09-25 2015-09-25 Processors, methods and systems to allow secure communications between protected container memory and input/output devices

Publications (2)

Publication Number Publication Date
TW201729137A true TW201729137A (zh) 2017-08-16
TWI705353B TWI705353B (zh) 2020-09-21

Family

ID=58387274

Family Applications (3)

Application Number Title Priority Date Filing Date
TW105125467A TWI705353B (zh) 2015-09-25 2016-08-10 用於容許安全通訊之積體電路、方法及製造物件
TW112122814A TW202418133A (zh) 2015-09-25 2016-08-10 用於容許安全通訊之積體電路、方法及電腦系統
TW109129920A TWI808342B (zh) 2015-09-25 2016-08-10 用於容許安全通訊之積體電路、方法及電腦系統

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW112122814A TW202418133A (zh) 2015-09-25 2016-08-10 用於容許安全通訊之積體電路、方法及電腦系統
TW109129920A TWI808342B (zh) 2015-09-25 2016-08-10 用於容許安全通訊之積體電路、方法及電腦系統

Country Status (5)

Country Link
US (3) US10664179B2 (zh)
CN (1) CN108027779B (zh)
DE (1) DE112016004330T5 (zh)
TW (3) TWI705353B (zh)
WO (1) WO2017052916A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI719420B (zh) * 2018-03-20 2021-02-21 日商三菱電機股份有限公司 資訊處理裝置、資訊處理方法及程式
TWI838460B (zh) * 2019-03-08 2024-04-11 美商萬國商業機器公司 用於安全介面控制件之通信介面之電腦實施的方法、電腦系統及電腦程式產品

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9621948B2 (en) * 2015-01-29 2017-04-11 Universal Electronics Inc. System and method for prioritizing and filtering CEC commands
US10664179B2 (en) * 2015-09-25 2020-05-26 Intel Corporation Processors, methods and systems to allow secure communications between protected container memory and input/output devices
US10585809B2 (en) * 2016-04-01 2020-03-10 Intel Corporation Convolutional memory integrity
US10572687B2 (en) * 2016-04-18 2020-02-25 America as represented by the Secretary of the Army Computer security framework and hardware level computer security in an operating system friendly microprocessor architecture
TWI627860B (zh) * 2016-05-31 2018-06-21 晨星半導體股份有限公司 影音處理裝置與方法
US10310990B2 (en) * 2016-06-24 2019-06-04 Hewlett Packard Enterprise Development Lp Direct memory access encryption with application provided keys
US10721067B2 (en) * 2016-08-10 2020-07-21 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Secure processor for multi-tenant cloud workloads
US20180063201A1 (en) * 2016-08-25 2018-03-01 Tianhu Zhang Device and method for managing a communication interface of a communication device
US10650139B2 (en) * 2017-06-12 2020-05-12 Daniel Maurice Lerner Securing temporal digital communications via authentication and validation for wireless user and access devices with securitized containers
WO2018231697A1 (en) * 2017-06-12 2018-12-20 Daniel Maurice Lerner Securitization of temporal digital communications with authentication and validation of user and access devices
US10496853B2 (en) * 2017-06-30 2019-12-03 Phoenix Technologies Ltd. Securing a host machine against direct memory access (DMA) attacks via expansion card slots
US11386017B2 (en) * 2018-06-20 2022-07-12 Intel Corporation Technologies for secure authentication and programming of accelerator devices
GB201810653D0 (en) * 2018-06-28 2018-08-15 Nordic Semiconductor Asa Secure peripheral interconnect
US11659003B2 (en) * 2018-08-30 2023-05-23 International Business Machines Corporation Safe shell container facilitating inspection of a virtual container
US11308203B2 (en) * 2019-01-11 2022-04-19 Microsoft Technology Licensing, Llc Side-channel protection
US11640317B2 (en) * 2019-03-11 2023-05-02 Qualcomm Incorporated Hardware co-ordination of resource management in distributed systems
LU101360B1 (en) * 2019-08-26 2021-03-11 Microsoft Technology Licensing Llc Pinned physical memory supporting direct memory access for virtual memory backed containers
US11347875B2 (en) 2020-01-28 2022-05-31 Intel Corporation Cryptographic separation of memory on device with use in DMA protection
US11748011B2 (en) 2021-03-31 2023-09-05 Silicon Motion, Inc. Control method of flash memory controller and associated flash memory controller and storage device
US11733895B2 (en) 2021-03-31 2023-08-22 Silicon Motion, Inc. Control method of flash memory controller and associated flash memory controller and storage device
US11763041B2 (en) * 2021-04-28 2023-09-19 SK Hynix Inc. Data storage device performing in-storage processing
CN113486410B (zh) * 2021-06-30 2023-11-21 海光信息技术股份有限公司 一种保护数据安全的方法、cpu核、cpu芯片和电子设备
US12045471B2 (en) * 2021-07-27 2024-07-23 International Business Machines Corporation Secure memory isolation for secure endpoints
US20240220298A1 (en) * 2022-12-29 2024-07-04 Advanced Micro Devices, Inc Life cycle management for device input/output interfaces in virtualized environments

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987557A (en) * 1997-06-19 1999-11-16 Sun Microsystems, Inc. Method and apparatus for implementing hardware protection domains in a system with no memory management unit (MMU)
US6044415A (en) 1998-02-27 2000-03-28 Intel Corporation System for transferring I/O data between an I/O device and an application program's memory in accordance with a request directly over a virtual connection
US6510522B1 (en) * 1998-11-20 2003-01-21 Compaq Information Technologies Group, L.P. Apparatus and method for providing access security to a device coupled upon a two-wire bidirectional bus
US6662242B2 (en) * 2001-04-17 2003-12-09 International Business Machines Corporation Method for PCI IO using PCI device memory mapping in a logically partitioned system
US7216204B2 (en) * 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US6785790B1 (en) * 2002-05-29 2004-08-31 Advanced Micro Devices, Inc. Method and apparatus for storing and retrieving security attributes
EP1563388A2 (en) * 2002-11-18 2005-08-17 ARM Limited Secure memory for protecting against malicious programs
GB0226875D0 (en) * 2002-11-18 2002-12-24 Advanced Risc Mach Ltd Control of access to a memory by a device
US7552436B2 (en) * 2003-11-25 2009-06-23 International Business Machines Memory mapped input/output virtualization
TWI383294B (zh) * 2004-05-25 2013-01-21 Hewlett Packard Development Co 用以識別資料通訊架構之構件的系統
US7475166B2 (en) * 2005-02-28 2009-01-06 International Business Machines Corporation Method and system for fully trusted adapter validation of addresses referenced in a virtual host transfer request
US7543131B2 (en) 2005-08-12 2009-06-02 Advanced Micro Devices, Inc. Controlling an I/O MMU
US7725619B2 (en) 2005-09-15 2010-05-25 International Business Machines Corporation Data processing system and method that permit pipelining of I/O write operations and multiple operation scopes
US7739474B2 (en) 2006-02-07 2010-06-15 International Business Machines Corporation Method and system for unifying memory access for CPU and IO operations
EP2164020B1 (en) * 2007-05-11 2014-02-26 Nagrastar L.L.C. Apparatus for controlling processor execution in a secure environment
JP2008299611A (ja) 2007-05-31 2008-12-11 Toshiba Corp メモリセキュリティ装置
CN101520738A (zh) * 2008-02-27 2009-09-02 黄歆媚 基于设备访存管理技术的虚拟机系统及其设备访问方法
US7908457B2 (en) * 2008-05-05 2011-03-15 International Business Machines Corporation Retaining an association between a virtual address based buffer and a user space application that owns the buffer
US9087200B2 (en) 2009-12-22 2015-07-21 Intel Corporation Method and apparatus to provide secure application execution
US8972746B2 (en) 2010-12-17 2015-03-03 Intel Corporation Technique for supporting multiple secure enclaves
JP5700481B2 (ja) 2011-06-29 2015-04-15 インテル・コーポレーション 整合性チェック及びリプレーアタックからの保護を行って、メモリを暗号化するための方法及び装置
US8631212B2 (en) * 2011-09-25 2014-01-14 Advanced Micro Devices, Inc. Input/output memory management unit with protection mode for preventing memory access by I/O devices
US9389933B2 (en) * 2011-12-12 2016-07-12 Microsoft Technology Licensing, Llc Facilitating system service request interactions for hardware-protected applications
US9053042B2 (en) * 2012-06-27 2015-06-09 Intel Corporation Method, system, and device for modifying a secure enclave configuration without changing the enclave measurement
US8745713B1 (en) 2012-08-31 2014-06-03 Cloud Cover Safety, Inc. Method and service for securing a system networked to a cloud computing environment from malicious code attacks
US9769123B2 (en) * 2012-09-06 2017-09-19 Intel Corporation Mitigating unauthorized access to data traffic
KR102017828B1 (ko) * 2012-10-19 2019-09-03 삼성전자 주식회사 보안 관리 유닛, 상기 보안 관리 유닛을 포함하는 호스트 컨트롤러 인터페이스, 상기 호스트 컨트롤러 인터페이스의 동작 방법, 및 상기 호스트 컨트롤러 인터페이스를 포함하는 장치들
US9519803B2 (en) 2012-11-30 2016-12-13 Intel Corporation Secure environment for graphics processing units
US9729309B2 (en) 2012-12-19 2017-08-08 Intel Corporation Securing data transmission between processor packages
US9189411B2 (en) 2012-12-28 2015-11-17 Intel Corporation Logging in secure enclaves
US9323686B2 (en) 2012-12-28 2016-04-26 Intel Corporation Paging in secure enclaves
US9720843B2 (en) * 2012-12-28 2017-08-01 Intel Corporation Access type protection of memory reserved for use by processor logic
US9747102B2 (en) 2012-12-28 2017-08-29 Intel Corporation Memory management in secure enclaves
US20140189246A1 (en) 2012-12-31 2014-07-03 Bin Xing Measuring applications loaded in secure enclaves at runtime
US8959576B2 (en) * 2013-03-14 2015-02-17 Intel Corporation Method, apparatus, system for qualifying CPU transactions with security attributes
US9430384B2 (en) 2013-03-31 2016-08-30 Intel Corporation Instructions and logic to provide advanced paging capabilities for secure enclave page caches
US8955144B2 (en) 2013-06-28 2015-02-10 Intel Corporation Protecting information processing system secrets from debug attacks
US9276750B2 (en) 2013-07-23 2016-03-01 Intel Corporation Secure processing environment measurement and attestation
US20150033034A1 (en) 2013-07-23 2015-01-29 Gideon Gerzon Measuring a secure enclave
US9698989B2 (en) 2013-07-23 2017-07-04 Intel Corporation Feature licensing in a secure processing environment
US9767044B2 (en) 2013-09-24 2017-09-19 Intel Corporation Secure memory repartitioning
US9983894B2 (en) * 2013-09-25 2018-05-29 Facebook, Inc. Method and system for providing secure system execution on hardware supporting secure application execution
US9471350B2 (en) 2013-09-26 2016-10-18 Intel Corporation Live migration of virtualized systems
US9355262B2 (en) 2013-12-27 2016-05-31 Intel Corporation Modifying memory permissions in a secure processing environment
US9311508B2 (en) * 2013-12-27 2016-04-12 Intel Corporation Processors, methods, systems, and instructions to change addresses of pages of secure enclaves
US9703715B2 (en) 2013-12-28 2017-07-11 Intel Corporation Shared memory in a secure processing environment
EP2894588B1 (en) * 2014-01-13 2018-08-15 Nxp B.V. Data processing device, method for executing an application and computer program product
US9792448B2 (en) 2014-02-28 2017-10-17 Advanced Micro Devices, Inc. Cryptographic protection of information in a processing system
US9558005B2 (en) 2014-05-19 2017-01-31 Intel Corporation Reliable and deterministic live migration of virtual machines
US20160085695A1 (en) * 2014-09-24 2016-03-24 Intel Corporation Memory initialization in a protected region
US10726162B2 (en) 2014-12-19 2020-07-28 Intel Corporation Security plugin for a system-on-a-chip platform
US9710622B2 (en) 2015-02-23 2017-07-18 Intel Corporation Instructions and logic to fork processes of secure enclaves and establish child enclaves in a secure enclave page cache
WO2016154786A1 (en) 2015-03-27 2016-10-06 Intel Corporation Technologies for virtual machine migration
US10467048B2 (en) 2015-06-26 2019-11-05 Intel Corporation Techniques for virtual machine migration
US20160378684A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Multi-page check hints for selective checking of protected container page versus regular page type indications for pages of convertible memory
US9710401B2 (en) 2015-06-26 2017-07-18 Intel Corporation Processors, methods, systems, and instructions to support live migration of protected containers
US9942035B2 (en) 2015-08-18 2018-04-10 Intel Corporation Platform migration of secure enclaves
US9904805B2 (en) 2015-09-23 2018-02-27 Intel Corporation Cryptographic cache lines for a trusted execution environment
US10664179B2 (en) 2015-09-25 2020-05-26 Intel Corporation Processors, methods and systems to allow secure communications between protected container memory and input/output devices
CN107924328B (zh) 2015-09-25 2023-06-06 英特尔公司 选择虚拟机进行迁移的技术
US10534724B2 (en) 2015-12-24 2020-01-14 Intel Corporation Instructions and logic to suspend/resume migration of enclaves in a secure enclave page cache
US10353831B2 (en) 2015-12-24 2019-07-16 Intel Corporation Trusted launch of secure enclaves in virtualized environments
US20170277898A1 (en) 2016-03-25 2017-09-28 Advanced Micro Devices, Inc. Key management for secure memory address spaces
US10176122B2 (en) 2016-10-19 2019-01-08 Advanced Micro Devices, Inc. Direct memory access authorization in a processing system
US20180165224A1 (en) 2016-12-12 2018-06-14 Ati Technologies Ulc Secure encrypted virtualization

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI719420B (zh) * 2018-03-20 2021-02-21 日商三菱電機股份有限公司 資訊處理裝置、資訊處理方法及程式
US11656898B2 (en) 2018-03-20 2023-05-23 Mitsubishi Electric Corporation Information processing device, method, and program
TWI838460B (zh) * 2019-03-08 2024-04-11 美商萬國商業機器公司 用於安全介面控制件之通信介面之電腦實施的方法、電腦系統及電腦程式產品

Also Published As

Publication number Publication date
DE112016004330T5 (de) 2018-09-06
US10664179B2 (en) 2020-05-26
US20170090800A1 (en) 2017-03-30
CN108027779B (zh) 2022-11-01
CN108027779A (zh) 2018-05-11
US11531475B2 (en) 2022-12-20
TWI808342B (zh) 2023-07-11
TW202418133A (zh) 2024-05-01
TW202111587A (zh) 2021-03-16
US20230266888A1 (en) 2023-08-24
US20200393977A1 (en) 2020-12-17
WO2017052916A1 (en) 2017-03-30
TWI705353B (zh) 2020-09-21

Similar Documents

Publication Publication Date Title
TWI705353B (zh) 用於容許安全通訊之積體電路、方法及製造物件
TWI751731B (zh) 用以支援保護容器的即時遷移之處理器、方法、系統和指令
US11023622B2 (en) Processors, methods, systems, and instructions to determine whether to load encrypted copies of protected container pages into protected container memory
KR102318740B1 (ko) 보호 영역에서의 메모리 초기화
EP4152194B1 (en) Scalable virtual machine operation inside trust domains within the trust domain architecture
US8799673B2 (en) Seamlessly encrypting memory regions to protect against hardware-based attacks
US10263988B2 (en) Protected container key management processors, methods, systems, and instructions
US11455257B2 (en) Ultra-secure accelerators
TWI608378B (zh) 裝置與安全處理環境之間的介面
CN113934656A (zh) 使用密码保护的主机物理地址的安全地址转换服务
US20130276091A1 (en) Method and apparatus to tunnel messages to storage devices by overloading read/write commands
KR20150079405A (ko) 보안 처리 환경으로부터의 기능의 오프로딩
US20180053017A1 (en) Programmable logic device, information processing apparatus, and processing method
TW202326394A (zh) 用於針對信賴域實行輸入／輸出延伸之電路系統及方法
TW202242658A (zh) 在可信區域中執行共享虛擬記憶體的設備與方法
JP2010244584A (ja) 半導体装置、バスインターフェース装置、およびコンピュータシステム
JP2012119012A (ja) プロセッサ、バスインターフェース装置、およびコンピュータシステム