TW201729075A

TW201729075A - 壓縮資料解碼器

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Publication number: TW201729075A
Application number: TW105137010A
Authority: TW
Inventors: 蘇德赫 K. 薩帕席; 沙努 K. 馬修; 維克倫 B. 蘇瑞斯
Original assignee: 英特爾公司
Priority date: 2015-12-18
Filing date: 2016-11-14
Publication date: 2017-08-16
Also published as: US9564917B1; TWI731890B; WO2017105710A1

Abstract

一種處理器包括用於解碼壓縮資料的一執行單元。該執行單元包括一碼資訊陣列、一匹配邏輯單元、一碼值產生器及一解碼器。該碼資訊陣列包括一經預計算碼長度計數器及一經預計算最後碼。該匹配邏輯單元包括使用該碼資訊陣列以使該壓縮資料之一酬載的一區段與一匹配碼長度及一匹配碼索引匹配的邏輯。該碼值產生器包括用於將該匹配碼索引轉譯成一碼值的邏輯。該解碼器包括用於自該碼值及該匹配碼長度產生解壓縮資料的邏輯。

Description

壓縮資料解碼器

發明領域本發明係關於處理邏輯、微處理器及關聯指令集架構之領域，關聯指令集架構在由處理器或其他處理邏輯執行時執行邏輯、數學或其他功能操作。

發明背景多處理器系統正變得愈來愈常見。多處理器系統之應用包括自始至終進行動態域分割直至桌上型計算。處理器可利用儲存體以用於解碼壓縮資料。此外，處理器可利用串行處理以解碼壓縮資料。可使用DEFLATE演算法來壓縮資料。演算法可使用霍夫曼(Huffman)編碼以縮減資料之大小。壓縮資料解碼可用於諸如影像處理或視訊處理之媒體處理中。可穿戴物、物聯網(IoT)及無所不在的感測系統可包括霍夫曼編碼及解碼。

依據本發明之一實施例，係特地提出一種處理器，該處理器包含：一前端，該前端用於解碼至少一個指令，該指令用於解碼壓縮資料；一執行單元；一分配器，該分配器用於將該指令指派至該執行單元以執行該指令；其中，該執行單元包括：一碼資訊陣列，該碼資訊陣列包括：至少一個經預計算碼長度計數器，該經預計算碼長度計數器包括用於針對至少一個特定碼長度計數出現次數的邏輯，以及至少一個經預計算最後碼，該經預計算最後碼包括用於該特定碼長度的一最後可能碼；一匹配邏輯單元，該匹配邏輯單元包括使用該碼資訊陣列以使該壓縮資料之一酬載的一區段與一匹配碼長度及一匹配碼索引匹配的邏輯；一碼值產生器，該碼值產生器包括用於將該匹配碼索引轉譯成一碼值的邏輯；以及一解碼器，該解碼器包括用於自該碼值及該匹配碼長度而產生解壓縮資料的邏輯。

較佳實施例之詳細說明以下實施方式描述用於壓縮資料解碼器之指令及處理邏輯。該指令及處理邏輯可實施於無序處理器上。在以下實施方式中，闡述諸如處理邏輯、處理器類型、微架構條件、事件、啟用機制及類似者之眾多特定細節，以便提供對本發明之實施例之更透徹的理解。然而，熟習此項技術者應瞭解，可在無此等特定細節的情況下實踐實施例。另外，尚未詳細地展示一些熟知結構、電路及類似者以避免不必要地混淆本發明之實施例。

儘管以下實施例係參考處理器予以描述，但其他實施例適用於其他類型之積體電路及邏輯裝置。本發明之實施例之相似技術及教示可應用於可受益於較高管線輸送量及經改良效能的其他類型之電路或半導體裝置。本發明之實施例之教示適用於執行資料操縱之任一處理器或機器。然而，該等實施例並不限於執行512位元、256位元、128位元、64位元、32位元或16位元資料操作之處理器或機器，且可應用於可執行資料之操縱或管理之任一處理器及機器。此外，以下實施方式提供實例，且隨附圖式出於說明之目的而展示各種實例。然而，不應在限制性意義上解釋此等實例，此係因為該等實例僅僅意欲提供本發明之實施例之實例，而非提供本發明之實施例的所有可能實施方案之詳盡清單。

儘管以下實例在執行單元及邏輯電路之上下文中描述指令處置及散佈，但本發明之其他實施例可藉由儲存於機器可讀有形媒體上之資料或指令而實現，該資料或該等指令在由機器執行時致使機器執行與本發明之至少一個實施例一致的功能。在一個實施例中，與本發明之實施例相關聯的功能係以機器可執行指令予以體現。該等指令可用以致使可運用該等指令而規劃之一般用途或特殊用途處理器執行本發明之步驟。本發明之實施例可被提供為電腦程式產品或軟體，其可包括機器或電腦可讀媒體，該媒體具有儲存於其上之指令，該等指令可用以規劃電腦(或其他電子裝置)以執行根據本發明之實施例的一或多個操作。此外，本發明之實施例的步驟可由含有用於執行該等步驟之固定功能邏輯的特定硬體組件執行，或由經規劃電腦組件與固定功能硬體組件之任何組合執行。

用以規劃邏輯以執行本發明之實施例的指令可儲存於系統中之記憶體內，諸如DRAM、快取記憶體、快閃記憶體或其他儲存體。此外，該等指令可經由網路或藉由其他電腦可讀媒體而散佈。因此，機器可讀媒體可包括用於以可由機器(例如，電腦)讀取之形式儲存或傳輸資訊的任何機構，但不限於軟碟、光碟、緊密光碟唯讀記憶體(CD-ROM)及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電可抹除可規劃唯讀記憶體(EEPROM)、磁卡或光卡、快閃記憶體，或用於在網際網路上經由電、光學、聲學或其他形式之傳播信號(例如，載波、紅外線信號、數位信號等等)來傳輸資訊的有形機器可讀儲存體。因此，電腦可讀媒體可包括適合於以可由機器(例如，電腦)讀取之形式儲存或傳輸電子指令或資訊的任何類型之有形機器可讀媒體。

一設計可經歷各種階段：自建立至模擬至製造。表示設計之資料可以數種方式表示設計。首先，可使用硬體描述語言或另一功能描述語言來表示硬體，此在模擬中可為有用的。另外，可在設計程序之一些階段產生具有邏輯及/或電晶體閘極之電路層級模型。此外，在某一階段，設計可達到表示各種裝置在硬體模型中之實體置放的資料層級。在使用一些半導體製造技術之狀況下，表示硬體模型之資料可為指定各種特徵在用於用以生產積體電路之遮罩之不同遮罩層上之存在或不存在的資料。在設計之任何表示中，可以機器可讀媒體之任一形式儲存資料。記憶體或磁性或光學儲存體(諸如光碟)可為用以儲存資訊之機器可讀媒體，該資訊係經由經調變或以其他方式產生以傳輸此資訊之光波或電波而傳輸。當傳輸指示或攜載碼或設計之電載波時，在執行電信號之複製、緩衝或重新傳輸的程度上，可產生新複本。因此，通訊提供者或網路提供者可至少臨時地在有形機器可讀媒體上儲存體現本發明之實施例之技術的物品，諸如被編碼成載波之資訊。

在現代處理器中，數個不同執行單元可用以處理及執行多種碼及指令。一些指令之完成可較快，而其他指令之完成可花費數個時脈循環。指令之輸送量愈快，則處理器之總體效能愈好。因此，將有利的是使一樣多的指令儘可能快地執行。然而，可存在具有較大複雜性且在執行時間及處理器資源方面需要更多之某些指令，諸如浮點指令、載入/儲存操作、資料移動等等。

隨著較多電腦系統用於網際網路、文字及多媒體應用程式中，已隨著時間推移而引入額外處理器支援。在一個實施例中，一指令集可與一或多個電腦架構相關聯，該一或多個電腦架構包括資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及例外狀況處置，以及外部輸入及輸出(I/O)。

在一個實施例中，指令集架構(ISA)可由可包括用以實施一或多個指令集之處理器邏輯及電路的一或多個微架構實施。因此，具有不同微架構之處理器可共用共同指令集之至少一部分。舉例而言，Intel® Pentium 4處理器、Intel® Core™處理器及來自Sunnyvale CA之Advanced Micro Devices公司之處理器實施x86指令集之幾乎相同的版本(其中已運用較新版本而添加一些延伸)，但具有不同的內部設計。相似地，由其他處理器開發公司(諸如ARM Holdings有限公司、MIPS，或其使用人或採用者)設計之處理器可共用至少一部分一共同指令集，但可包括不同的處理器設計。舉例而言，可在使用新技術或熟知技術之不同微架構中以不同方式實施ISA之相同暫存器架構，包括專用實體暫存器、使用暫存器重新命名機制(例如，使用暫存器別名表格(RAT)之一或多個動態分配實體暫存器、重新排序緩衝器(ROB)及淘汰暫存器檔案。在一個實施例中，暫存器可包括一或多個暫存器、暫存器架構、暫存器檔案，或可為或可不為軟體規劃師可定址之其他暫存器集。

一指令可包括一或多個指令格式。在一個實施例中，指令格式可指示用以尤其指定待執行之運算及彼運算將被執行之運算元的各種欄位(位元之數目、位元之位置等等)。在一另外實施例中，一些指令格式可進一步由指令範本(或子格式)界定。舉例而言，給定指令格式之指令範本可被界定為具有指令格式之欄位的不同子集，及/或被界定為具有經不同解譯之給定欄位。在一個實施例中，指令可使用指令格式(且在被界定的情況下，以彼指令格式之指令範本中之給定者)予以表達，且指定或指示運算及運算元，該運算將對該等運算元進行運算。

科學、金融、自動向量化一般用途、RMS (辨識、採擷及合成)以及視覺及多媒體應用程式(例如，2D/3D圖形、影像處理、視訊壓縮/解壓縮、語音辨識演算法及音訊操縱)可需要對大量資料項目執行相同操作。在一個實施例中，單指令多資料(SIMD)指代致使處理器對多個資料元素執行操作的一類型之指令。SIMD技術可用於可邏輯上將暫存器中之位元劃分成數個固定大小或可變大小之資料元素的處理器中，該等資料元素中之每一者表示一單獨值。舉例而言，在一個實施例中，64位元暫存器中之位元可被組織為含有四個單獨16位元資料元素之源運算元，該等資料元素中之每一者表示一單獨16位元值。此類型之資料可被稱作「封裝」資料類型或「向量」資料類型，且此資料類型之運算元可被稱作封裝資料運算元或向量運算元。在一個實施例中，封裝資料項目或向量可為儲存於單一暫存器內之一連串封裝資料元素，且封裝資料運算元或向量運算元可為SIMD指令(或「封裝資料指令」或「向量指令」)之源或目的地運算元。在一個實施例中，SIMD指令指定待對兩個源向量運算元執行以產生具有相同或不同大小、具有相同或不同數目個資料元素且呈相同或不同資料元素次序之目的地向量運算元(亦被稱作結果向量運算元)的單一向量運算。

諸如由以下處理器使用之技術的SIMD技術已實現應用效能之顯著改良：Intel® Core™處理器，其具有包括x86、MMX™、串流SIMD延伸(SSE)、SSE2、SSE3、SSE4.1及SSE4.2指令之指令集；ARM處理器，諸如ARM Cortex®處理器家族，其具有包括向量浮點(VFP)及/或NEON指令之指令集；及MIPS處理器，諸如由中國科學院計算技術研究所開發之Loongson處理器家族(Core™及MMX™為Santa Clara, Calif.之Intel Corporation的註冊商標或商標)。

在一個實施例中，目的地及源暫存器/資料可為表示對應資料或操作之源及目的地之一般術語。在一些實施例中，其可由暫存器、記憶體或具有與所描繪之名稱或功能不同之名稱或功能的其他儲存區域實施。舉例而言，在一個實施例中，「DEST1」可為臨時儲存暫存器或其他儲存區域，而「SRC1」及「SRC2」可為第一及第二源儲存暫存器或其他儲存區域等等。在其他實施例中，SRC及DEST儲存區域中之兩者或多於兩者可對應於同一儲存區域(例如，SIMD暫存器)內之不同資料儲存元件。在一個實施例中，源暫存器中之一者亦可藉由(例如)將對第一及第二源資料執行之運算之結果寫回至充當目的地暫存器之兩個源暫存器中之一者來充當目的地暫存器。

圖1A為根據本發明之實施例的例示性電腦系統之方塊圖，該電腦系統被形成有可包括用以執行指令之執行單元的處理器。根據本發明，諸如在本文中所描述之實施例中，系統100可包括諸如用以使用執行單元之處理器102的組件，該等執行單元包括用以執行用於程序資料之演算法的邏輯。系統100可表示基於可購自Santa Clara, California之Intel Corporation的PENTIUM^Ò III、PENTIUM^Ò 4、Xeon^TM 、Itanium^Ò 、XScale^TM 及/或StrongARM^TM 微處理器之處理系統，但亦可使用其他系統(包括具有其他微處理器、工程設計工作站、機上盒及類似者之PC)。在一個實施例中，樣本系統100可執行可購自Redmond, Washington之Microsoft Corporation的WINDOWS^TM 作業系統之版本，但亦可使用其他作業系統(例如，UNIX及Linux)、嵌入式軟體及/或圖形使用者介面。因此，本發明之實施例並不限於硬體電路系統與軟體之任何特定組合。

實施例並不限於電腦系統。本發明之實施例可用於諸如手持型裝置及嵌入式應用之其他裝置中。手持型裝置之一些實例包括蜂巢式電話、網際網路協定裝置、數位攝影機、個人數位助理(PDA)及手持型PC。嵌入式應用可包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器，或可執行根據至少一個實施例之一或多個指令之任何其他系統。

電腦系統100可包括處理器102，處理器102可包括一或多個執行單元108以執行演算法以執行根據本發明之一個實施例的至少一個指令。可在單一處理器桌上型電腦或伺服器系統之上下文中描述一個實施例，但其他實施例可包括於多處理器系統中。系統100可為「集線器」系統架構之實例。系統100可包括用於處理資料信號之處理器102。處理器102可包括複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字(VLIW)微處理器、實施指令集之組合的處理器，或任何其他處理器裝置，諸如數位信號處理器。在一個實施例中，處理器102可耦接至可在處理器102與系統100中之其他組件之間傳輸資料信號的處理器匯流排110。系統100之元件可執行熟習此項技術者所熟知之習知功能。

在一個實施例中，處理器102可包括層級1 (L1)內部快取記憶體104。取決於架構，處理器102可具有單一內部快取記憶體或多個層級之內部快取記憶體。在另一實施例中，快取記憶體可駐留於處理器102外部。取決於特定實施方案及需要，其他實施例亦可包括內部快取記憶體與外部快取記憶體之組合。暫存器檔案106可將不同類型之資料儲存於包括整數暫存器、浮點暫存器、狀態暫存器及指令指標暫存器之各種暫存器中。

執行單元108 (包括用以執行整數及浮點運算的邏輯)亦駐留於處理器102中。處理器102亦可包括儲存用於某些巨集指令之微碼的微碼(ucode) ROM。在一個實施例中，執行單元108可包括用以處置封裝指令集109的邏輯。藉由在一般用途處理器102之指令集中包括封裝指令集109，連同用以執行指令之關聯電路系統，可使用一般用途處理器102中之封裝資料來執行由許多多媒體應用程式使用之操作。因此，可藉由使用處理器之資料匯流排的全寬以用於對封裝資料執行操作來更高效地加速及執行許多多媒體應用程式。此可消除對橫越處理器之資料匯流排傳送較小資料單元以每次對一個資料元素執行一或多個操作的需要。

亦可在微控制器、嵌入式處理器、圖形裝置、DSP及其他類型之邏輯電路中使用執行單元108之實施例。系統100可包括記憶體120。記憶體120可被實施為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置或其他記憶體裝置。記憶體120可儲存由可由處理器102執行之資料信號表示的指令及/或資料。

系統邏輯晶片116可耦接至處理器匯流排110及記憶體120。系統邏輯晶片116可包括記憶體控制器集線器(MCH)。處理器102可經由處理器匯流排110而與MCH 116通訊。MCH 116可提供至記憶體120之高頻寬記憶體路徑118以用於指令及資料儲存及用於圖形命令、資料及紋理之儲存。MCH 116可在處理器102、記憶體120與系統100中之其他組件之間引導資料信號，且在處理器匯流排110、記憶體120與系統I/O 122之間橋接資料信號。在一些實施例中，系統邏輯晶片116可提供用於耦接至圖形控制器112之圖形埠。MCH 116可透過記憶體介面118而耦接至記憶體120。圖形卡112可透過加速圖形埠(AGP)互連件114而耦接至MCH 116。

系統100可使用專屬集線器介面匯流排122以將MCH 116耦接至I/O控制器集線器(ICH) 130。在一個實施例中，ICH 130可經由本機I/O總線而提供至一些I/O裝置之直接連接。本機I/O匯流排可包括用於將周邊設備連接至記憶體120、晶片組及處理器102之高速I/O匯流排。實例可包括音訊控制器、韌體集線器(快閃BIOS) 128、無線收發器126、資料儲存體124、含有使用者輸入及鍵盤介面之舊版I/O控制器、諸如通用串列匯流排(USB)之串列擴展埠，及網路控制器134。資料儲存裝置124可包含硬碟機、軟碟機、CD-ROM裝置、快閃記憶體裝置，或其他大容量儲存裝置。

對於系統之另一實施例，根據一個實施例之指令可與系統單晶片一起使用。系統單晶片之一個實施例包含處理器及記憶體。用於一個此類系統之記憶體可包括快閃記憶體。快閃記憶體可與處理器及其他系統組件位於同一晶粒上。另外，諸如記憶體控制器或圖形控制器之其他邏輯區塊亦可位於系統單晶片上。

圖1B說明實施本發明之實施例之原理的資料處理系統140。熟習此項技術者應容易瞭解，在不脫離本發明之實施例之範疇的情況下，本文中所描述之實施例可與替代性處理系統一起操作。

電腦系統140包含用於執行根據一個實施例之至少一個指令之處理核心159。在一個實施例中，處理核心159表示任一類型之架構的處理單元，該架構包括但不限於CISC、RISC或VLIW類型架構。處理核心159亦可適合於以一或多種程序技術之製造，且藉由足夠詳細地在機器可讀媒體上予以表示而可適合於促進該製造。

處理核心159包含執行單元142、一組暫存器檔案145，及解碼器144。處理核心159亦包括對於理解本發明之實施例可為不必要的額外電路系統(未圖示)。執行單元142可執行由處理核心159接收之指令。除了執行典型處理器指令以外，執行單元142亦可執行封裝指令集143中之指令以用於對封裝資料格式執行操作。封裝指令集143可包括用於執行本發明之實施例之指令以及其他封裝指令。執行單元142可由內部匯流排耦接至暫存器檔案145。暫存器檔案145可表示處理核心159上的用於儲存資訊(包括資料)之儲存區域。如先前所提到，應理解，儲存區域可儲存可能並非關鍵之封裝資料。執行單元142可耦接至解碼器144。解碼器144可將由處理核心159接收之指令解碼成控制信號及/或微碼入口點。回應於此等控制信號及/或微碼入口點，執行單元142執行適當操作。在一個實施例中，解碼器可解譯指令之作業碼，其將指示應對指令內所指示之對應資料執行何操作。

處理核心159可與匯流排141耦接以用於與各種其他系統裝置通訊，該等其他系統裝置可包括但不限於(例如)同步動態隨機存取記憶體(SDRAM)控制146、靜態隨機存取記憶體(SRAM)控制147、突發快閃記憶體介面148、個人電腦記憶體卡國際協會(PCMCIA)/緊密快閃(CF)卡控制149、液晶顯示器(LCD)控制150、直接記憶體存取(DMA)控制器151，及替代性匯流排主控器介面152。在一個實施例中，資料處理系統140亦可包含I/O橋接器154以用於經由I/O匯流排153而與各種I/O裝置通訊。此等I/O裝置可包括但不限於(例如)通用非同步接收器/傳輸器(UART) 155、通用串列匯流排(USB) 156、藍芽無線UART 157，及I/O擴展介面158。

資料處理系統140之一個實施例提供行動、網路及/或無線通訊，及可執行包括文字字串比較操作之SIMD操作之處理核心159。處理核心159可運用以下各者予以規劃：各種音訊、視訊、成像及通訊演算法，包括離散變換，諸如沃爾什-哈達瑪(Walsh-Hadamard)變換、快速傅立葉變換(FFT)、離散餘弦變換(DCT)及其各別反變換；壓縮/解壓縮技術，諸如色彩空間變換、視訊編碼運動估計或視訊解碼運動補償；及調變/解調變(數據機)功能，諸如脈碼調變(PCM)。

圖1C說明執行SIMD文字字串比較操作之資料處理系統之其他實施例。在一個實施例中，資料處理系統160可包括主處理器166、SIMD共處理器161、快取記憶體167，及輸入/輸出系統168。輸入/輸出系統168可視情況耦接至無線介面169。SIMD共處理器161可執行包括根據一個實施例之指令之操作。在一個實施例中，處理核心170可適合於以一或多種程序技術之製造，且藉由足夠詳細地在機器可讀媒體上予以表示而可適合於促進包括處理核心170之資料處理系統160之全部或部分的製造。

在一個實施例中，SIMD共處理器161包含執行單元162，及一組暫存器檔案164。主處理器165之一個實施例包含解碼器165以辨識包括用於由執行單元162執行之根據一個實施例之指令的指令集163之指令。在其他實施例中，SIMD共處理器161亦包含解碼器165之至少部分以解碼指令集163之指令。處理核心170亦可包括對於理解本發明之實施例可為不必要的額外電路系統(未圖示)。

在操作中，主處理器166執行控制一般類型之資料處理操作(包括與快取記憶體167及輸入/輸出系統168之互動)的資料處理指令串流。嵌入於資料處理指令串流內的可為SIMD共處理器指令。主處理器166之解碼器165將此等SIMD共處理器指令辨識為屬於應由附接式SIMD共處理器161執行之類型。因此，主處理器166在共處理器匯流排171上發行此等SIMD共處理器指令(或表示SIMD共處理器指令之控制信號)。自共處理器匯流排171，此等指令可由任何附接式SIMD共處理器接收。在此狀況下，SIMD共處理器161可接受及執行意欲用於SIMD共處理器161的任何經接收SIMD共處理器指令。

可經由無線介面169接收資料以供SIMD共處理器指令處理。對於一個實例，可以數位信號之形式接收語音通訊，該數位信號可由SIMD共處理器指令處理以再生表示語音通訊之數位音訊樣本。對於另一實例，可以數位位元串流之形式接收經壓縮音訊及/或視訊，該數位位元串流可由SIMD共處理器指令處理以再生數位音訊樣本及/或運動視訊圖框。在處理核心170之一個實施例中，主處理器166及SIMD共處理器161可整合至單一處理核心170中，單一處理核心170包含執行單元162、一組暫存器檔案164，及用以辨識包括根據一個實施例之指令的指令集163之指令的解碼器165。

圖2為根據本發明之實施例的用於處理器200之微架構之方塊圖，處理器200可包括用以執行指令之邏輯電路。在一些實施例中，可實施根據一個實施例之指令以對具有位元組、字、雙字、四倍字等等之大小以及諸如單精確度及雙精確度整數及浮點資料類型之資料類型的資料元素進行操作。在一個實施例中，有序前端201可實施處理器200之部分，其可提取待執行之指令且準備使該等指令稍後在處理器管線中使用。前端201可包括若干單元。在一個實施例中，指令預提取器226自記憶體提取指令且將該等指令饋送至又解碼或解譯該等指令之指令解碼器228。舉例而言，在一個實施例中，解碼器將經接收指令解碼成機器可執行之一或多個操作，其被稱為「微指令」或「微操作(micro-operation)」(亦被稱為微op或uop)。在其他實施例中，解碼器將指令剖析成可由微架構使用以執行根據一個實施例之操作的作業碼以及對應資料及控制欄位。在一個實施例中，追蹤快取記憶體230可將經解碼uop組譯成uop佇列234中之程式有序序列或追蹤以供執行。當追蹤快取記憶體230遇到複雜指令時，微碼ROM 232提供完成操作所需要之uop。

一些指令可被轉換成單一微op，而其他指令需要若干微op來完成全部操作。在一個實施例中，若完成一指令需要多於四個微op，則解碼器228可存取微碼ROM 232以執行該指令。在一個實施例中，可將指令解碼成少量微op以供在指令解碼器228處處理。在另一實施例中，若需要數個微op來實現操作，則指令可儲存於微碼ROM 232內。追蹤快取記憶體230指代入口點可規劃邏輯陣列(PLA)以判定用於自微碼ROM 232讀取微碼序列以完成根據一個實施例之一或多個指令的正確微指令指標。在微碼ROM 232完成針對一指令之定序微op之後，機器之前端201可繼續自追蹤快取記憶體230提取微op。

無序執行引擎203可準備指令以供執行。無序執行邏輯具有數個緩衝器以隨著指令通過管線且經排程以供執行而使指令之流動平穩且將指令之流動重新排序以使效能最佳化。分配器邏輯分配每一uop所需要以便執行之機器緩衝器及資源。暫存器重新命名邏輯將邏輯暫存器重新命名至暫存器檔案中之輸入項目上。分配器亦在指令排程器之前方分配用於兩個uop佇列中之一者中的每一uop之入口，一個用於記憶體操作且一個用於非記憶體操作：記憶體排程器、快速排程器202、慢速/一般浮點排程器204，及簡單浮點排程器206。uop排程器202、204、206基於其相依輸入暫存器運算元源之就緒及uop完成其操作所需要之執行資源之可用性來判定uop何時就緒以執行。一個實施例之快速排程器202可按每半個主時脈循環而排程，而其他排程器可在每主處理器時脈循環僅排程一次。該等排程器對分派埠仲裁以排程uop以供執行。

暫存器檔案208、210可配置於排程器202、204、206與執行區塊211中之執行單元212、214、216、218、220、222、224之間。暫存器檔案208、210中之每一者分別執行整數及浮點運算。每一暫存器檔案208、210可包括旁路網路，其可繞過尚未寫入至暫存器檔案中的剛剛完成之結果或將該等結果轉遞至新相依uop。整數暫存器檔案208及浮點暫存器檔案210可與其他者傳達資料。在一個實施例中，可將整數暫存器檔案208分裂成兩個單獨暫存器檔案，一個暫存器檔案用於資料之低階三十二位元且第二暫存器檔案用於資料之高階三十二位元。浮點暫存器檔案210可包括128位元寬之輸入項目，此係因為浮點指令通常具有寬度為64位元至128位元之運算元。

執行區塊211可含有執行單元212、214、216、218、220、222、224。執行單元212、214、216、218、220、222、224可執行指令。執行區塊211可包括儲存微指令需要執行之整數及浮點資料運算元值的暫存器檔案208、210。在一個實施例中，處理器200可包含數個執行單元：位址產生單元(AGU) 212、AGU 214、快速算術邏輯單元(ALU) 216、快速ALU 218、慢速ALU 220、浮點ALU 222、浮點移動單元224。在另一實施例中，浮點執行區塊222、224可執行浮點、MMX、SIMD及SSE或其他操作。在又一實施例中，浮點ALU 222可包括64位元乘64位元之浮點除法器以執行除法、平方根及餘數微op。在各種實施例中，可運用浮點硬體來處置涉及浮點值之指令。在一個實施例中，可將ALU運算傳遞至高速ALU執行單元216、218。高速ALU 216、218可運用一半之時脈循環之有效潛時來執行快速運算。在一個實施例中，最複雜的整數運算轉至慢速ALU 220，此係因為慢速ALU 220可包括用於長潛時類型之運算的整數執行硬體，諸如乘法器、移位、旗標邏輯及分支處理。記憶體載入/儲存操作可由AGU 212、214執行。在一個實施例中，整數ALU 216、218、220可對64位元資料運算元執行整數運算。在其他實施例中，可實施ALU 216、218、220以支援多種資料位元大小，包括十六、三十二、128、256等等。相似地，可實施浮點單元222、224以支援具有各種寬度之位元的一系列運算元。在一個實施例中，浮點單元222、224可結合SIMD及多媒體指令而對128位元寬之封裝資料運算元進行運算。

在一個實施例中，uop排程器202、204、206在親代載入已完成執行之前分派相依操作。因為可在處理器200中推測性地排程及執行uop時，所以處理器200亦可包括用以處置記憶體遺漏的邏輯。若資料載入在資料快取記憶體中遺漏，則管線中可存在使排程器具有臨時不正確資料的運作中之相依操作。重新執行機構追蹤及再執行使用不正確資料之指令。可僅需要重新執行相依操作且可允許獨立操作完成。處理器之一個實施例的排程器及重新執行機構亦可經設計以捕捉指令序列以用於文字字串比較操作。

術語「暫存器」可指代可用作用以識別運算元之指令之部分的機載處理器儲存位置。換言之，暫存器可為可自處理器外部(根據規劃師之觀點)使用的暫存器。然而，在一些實施例中，暫存器可不限於特定類型之電路。實情為，暫存器可儲存資料，提供資料，且執行本文中所描述之功能。本文中所描述之暫存器可由使用任何數目個不同技術之處理器內之電路系統(諸如專用實體暫存器、使用暫存器重新命名之動態分配實體暫存器、專用與動態分配實體暫存器之組合等等)實施。在一個實施例中，整數暫存器儲存32位元整數資料。一個實施例之暫存器檔案亦含有用於封裝資料之八個多媒體SIMD暫存器。對於以下論述，可將暫存器理解為經設計以保持封裝資料之資料暫存器，諸如運用來自Santa Clara, California之Intel Corporation之MMX技術而啟用的微處理器中之64位元寬MMX^TM 暫存器(在一些情況下亦被稱作「mm」暫存器)。以整數及浮點形式兩者可用之此等MMX暫存器可運用伴隨SIMD及SSE指令之封裝資料元素而操作。相似地，與SSE2、SSE3、SSE4或更高(一般被稱作「SSEx」)技術相關之128位元寬XMM暫存器可保持此等封裝資料運算元。在一個實施例中，在儲存封裝資料及整數資料時，暫存器並不需要區分兩個資料類型。在一個實施例中，整數及浮點可含於同一暫存器檔案或不同暫存器檔案中。此外，在一個實施例中，浮點及整數資料可儲存於不同暫存器或相同暫存器中。

圖3至圖5可說明適合於包括處理器300之例示性系統，而圖4可說明可包括核心302中之一或多者的例示性系統單晶片(SoC)。此項技術中所知的用於以下各者之其他系統設計及實施方案亦可為合適的：膝上型電腦、桌上型電腦、手持型PC、個人數位助理、工程設計工作站、伺服器、網路裝置、網路集線器、交換器、嵌入式處理器、DSP、圖形裝置、視訊遊戲裝置、機上盒、微控制器、蜂巢式電話、攜帶型媒體播放器、手持型裝置，及各種其他電子裝置。一般而言，併有如本文中所揭示之處理器及/或其他執行邏輯之很多種系統或電子裝置可為大體上合適的。

圖3A為根據本發明之實施例的處理器300之方塊圖。在一個實施例中，處理器300可包括多核心處理器。處理器300可包括以通訊方式耦接至一或多個核心302之系統代理310。此外，核心302及系統代理310可以通訊方式耦接至一或多個快取記憶體306。核心302、系統代理310及快取記憶體306可經由一或多個記憶體控制單元352而以通訊方式耦接。此外，核心302、系統代理310及快取記憶體306可經由記憶體控制單元352而以通訊方式耦接至圖形模組360。

處理器300可包括用於互連核心02、系統代理310及快取記憶體306與圖形模組360之任何合適機構。在一個實施例中，處理器300可包括基於環之互連單元308，以將核心302、系統代理310及快取記憶體306與圖形模組360互連。在其他實施例中，處理器300可包括用於互連此等單元之任何數目個熟知技術。基於環之互連單元308可利用記憶體控制單元352來促進互連。

處理器300可包括一記憶體階層，其包含核心內之一或多個快取記憶體層級、一或多個共用快取記憶體單元(諸如快取記憶體306)，或耦接至該組整合式記憶體控制器單元352之外部記憶體(未圖示)。快取記憶體306可包括任何合適快取記憶體。在一個實施例中，快取記憶體306可包括一或多個中間層級快取記憶體，諸如層級2 (L2)、層級3 (L3)、層級4 (L4)或其他層級之快取記憶體、最後層級快取記憶體(LLC)，及/或其組合。

在各種實施例中，核心302中之一或多者可執行多執行緒處理。系統代理310可包括用於協調及操作核心302之組件。系統代理單元310可包括(例如)電力控制單元(PCU)。PCU可為或可包括調節核心302之電力狀態所需要的邏輯及組件。系統代理310可包括用於驅動一或多個外部連接顯示器或圖形模組360之顯示引擎312。系統代理310可包括介面以用於針對圖形之通訊匯流排。在一個實施例(未圖示)中，該介面可由快速PCI (PCIe)實施。在一另外實施例中，該介面可由快速圖形PCI (PEG) 314實施。系統代理510可包括直接媒體介面(DMI) 516。DMI 516可提供電腦系統之主機板或其他部分上之不同橋接器之間的連結。系統代理510可包括用於提供至計算系統之其他元件之PCIe連結之PCIe橋接器318。PCIe橋接器318可使用記憶體控制器320及同調邏輯322予以實施。

核心302可以任何合適方式予以實施。在架構及/或指令集方面，核心302可為均質的或異質的。在一個實施例中，核心302中之一些可為有序的，而其他可為無序的。在另一實施例中，核心302中之兩個或更多核心可執行同一指令集，而其他核心可僅執行彼指令集中之子集或不同指令集。

處理器300可包括一般用途處理器，諸如可購自Santa Clara, Calif.之Intel Corporation的Core™ i3、i5、i7、2 Duo及Quad、Xeon™、Itanium™、XScale™或StrongARM™處理器。處理器300可提供自另一公司，諸如ARM Holdings有限公司、MIPS等等。處理器300可為特殊用途處理器，諸如網路或通訊處理器、壓縮引擎、圖形處理器、共處理器、嵌入式處理器或類似者。處理器300可實施於一或多個晶片上。處理器300可為一或多個基板之部分及/或可使用數種程序技術中之任一者(諸如BiCMOS、CMOS或NMOS)而實施於該一或多個基板上。

在一個實施例中，快取記憶體306中之給定者可由核心302中之多個核心共用。在另一實施例中，快取記憶體306中之給定者可專用於核心302中之一者。快取記憶體306至核心302之指派可由快取記憶體控制器或其他合適機構處置。藉由實施給定快取記憶體306之時間配量，快取記憶體306中之給定者可由兩個或更多核心302共用。

圖形模組360可實施整合式圖形處理子系統。在一個實施例中，圖形模組360可包括圖形處理器。此外，圖形模組360可包括媒體引擎365。媒體引擎365可提供媒體編碼及視訊解碼。

圖3B為根據本發明之實施例的核心302之實例實施方案之方塊圖。核心302可包括以通訊方式耦接至無序引擎380之前端370。核心302可透過快取記憶體階層303而以通訊方式耦接至處理器300之其他部分。

前端370可以任何合適方式予以實施，諸如完全地或部分地由如上文所描述之前端201實施。在一個實施例中，前端370可透過快取記憶體階層303而與處理器300之其他部分通訊。在一另外實施例中，前端370可自處理器300之部分提取指令且準備使該等指令稍後隨著該等指令被傳遞至無序執行引擎380而在處理器管線中使用。

無序執行引擎380可以任何合適方式予以實施，諸如完全地或部分地由如上文所描述之無序執行引擎203實施。無序執行引擎380可準備自前端370接收之指令以供執行。無序執行引擎380可包括分配模組382。在一個實施例中，分配模組382可分配處理器300之資源或其他資源(諸如暫存器或緩衝器)以執行給定指令。分配模組382可在排程器(諸如記憶體排程器、快速排程器或浮點排程器)中進行分配。此等排程器在圖3B中可由資源排程器384表示。分配模組382可由結合圖2所描述之分配邏輯完全地或部分地實施。資源排程器384可基於給定資源之源之就緒及執行指令所需要之執行資源之可用性來判定指令何時就緒以執行。資源排程器384可由(例如)如上文所論述之排程器202、204、206實施。資源排程器384可在一或多個資源上排程指令之執行。在一個實施例中，此等資源可在核心302內部，且可被說明為(例如)資源386。在另一實施例中，此等資源可在核心302外部且可為可由(例如)快取記憶體階層303存取。舉例而言，資源可包括記憶體、快取記憶體、暫存器檔案或暫存器。在核心302內部之資源可由圖3B中之資源386表示。必要時，可透過(例如)快取記憶體階層303來協調寫入至資源386或自其讀取之值與處理器300之其他部分。當指令被指派資源時，該等指令可置放於重新排序緩衝器388中。重新排序緩衝器388可在指令被執行時追蹤該等指令，且基於處理器300之任何合適準則來選擇性地重新排序其執行。在一個實施例中，重新排序緩衝器388可識別可獨立地執行的指令或一系列指令。此等指令或一系列指令可與其他此等指令並行地執行。核心302中之並行執行可由任何合適數目個單獨執行區塊或虛擬處理器執行。在一個實施例中，共用資源(諸如記憶體、暫存器及快取記憶體)可為給定核心302內之多個虛擬處理器存取。在其他實施例中，共用資源可為處理器300內之多個處理實體存取。

快取記憶體階層303可以任何合適方式予以實施。舉例而言，快取記憶體階層303可包括一或多個較低或中間層級快取記憶體，諸如快取記憶體372、374。在一個實施例中，快取記憶體階層303可包括以通訊方式耦接至快取記憶體372、374之LLC 395。在另一實施例中，LLC 395可實施於可為處理器300之所有處理實體存取之模組390中。在一另外實施例中，模組290可實施於來自Intel, Inc.之處理器之非核心模組中。模組390可包括核心302之執行所必要的處理器300之部分或子系統，但可不實施於核心302內。除了LLC 395以外，模組390亦可包括(例如)硬體介面、記憶體同調性協調器、處理器間互連件、指令管線，或記憶體控制器。對可用於處理器300之RAM 399之存取可透過模組390 (且更具體言之，LLC 395)而進行。此外，核心302之其他執行個體可相似地存取模組390。核心302之執行個體之協調可部分地透過模組390而促進。

圖4說明根據本發明之實施例的系統400之方塊圖。系統400可包括可耦接至圖形記憶體控制器集線器(GMCH) 420之一或多個處理器410、415。在圖4中運用虛線來表示額外處理器415之可選本質。

每一處理器410、415可為處理器300之某一版本。然而，應注意，整合式圖形邏輯及整合式記憶體控制單元可不存在於處理器410、415中。圖4說明GMCH 420可耦接至可為(例如)動態隨機存取記憶體(DRAM)之記憶體440。對於至少一個實施例，DRAM可與非依電性快取記憶體相關聯。

GMCH 420可為晶片組或晶片組之部分。GMCH 420可與處理器410、415通訊且控制處理器410、415與記憶體440之間的互動。GMCH 420亦可充當處理器410、415與系統400之其他元件之間的加速匯流排介面。在一個實施例中，GMCH 420經由多點匯流排(諸如前側匯流排(FSB) 495)而與處理器410、415通訊。

此外，GMCH 420可耦接至顯示器445 (諸如平板顯示器)。在一個實施例中，GMCH 420可包括整合式圖形加速器。GMCH 420可進一步耦接至可用以將各種周邊裝置耦接至系統400之輸入/輸出(I/O)控制器集線器(ICH) 450。外部圖形裝置460可包括為連同另一周邊裝置470耦接至ICH 450之離散圖形裝置。

在其他實施例中，額外或不同處理器亦可存在於系統400中。舉例而言，額外處理器410、415可包括可與處理器410相同之額外處理器、可與處理器410異質或不對稱之額外處理器、加速器(諸如圖形加速器或數位信號處理(DSP)單元)、場可規劃閘陣列，或任何其他處理器。在包括架構、微架構、熱、功率消耗特性及類似者之一系列優點度量方面，實體資源410、415之間可存在多種差異。此等差異可有效地將其自身顯現為處理器410、415之間的不對稱性及異質性。對於至少一個實施例，各種處理器410、415可駐留於同一晶粒封裝體中。

圖5說明根據本發明之實施例的第二系統500之方塊圖。如圖5所展示，多處理器系統500可包括點對點互連系統，且可包括經由點對點互連件550而耦接之第一處理器570及第二處理器580。處理器570及580中之每一者可為處理器300之某一版本，如處理器410、415中之一或多者。

雖然圖5可說明兩個處理器570、580，但應理解，本發明之範疇並不受到如此限制。在其他實施例中，一或多個額外處理器可存在於給定處理器中。

處理器570及580被展示為分別包括整合式記憶體控制器單元572及582。處理器570亦可包括作為其匯流排控制器單元之部分的點對點(P-P)介面576及578；相似地，第二處理器580可包括P-P介面586及588。處理器570、580可使用P-P介面電路578、588經由點對點(P-P)介面550而交換資訊。如圖5所展示，IMC 572及582可將該等處理器耦接至各別記憶體(即，記憶體532及記憶體534)，該等記憶體在一個實施例中可為在本機附接至各別處理器的主記憶體之部分。

處理器570、580可各自使用點對點介面電路576、594、586、598經由個別P-P介面552、554而與晶片組590交換資訊。在一個實施例中，晶片組590亦可經由高效能圖形介面539而與高效能圖形電路538交換資訊。

共用快取記憶體(未圖示)可包括於兩個處理器中之任一處理器中或在兩個處理器外部，但經由P-P互連件而與該等處理器連接，使得可將任一處理器或兩個處理器之本機快取記憶體資訊儲存於共用快取記憶體中(若處理器被置於低電力模式)。

晶片組590可經由介面596而耦接至第一匯流排516。在一個實施例中，第一匯流排516可為周邊組件互連(PCI)匯流排，或諸如PCI高速匯流排或另一第三代I/O互連件匯流排之匯流排，但本發明之範疇並不受到如此限制。

如圖5所展示，各種I/O裝置514可連同匯流排橋接器518耦接至第一匯流排516，匯流排橋接器518將第一匯流排516耦接至第二匯流排520。在一個實施例中，第二匯流排520可為低接腳計數(LPC)匯流排。在一個實施例中，各種裝置可耦接至第二匯流排520，包括(例如)鍵盤及/或滑鼠522、通訊裝置527及資料儲存單元528 (諸如可包括指令/碼及資料530之磁碟機或其他大容量儲存裝置)。另外，音訊I/O 524可耦接至第二匯流排520。應注意，其他架構可為可能的。舉例而言，代替圖5之點對點架構，系統可實施多點匯流排或其他此類架構。

圖6說明根據本發明之實施例的第三系統600之方塊圖。圖5及圖6中之類似元件具有類似參考數字，且已自圖6省略圖5之某些態樣，以便避免混淆圖6之其他態樣。

圖6說明處理器570、580可分別包括整合式記憶體及I/O控制邏輯(「CL」) 572及582。對於至少一個實施例，CL 572、582可包括整合式記憶體控制器單元，諸如上文關於圖3至圖5所描述之整合式記憶體控制器單元。此外，CL 572、582亦可包括I/O控制邏輯。圖6說明不僅記憶體532、534可耦接至CL 572、582，而且I/O裝置614亦可耦接至控制邏輯572、582。舊版I/O裝置615可耦接至晶片組590。

圖7說明根據本發明之實施例的SoC 700之方塊圖。圖3中之相似元件具有類似參考數字。又，虛線方框可表示較進階的SoC上之可選特徵。互連單元702可耦接至：應用程式處理器710，其可包括一組一或多個核心302A至302N及一或多個共用快取記憶體單元306；系統代理單元711；一或多個匯流排控制器單元716；整合式記憶體控制器單元714；一組或一或多個媒體處理器720，其可包括整合式圖形邏輯708、用於提供靜態及/或視訊攝影機功能性之影像處理器724、用於提供硬體音訊加速之音訊處理器726，及用於提供視訊編碼/解碼加速之視訊處理器728；SRAM單元730；DMA單元732；及用於耦接至一或多個外部顯示器之顯示單元740。

圖8為根據本發明之實施例的用於利用處理器810之電子裝置800之方塊圖。舉例而言，電子裝置800可包括筆記型電腦、超級本、電腦、塔式伺服器、架式伺服器、刀鋒伺服器、膝上型電腦、桌上型電腦、平板電腦、行動裝置、電話、嵌入式電腦，或任何其他合適電子裝置。

電子裝置800可包括以通訊方式耦接至任何合適數目或種類之組件、周邊設備、模組或裝置的處理器810。此耦接可由諸如以下各者的任何合適種類之匯流排或介面實現：I² C匯流排、系統管理匯流排(SMBus)、低接腳計數(LPC)匯流排、SPI、高清晰度音訊(HDA)匯流排、串列進階附接技術(SATA)匯流排、USB匯流排(版本1、2、3)，或通用非同步接收器/傳輸器(UART)匯流排。

舉例而言，此等組件可包括顯示器824、觸控螢幕825、觸控板830、近場通訊(NFC)單元845、感測器集線器840、熱感測器846、快速晶片組(EC) 835、受信任平台模組(TPM) 838、BIOS/韌體/快閃記憶體822、DSP 860、磁碟機820 (諸如固態磁碟(SSD)或硬碟機(HDD))、無線區域網路(WLAN)單元850、藍芽單元852、無線廣域網路(WWAN)單元856、全球定位系統(GPS)單元855、攝影機854 (諸如USB 3.0攝影機)，或以(例如) LPDDR3標準而實施之低電力雙資料速率(LPDDR)記憶體單元815。此等組件可各自以任何合適方式予以實施。

此外，在各種實施例中，其他組件可透過上文所論述之組件而以通訊方式耦接至處理器810。舉例而言，加速度計841、環境光感測器(ALS) 842、羅盤843及迴轉儀844可以通訊方式耦接至感測器集線器840。熱感測器839、風扇837、鍵盤846及觸控板830可以通訊方式耦接至EC 835。揚聲器863、頭戴式耳機864及麥克風865可以通訊方式耦接至音訊單元862，音訊單元862又可以通訊方式耦接至DSP 860。音訊單元862可包括(例如)音訊編解碼器及D類放大器。SIM卡857可以通訊方式耦接至WWAN單元856。諸如WLAN單元850及藍芽單元852之組件以及WWAN單元856可以下一代外觀尺寸(next generation form factor；NGFF)予以實施。

圖9為根據本發明之實施例的用於壓縮資料解碼之系統900之實例實施例之說明。

可使用無損資料壓縮以縮減資料儲存及資料傳輸需要。此可在(例如)媒體壓縮、傳輸或接收HTTP訊務、資料庫應用、儲存系統、壓縮檔案系統或網路連接系統中執行。諸如霍夫曼寫碼之熵編碼方案可向無損壓縮提供表示串流內之資料的首碼。舉例而言，句子中之重複字可運用首碼予以表示，其中文字係由長度與距離對表示，該長度與距離對對應於字元後向看之距離及字元重複之長度或數目。此等方案亦可利用頻率分類之二進位樹以產生可變長度之首碼。然而，本發明認識到，對於特定低功率或高輸送量應用，解碼可變長度首碼可能需要大量資源，諸如大量儲存、處理或功率。系統900可較佳地用於此等應用中。

系統900可在執行任何合適任務之程序中利用壓縮資料解碼，包括上文所列出之無損資料壓縮使用。系統900可利用壓縮資料解碼作為執行用以實現此等或其他任務之指令之部分。在一個實施例中，系統900可包括壓縮資料解碼器926。

壓縮資料解碼器926可利用一或多個邏輯單元。此等邏輯單元可用以使用來自經編碼輸入資料串流之資料以按自訂記憶體要求來存取查找表而穿越樹狀結構。此等要求可引起需要輸入資料串流之串行處理的實施方案。此等要求可致使此等邏輯單元在(例如)直接用作大容量、小面積處理器中之壓縮資料解碼器時次最佳。藉由詳盡地儲存用於所有可能輸入之碼來克服串行處理中之非理想性可能需要晶粒上之顯著面積，諸如，128 KB記憶體結構。在無顯著重新設計的情況下，此可能並不可縮放以適應更具限定性的面積要求。因此，壓縮資料解碼器926可較佳地用於超低能量、物聯網(IoT)、可穿戴物及無所不在的感測系統平台應用中。

壓縮資料解碼器926可由(例如)電路、電路組合及邏輯區塊完全地實施於硬體或本發明之任何其他實施例內。在一個實施例中，壓縮資料解碼器926可包括一匹配邏輯單元。在另一實施例中，壓縮資料解碼器926可包括多個匹配邏輯單元。在一另外實施例中，壓縮資料解碼器926可為適合用於SoC上之輕型壓縮資料解碼器。因此，壓縮資料解碼器926可藉由調變匹配邏輯單元之數目及位置而適合於橫越各種輸送量及能量預算之無縫組配。

在一個實施例中，壓縮資料解碼器926可組合加速器與資料解碼器之功能以產生經解碼資料。在另一實施例中，壓縮資料解碼器926可使用輕型匹配邏輯單元以產生匹配的經編碼值。在一另外實施例中，壓縮資料解碼器926可使用處理器中之ALU以產生匹配的經編碼值。在又一另外實施例中，壓縮資料解碼器926可使用在壓縮串流中遇到的資料之分類表格。在再一另外實施例中，壓縮資料解碼器926可包括一或多個陣列。舉例而言，壓縮資料解碼器926可包括具有用於以DEFLATE演算法而編碼之資料之15個輸入項目的陣列。可按大致2.7K個閘來實現壓縮資料解碼器926。

在一個實施例中，壓縮資料解碼器926可包括於處理器、SoC、積體電路或其他機構中。舉例而言，系統900可包括處理器902。雖然處理器902被展示及描述為實例，但可使用任何合適機構。處理器902可包括用於壓縮資料解碼之任何合適機構。處理器902可完全地或部分地由在圖1至圖8所描述之元件實施。在另一實施例中，壓縮資料解碼器926可與處理器一起共同位於晶粒上，但可為獨立式實體。在又一實施例中，壓縮資料解碼器926可與程序一起共同位於系統上，但可為獨立式實體。

壓縮資料解碼器926可包括於處理器206之任何合適部分中。舉例而言，壓縮資料解碼器926可被實施為有序或無序執行管線916內之執行單元922。在另一實例中，壓縮資料解碼器926可實施於與處理器902之主核心分離的智慧財產權(IP)核心928內。在又一實施例中，壓縮資料解碼器926可實施於與處理器902分離的其他核心930內。

可以任何合適方式調用壓縮資料解碼器926。壓縮資料解碼器926可隱含地或明確地由在系統900上執行之指令調用。當在給出用以讀取或解碼壓縮資料之軟體指令的情況下，一核心可藉由存取壓縮資料解碼器926來進行該軟體指令時，壓縮資料解碼器926可隱含地由該核心調用。當由編譯器、解譯器或具有處理器902之特定組配之知識的其他實體建立之指令識別一核心特定地處置壓縮資料之解碼時，壓縮資料解碼器926可明確地由該核心調用。壓縮資料解碼器926可匕用以執行一般算術或數學運算之其他執行單元或IP核心更高效地解碼壓縮資料。

可自可駐留於系統900之記憶體子系統內的指令串流904接收指令。指令串流904可包括於處理器902或系統900之任何合適部分中。在一個實施例中，指令串流904A可包括於SoC、系統或其他機構中。在另一實施例中，指令串流904B可包括於處理器、積體電路或其他機構中。處理器902可包括前端906，其可自指令串流904接收指令且使用解碼管線級來解碼該等指令。經解碼指令可由管線916之分配單元918及排程器920分派、分配及排程以供執行，且分配至特定執行單元922。在執行之後，指令可由淘汰單元924中之寫回級或淘汰級淘汰。若處理器902無序，則分配單元918可重新命名指令且其可經輸入至與淘汰單元相關聯之重新排序緩衝器924中。可淘汰指令，就如同其係按次序執行一樣。

雖然在本發明中將各種操作描述為由處理器902之特定組件執行，但功能性可由處理器902之任何合適部分執行。

圖10為根據本發明之實施例的壓縮資料解碼器電路1000之方塊圖。壓縮資料解碼器電路1000可完全地或部分地實施於壓縮資料解碼器926中。壓縮資料解碼器電路1000可包括壓縮資料解碼加速器1002及資料解碼器1032。

壓縮資料解碼器電路1000可包括對應於應用於壓縮資料之壓縮類型的任何合適數目個碼資訊陣列。在一個實施例中，壓縮資料解碼器可包括碼資訊陣列1010及1012。每一此碼資訊陣列可按與用於一碼之位元之最大數目的線性關係而定大小。下文更詳細地論述此等碼資訊陣列之實例實施例。

在一個實施例中，碼資訊陣列1010及1012可將資訊提供至碼資訊選擇器1014。碼資訊選擇器可使用來自模式控制器1008之輸出以在來自碼資訊陣列1010及1012之不同輸入之間進行選擇。在另一實施例(未圖示)中，模式控制器1008可將選定模式提供至匹配邏輯單元1016。匹配邏輯單元1016可接著在碼資訊陣列之間進行選擇。

在一個實施例中，匹配邏輯單元1016接收初始化輸入1004及酬載輸入1006。匹配邏輯單元亦可初始化操作以處理酬載。匹配邏輯單元可將指示是否已發生匹配之信號1034輸出至模式控制器1008，將匹配碼長度1036輸出至碼選擇器1030，且將匹配碼索引1038輸出至碼值產生器。在一個實施例中，壓縮資料解碼加速器1002可按解碼器之需要而自訂。在另一實施例中，壓縮資料解碼加速器1002可使用ALU以完成必要的操作。

壓縮資料解碼器電路1000可包括對應於應用於壓縮資料之壓縮類型的任何合適數目個碼值產生器。在一個實施例中，碼值產生器1018及1020可分別產生用於不同類型之碼的值。在另一實施例(未圖示)中，碼值產生器可產生用於由模式控制器1008指定的特定類型之碼的值。碼索引轉譯器1022及1024可將匹配碼索引1038轉譯成匹配碼。碼轉譯器1026及1028可將匹配碼轉譯成碼類型1040及1044以及碼值1042及1046。在一個實施例中，碼索引轉譯器1022及1024可將對應碼分類。在另一實施例中，碼索引轉譯器1022及1024可將對應碼不分類，且可搜尋匹配。碼值產生器可將輸出提供至碼選擇器1030。

在一個實施例中，碼選擇器1030可駐留於壓縮資料解碼加速器1002內。在另一實施例中，碼選擇器1030可駐留於資料解碼器1032內。在又一實施例中，碼選擇器1030可駐留於碼值產生器1018及1020內。碼選擇器1030可自模式控制器1008接收選定模式1054、自碼值產生器1018及1020接收碼類型1040及1044、自碼值產生器1018及1020接收碼值1042及1046，且自匹配邏輯單元1016接收碼長度。在一個實施例中，碼值可由基底值及附加位元值組成。在另一實施例中，碼值可由常值組成。

碼選擇器1030可判定適當的所消耗位元數目。在一個實施例中，所消耗位元數目可等於碼長度。在另一實施例中，可藉由將匹配碼長度1036與由匹配碼需要之附加位元加在一起來計算所消耗位元數目。資料解碼器1032可自碼選擇器1030接收所消耗位元數目1052，且可使用所消耗位元數目1052以判定將酬載推進多遠以供進一步處理。

在一個實施例中，碼選擇器1030可使用自碼值產生器1018及1020接收之經編碼碼值以計算實際碼值。碼選擇器1030可支援多個類型之碼及操作模式以滿足資料解碼器1032之所有需要。

在一個實施例中，資料解碼器1032可自碼選擇器1030接收選定碼類型1048、選定碼值1050及所消耗位元數目1052。資料解碼器可使用此等輸入以解壓縮該壓縮資料。資料解碼器可支援任何合適類型之壓縮。在一個實施例中，資料解碼器可支援霍夫曼編碼，其中長度與距離對被嵌入有常值未壓縮資料。常值未壓縮資料、最大長度碼及區塊碼末端可消耗數目等效於碼長度之位元。

模式控制器1008、碼資訊選擇器1014、碼值產生器1018及1020以及碼選擇器1030可完全地或部分地由匹配邏輯單元1016實施。

圖11為根據本發明之實施例的用於壓縮資料解碼器電路之匹配邏輯單元1102之方塊圖。匹配邏輯單元1102可完全地或部分地實施壓縮資料解碼器926。

在一個實施例中，匹配邏輯單元1102可與ALU一起實施於處理器中。在另一實施例中，匹配邏輯單元1102可被實施有碼長度產生器1104、區段選擇器1106、碼長度相關器1108及碼索引產生器1110。碼長度產生器1104可自碼長度相關器1108接收更新信號1124及完成信號1126，且自初始化輸入1134接收重設信號1128。碼長度產生器可產生碼長度1130，其可由區段選擇器1106使用以產生酬載1132之區段，其中該區段之長度可等效於碼長度。該區段之大小可小於或等於酬載1132之大小。

在一個實施例中，匹配邏輯單元1102可接收碼長度計數1140及最後碼1144。碼長度計數1140及最後碼1144兩者可由碼長度1130使用碼長度計數器選擇器1118及最後碼選擇器1122自碼長度計數器1112及最後碼1116選擇。碼長度計數器1112可針對每一碼長度含有對應於一碼長度已出現之次數的計數器。最後碼1116可含有可針對每一碼長度而出現之最後碼。在一個實施例中，最後碼1144對應於用於給定碼長度之碼的理論最大值。在另一實施例中，最後碼1144對應於用於給定碼長度之碼的實際最大值。

在另一實施例中，匹配邏輯單元1102可接收碼長度計數1140、最後碼1144及累加碼長度計數1142。碼長度計數器1112可針對每一碼長度含有對應於一碼長度已出現之次數的計數。累加碼長度計數器114可針對每一碼長度含有對應於相同或較小長度之碼長度已出現之次數的計數。最後碼1116可含有可針對每一碼長度而出現之最後碼。在一個實施例中，最後碼1144對應於用於給定碼長度之碼的理論最大值。在另一實施例中，最後碼1144對應於用於給定碼長度之碼的實際最大值。碼長度計數1140、累加碼長度計數1142及最後碼1144可由碼長度1130使用碼長度計數器選擇器1118、累加碼長度計數器選擇器1120及最後碼選擇器1122自碼長度計數器1112、累加碼長度計數器1114及最後碼1116選擇。碼長度計數器1112、累加碼長度計數器1114或最後碼1116個別地或整體地可實施碼資訊陣列1010及1012。

在一個實施例中，碼長度相關器1108可計算最後碼差1146及碼長度計數差1148。最後碼差1146可為來自最後碼選擇器1122之最後碼1144與來自區段選擇器1106之區段之間的差。碼長度計數差1148可為來自碼長度計數器選擇器1118之碼長度計數1140與最後碼差1146之間的差。當最後碼差1146大於或等於零且碼長度計數差1148大於或等於一時，碼長度相關器1108可找到匹配。在碼長度相關器找到匹配的情況下，可輸出指示已發生匹配之完成信號1138。在一另外實施例中，完成信號1138可向碼長度產生器1104通知不更新至下一碼長度，而是針對下一酬載而設置。

在另外實施例中，可藉由計算自累加碼長度計數1142減去一且自彼結果減去最後碼差1146來計算碼索引1136。在又一實施例(未圖示)中，碼索引1136可表示來自區段選擇器1106之位元之區段。該區段之大小可小於或等於酬載1132之大小。

碼長度計數器選擇器1118、累加碼長度計數器選擇器1120及最後碼選擇器1122可完全地或部分地由匹配邏輯單元1102實施。碼長度相關器1108可完全地或部分地由碼長度產生器1104實施。碼索引產生器1110可完全地或部分地由碼長度相關器1108實施。區段選擇器1106可完全地或部分地由碼長度相關器1108實施。

圖12為根據本發明之實施例的碼長度產生器1202之方塊圖。碼長度產生器1202可完全地或部分地提供一或多個碼長度1130以使匹配邏輯單元1102能夠評估任一任意碼長度。

在一個實施例中，碼長度1224可由碼長度選擇器1218選擇為開始長度1220與結束長度1222之間的值。開始長度1220可為用於給定壓縮方案之最小可能碼長度，且結束長度1222可為用於給定壓縮方案之最大可能碼長度。

在另一實施例中，碼長度1224可由碼長度選擇器1218選擇為開始長度1220與結束長度1222之間的按碼機率之降序適應於碼的值。

在一另外實施例中，碼長度1224可由碼長度選擇器1218機會性地選擇為頂值暫存器1212與底值暫存器1214之間的值。頂值暫存器1212可表示用於壓縮資料區塊中之最大實際碼長度，如碼長度標頭1210中所指定。底值暫存器1214可表示用於壓縮資料區塊中之最小實際碼長度，如碼長度標頭1210中所指定。

在又一實施例中，碼長度1224可表示頂值暫存器1212與底值暫存器1214之間的值之子集，其中該子集中之每一值為非零，此指示碼長度實際上存在於壓縮資料區塊中。舉例而言，碼長度1至3、7至10及大於13可能不實際上存在於壓縮資料區塊中。可將頂值暫存器設定至6且可將底值暫存器設定至3，以將匹配碼長度範圍限制於3個與6個位元之間。在另一實施例中，可將頂值暫存器設定至12且可將底值暫存器設定至3，同時歸因於在壓縮資料區塊中不存在實際匹配碼，計數器可跳過碼長度1至3、7至10及大於13。在一另外實施例中，壓縮資料解碼加速器1002可包括任何合適數目個碼長度產生器1202或計數器1216及1226以處理壓縮資料區塊中之有效碼長度之每一範圍。舉例而言，壓縮資料解碼加速器1002可包括自收斂碼長度產生器或計數器，其中一者用以增大碼長度以找到匹配碼長度且另一者用以減小碼長度以找到匹配碼長度。

在一個實施例中，可根據至碼長度產生器1202之重設輸入1204、更新輸入1206及完成輸入1208來設定頂值暫存器1212、底值暫存器1214、開始長度1220及結束長度1222。重設輸入1204可藉由清除頂值暫存器1212、底值暫存器1214、開始長度1220、結束長度1222以及計數器1216及1226而在預料運用唯一壓縮碼來處理壓縮資料區塊時設定碼長度產生器1202。更新輸入1206可在壓縮資料區塊之處理期間設定碼長度產生器1202，此指示與碼長度1224之匹配尚未由碼長度相關器1108找到且使計數器1216及1226能夠更新。完成輸入1208可在壓縮資料區塊之處理期間設定碼長度產生器1202，此指示與碼長度1224之匹配已由碼長度相關器1108找到且使計數器1216及1226能夠重設。

圖13為根據本發明之實施例的具有兩個匹配邏輯單元1314及1316之壓縮資料解碼加速器1342之方塊圖。壓縮資料解碼加速器1342及解碼器1340可完全地或部分地實施壓縮資料解碼器1300。

壓縮資料解碼加速器1342可包括如由特定類型之壓縮所需要的任何合適數目個碼資訊陣列。舉例而言，DEFLATE演算法需要常值及距離碼兩者。在一個實施例中，壓縮資料解碼加速器1342可包括碼資訊陣列A 1306及碼資訊陣列B 1308。碼資訊陣列A可與碼資訊陣列B不同地定大小。

在一個實施例中，碼資訊陣列1306及1308可提供成束之資訊1310及1312，每一者由碼長度計數器1112及最後碼1116組成。在一另外實施例中，碼資訊陣列1306及1308可提供成束之資訊1310及1312，每一者由碼長度計數器1112、最後碼1116及累加碼長度計數器1114組成。

在一個實施例中，匹配邏輯單元1314可自碼資訊陣列1306接受成束之資訊1310，且匹配邏輯單元1316可自碼資訊陣列1308接受成束之資訊1312。匹配邏輯單元1314及1316可各自向模式控制器1334提供匹配碼長度之指示。

碼值產生器1318及1320可分別包括碼索引轉譯器1322及1326，且分別包括離散碼轉譯器1324及1328。在一個實施例中，碼索引轉譯器1322及1326可使用分類表格將碼索引轉譯成碼。在另一實施例(未圖示)中，碼索引轉譯器1322及1326可自匹配邏輯單元1314及1316找到用於指定碼及碼長度之對應碼。

碼選擇器1336可在碼類型之間進行切換以處置來自碼值產生器1318及1320之輸入。碼選擇器1336可完全地或部分地實施碼選擇器1030。此外，解碼器1340可完全地或部分地實施解碼器1032。此外，信號1330及1332可表示碼類型1040及1044以及碼值1042及1046。壓縮資料解碼器1300可支援任何合適類型之壓縮。舉例而言，資料解碼器可支援霍夫曼編碼，其中長度與距離對被嵌入有常值未壓縮資料。在一個實施例中，具有兩個匹配邏輯單元之壓縮資料解碼器1300可提供每符號6個循環之潛時。在另一實施例(未圖示)中，壓縮資料解碼器可針對每一類型之碼具有兩個匹配邏輯單元，且可提供每符號3個循環之潛時。舉例而言，支援DEFLATE演算法之解碼器可具有總共四個匹配邏輯單元。兩個匹配邏輯單元可在一匹配碼上自收斂。自收斂解碼器可具有在一匹配碼長度上收斂之多個匹配邏輯單元。舉例而言，一個匹配邏輯單元可在碼長度上增大以找到匹配碼長度，且另一匹配邏輯單元可在碼長度上減小以找到匹配碼長度。在一另外實施例(未圖示)中，壓縮資料解碼器可針對每一類型之碼具有四個匹配邏輯單元。匹配邏輯單元可在一匹配碼上自收斂，且可經由如上文所描述之碼長度產生器1202將匹配邏輯單元之單獨集合指派至可能碼長度之子集。

模式控制器1334、碼值產生器1318及1320以及碼選擇器1336可完全地或部分地由匹配邏輯單元1314及1316實施。

圖14為根據本發明之實施例的模式產生器單元1400之方塊圖。模式控制器1400可完全地或部分地實施模式控制器1334。

在一個實施例中，可自正反器或鎖存器1408輸出模式1410，正反器或鎖存器1408可藉由碼類型完成選擇器1406之輸出而啟用。碼類型完成選擇器1406可使用由鎖存器1408輸出之先前模式1410而在碼類型A之完成信號1402與碼類型B之完成信號1404之間進行切換。模式控制器1400亦可對用於支援多於一個碼之碼類型的完成信號一起進行鎖存及邏輯「及(AND)」。舉例而言，DEFLATE演算法需要常值與長度碼之間的共用編碼，其中除非長度碼被先前解碼，否則將不設定碼類型完成信號。可以任何合適方式實施模式控制器1400以滿足任何編碼方案之要求。

碼類型完成選擇器1406可完全地或部分地由鎖存器1408實施。

圖15為根據本發明之實施例的碼索引轉譯器1500之方塊圖。可使用經儲存碼表格1506來實施碼索引轉譯器1500。在一個實施例中，經儲存碼表格1506可由分類單元1504使用來自壓縮資料區塊之原始碼1502而產生。可使用可按任何次序將未分類碼分類之任一處理器來實施分類單元1504。舉例而言，碼可開始於最短碼之第一次出現，且結束於最長碼之最後出現。在另一實施例(未圖示)中，在分類單元1504不使用來自壓縮資料區塊之原始碼1502的情況下，可運用按任何次序之碼來產生經儲存碼表格1506。

圖16為根據本發明之實施例的常值及長度碼轉譯器1600之方塊圖。碼轉譯器1026及1028可完全地或部分地由常值及長度碼索引轉譯器1600實施。碼轉譯器1600可表示用於簡單轉譯之固定功能程序。

在一個實施例中，常值及長度碼索引轉譯器1600可將9位元碼1602轉譯成碼類型1642及碼值1644。經減去碼可表示9位元碼1602之下部五個位元減一。碼類型輸出1640可表示基於碼輸入1602之選擇。可經由「及」閘而邏輯上組合經減去碼1610之上部三個位元，以使用長度選擇器類型1626而在LEN_255 1620 (與最大可能長度值相關聯之碼類型)與LEN 1622 (與所有其他可能長度相關聯之碼類型)之間進行選擇。可經由「或(OR)」閘而邏輯上組合碼1602之下部五個位元1608，以在長度選擇器類型1626之輸出與EOB 1624 (與區塊碼末端相關聯之碼類型)之間進行選擇。此外，可邏輯上反轉9位元碼1602之最高有效位元1606，以使用常值或長度選擇器1632而在LIT 1630 (與常值相關聯之碼類型)與區塊選擇器末端1628之輸出之間進行選擇。

常值及長度碼索引轉譯器1600可自碼值選擇器1640產生8位元碼值1644。碼值選擇器1640可使用碼類型1642以選擇用於輸出至碼值1644之輸入。最大長度1638可對應於用於一演算法之最大長度。舉例而言，對於DEFLATE演算法，最大長度將為255。LIT 1630之碼類型可對應於自針對碼值1644選擇碼之下部八個位元1604之碼值選擇器1640導出的常值。EOB 1624之碼類型可針對碼值1644引起隨意值。LEN 1622之碼類型可選擇可由常值及長度碼索引轉譯器1600計算之經編碼基底及附加位元值1636。

經編碼值1636可為包含3位元基底值1634及3位元附加位元值之8位元值。基底值1634可由經由經減去碼1616之第三最低有效位元之「互斥或(XOR)」閘而與一電路之三位元結果邏輯上組合的經減去碼1618之最低有效兩個位元組成。可自經減去碼1610、1612及1614之部分導出的三位元結果亦可判定附加位元數目值。解碼器1032可能需要進一步處理碼值1644以判定長度。舉例而言，解碼器可能需要捨棄數目對應於碼長度之位元，使用碼值1644中之附加位元數目值以判定待讀取附加位元之數目，讀取附加位元，且將3位元基底值1634添附至經讀取附加位元。

圖17為根據本發明之實施例的概述長度碼轉譯1702之表格。長度碼轉譯1702可完全地或部分地表示常值及長度索引轉譯器1600。碼值可表示輸入碼減去一。解碼器1032可能需要將經計算長度值調整三以達到正確的經解碼長度。

圖18為根據本發明之實施例的距離碼轉譯器1800之方塊圖。碼轉譯器1026及1028可完全地或部分地由距離索引轉譯器1800實施。

在一個實施例中，距離碼轉譯器1800可自五位元碼輸入1802產生碼值1816。碼輸入1802可針對四個最高有效位元予以剖析，且被減去一以產生亦由四個位元組成之附加位元值1814。可經由「或」閘而邏輯上組合碼輸入1806之三個最高有效位元以產生選擇器值1820。為零之選擇器值可引起為零之附加位元1814值。可自碼輸入1808之兩個最低有效位元或碼輸入1810之最低有效位元產生2位元基底值1818。基底選擇器1812可取決於選擇器值1820而選擇輸入1808或1810。碼類型輸出1824可固定至距離碼類型1822。解碼器1032可能需要進一步處理碼值1816以判定距離。舉例而言，解碼器可能需要捨棄數目對應於碼長度之位元，使用附加位元數目值1814以判定待讀取附加位元之數目，讀取附加位元，且將2位元基底值1818添附至經讀取附加位元。

圖19為根據本發明之實施例的概述距離碼轉譯1902之表格。距離碼轉譯1902可完全地或部分地表示距離索引轉譯器1800。解碼器1032可能需要將經計算距離值調整一以達到正確的經解碼距離。

圖20為根據本發明之實施例的用於壓縮資料解碼之方法2000之方塊圖。方法2000可由圖1至圖19所展示之元件中之任一者實施。方法2000可由任何合適準則起始且可在任何合適點起始操作。在一個實施例中，方法2000可在2005處起始操作。方法2000可包括比所說明之步驟更多或更少的步驟。此外，方法2000可按與下文所說明之次序不同的次序執行其步驟。方法2000可在任何合適步驟處終止。此外，方法2000可在任何合適步驟處重複操作。方法2000之部分可並行地執行且關於方法2000之其他部分而重複。

在2005處，在一個實施例中，壓縮資料解碼器可在接收及解碼一或多個指令以用於壓縮資料解碼之後接收壓縮資料區塊。在另一實施例中，壓縮資料解碼器可在不解碼用於壓縮資料解碼之指令的情況下接收壓縮資料區塊。亦可初始化壓縮資料解碼器以開始解碼。初始化程序可包括初始化壓縮資料解碼加速器內之匹配邏輯單元，及初始化模式產生器以產生初始當前模式。在一個實施例中，可設定初始當前模式以解碼用於常值之碼。在另一實施例中，可設定初始當前模式以參考先前壓縮資料區塊內之資料來解碼用於長度或距離值之碼。

在2010處，可獲得用於壓縮資料區塊之區塊標頭。可針對每一類型之碼解碼區塊標頭。

在2015處，在一個實施例中，可藉由增大用於每一類型之碼的碼長度而將壓縮資料區塊中之碼分類。在另一實施例中，碼可保持未分類。在一個實施例中，該分類可由壓縮資料解碼器執行。在另一實施例中，該分類可由處理器執行。

在2020處，可預計算及填入用於每一類型之碼的碼資訊陣列。在一個實施例中，預計算及填入發生於壓縮資料解碼器內。在另一實施例中，預計算及填入可由處理器執行。在一個實施例中，預計算及填入可包括剖析每一碼長度之出現次數及對於每一碼長度所遇到之最後碼。在另一實施例中，預計算及填入可包括剖析每一碼長度之出現次數、在碼長度上小於或等於每一碼長度的碼之出現次數，及對於每一碼長度所遇到之最後碼。碼長度之數目可與表示用於應用於壓縮資料之特定壓縮演算法之碼的位元之最大數目成線性比例。

在2025處，可自壓縮資料區塊獲得酬載。酬載之大小可與表示用於應用於壓縮資料之特定壓縮演算法之碼的位元之最大數目成比例。

在2030處，在一個實施例中，可產生碼長度。碼長度可小於或等於表示用於應用於壓縮資料之特定壓縮演算法之碼的位元之最大數目。在另一實施例中，碼長度可為計數器。在一個實施例中，對於表示用於應用於壓縮資料之特定壓縮演算法之碼的位元之數目，計數器可開始於最小值。對於表示用於應用於壓縮資料之特定壓縮演算法之碼的位元之數目，計數器可遞增至最大值。在另一實施例中，對於表示應用於壓縮資料之特定壓縮演算法之碼的位元之數目，計數器可開始於最大值。對於表示用於應用於壓縮資料之特定壓縮演算法之碼的位元之數目，計數器可遞減至最小值。可使用經產生碼長度來獲得酬載之區段。在一個實施例中，該區段可表示酬載之最高有效位元中之至少一些。在另一實施例中，該等區段可表示酬載之最低有效位元中之至少一些。

在2035處，可使用如由當前模式所判定之碼資訊陣列來計算最後碼差及碼長度計數器差。在一個實施例中，該計算可發生於壓縮資料解碼器內。在另一實施例中，該計算可發生於處理器內。最後碼差可表示自由經產生碼長度選擇之最後碼減去的區段。碼長度計數器差可表示自表示特定碼長度之出現次數之數目減去的最後碼差。

在2040處，可評估最後碼差及碼長度差。在一個實施例中，可評估最後碼差以判定其是否不小於零，且可評估碼長度計數器差以判定其是否不小於一。在另一實施例中，可評估最後碼差以判定其是否等於或大於零，且可評估碼長度計數器差以判定其是否等於或大於一。可判定是否繼續進行。若是，則方法2000可繼續進行至2045。否則，方法2000可返回至2030。

在2045處，可基於經匹配碼之類型來判定用於解碼下一酬載之模式。可需要針對支援多個資料格式之碼類型進一步解碼經匹配碼之類型。在一個實施例中，經匹配碼之類型可指示應針對相同類型之碼解碼下一酬載。在另一實施例中，經匹配碼之類型可指示應針對不同類型之碼解碼下一酬載。

在2050處，可判定碼長度及碼索引。在一個實施例中，碼索引可表示區段。在另一實施例中，碼索引可表示經計算值。

在2055處，可自碼長度及/或碼索引判定碼。在一個實施例中，可使用碼索引以在分類表格中定位碼。在另一實施例中，可在未分類表格中搜尋碼。

在2060處，可將碼轉譯成值。在一個實施例中，轉譯可產生長度值。在另一實施例中，轉譯可產生距離值。在一另外實施例中，轉譯可產生常值。在又一實施例中，轉譯可產生區塊之末端。

在2065處，可視情況而評估碼類型以判定是否已到達壓縮資料區塊之末端。可判定是否淘汰。若是，則方法2000可繼續進行至2075。否則，方法2000可繼續進行至2070。

在2070處，可解碼值。在一個實施例中，可在壓縮資料解碼器內解碼值。在另一實施例中，可在處理器內解碼值。在一另外實施例中，可在由經遇到碼之類型選擇的單獨匹配邏輯單元中解碼值。在一個實施例中，方法2000可終止。在另一實施例中，經解碼值可將酬載推進經計算之所消耗位元數目，且繼續進行至2025。經計算之所消耗位元數目可由碼長度與所需附加位元數目之總和計算。

在2075處，可淘汰用於壓縮資料之該或該等指令。

本文中所揭示之機制之實施例可以硬體、軟體、韌體或此等實施方法之組合予以實施。本發明之實施例可被實施為執行於可規劃系統上之電腦程式或程式碼，該可規劃系統包含至少一個處理器、一儲存系統(包括依電性及非依電性記憶體及/或儲存元件)、至少一個輸入裝置，及至少一個輸出裝置。

可將程式碼應用於輸入指令以執行本文中所描述之功能且產生輸出資訊。可以已知方式將輸出資訊應用於一或多個輸出裝置。出於此應用之目的，處理系統可包括具有諸如數位信號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)或微處理器之處理器的任何系統。

可以高階程序性或物件導向式規劃語言實施程式碼以與處理系統通訊。視需要，亦可以組譯語言或機器語言實施程式碼。事實上，本文中所描述之機制之範疇並不限於任一特定規劃語言。在任何狀況下，該語言可為編譯或解譯語言。

可由儲存於機器可讀媒體上的表示處理器內之各種邏輯的代表性指令實施至少一實施例之一或多個態樣，該等代表性指令在由機器讀取時致使該機器製造用以執行本文中所描述之技術的邏輯。被稱為「IP核心」之此等表示可儲存於有形機器可讀媒體上，且供應至各種消費者或製造設施以載入至實際上製造該邏輯或處理器之製造機器中。

此等機器可讀儲存媒體可包括但不限於由機器或裝置製造或形成之物品的非暫時性有形配置，包括儲存媒體，諸如硬碟、包括軟碟的任何其他類型之光碟、光學光碟、緊密光碟唯讀記憶體(CD-ROM)、可重寫緊密光碟(CD-RW)及磁光碟、諸如唯讀記憶體(ROM)之半導體裝置、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)之隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、快閃記憶體、電可抹除可規劃唯讀記憶體(EEPROM)、磁卡或光卡，或適合於儲存電子指令的任何其他類型之媒體。

因此，本發明之實施例亦可包括含有指令或含有界定本文中所描述之結構、電路、設備、處理器及/或系統特徵之設計資料(諸如硬體描述語言(HDL))的非暫時性有形機器可讀媒體。此等實施例亦可被稱作程式產品。

在一些狀況下，指令轉換器可用以將指令自源指令集轉換至目標指令集。舉例而言，指令轉換器可將指令轉譯(例如，使用靜態二進位轉譯、包括動態編譯之動態二進位轉譯)、轉化、模仿或以其他方式轉換至待由核心處理之一或多個其他指令。指令轉換器可以軟體、硬體、韌體或其組合予以實施。指令轉換器可在處理器上、在處理器外，或部分地在處理器上且部分地在處理器外。

因此，揭示用於執行根據至少一個實施例之一或多個指令之技術。雖然已描述且在隨附圖式中展示某些例示性實施例，但應理解，此等實施例僅僅說明而不限定其他實施例，且此等實施例並不限於所展示及描述之特定構造及配置，此係因為一般熟習此項技術者在研究本發明後就可想到各種其他修改。在諸如此技術之技術領域(其中增長快速且另外進步不易於預見)中，在不脫離本發明之原理或隨附申請專利範圍之範疇的情況下，可如藉由實現技術進步所促進而易於對所揭示實施例之配置及細節進行修改。

在本發明之一些實施例中，一種處理器可包括用以解碼至少一個指令之一前端、一執行單元、用以將該指令指派至該執行單元以執行該指令之一分配器或其他機構。該指令可用以解碼壓縮資料。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一碼資訊陣列。結合以上實施例中之任一者，在一實施例中，該碼資訊陣列可包括至少一個經預計算碼長度計數器及至少一個經預計算最後碼。該經預計算碼長度計數器可包括用以計數用於至少一個特定碼長度之一出現次數的邏輯，且該經預計算最後碼可包括用於該特定碼長度之一最後可能碼。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一匹配邏輯單元，其包括使用該碼資訊陣列以使該壓縮資料之一酬載之一區段與一匹配碼長度及一匹配碼索引匹配的邏輯。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一碼值產生器，其包括用以將該匹配碼索引轉譯成一碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一解碼器，其包括用以自該碼值及該匹配碼長度產生解壓縮資料的邏輯。

結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括用以匹配於至少一個類型之碼的邏輯。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一第二匹配邏輯單元，其相比於該第一匹配邏輯單元包括用以匹配於一不同類型之碼的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括一碼長度產生器。結合以上實施例中之任一者，在一實施例中，該碼長度產生器可包括一底值暫存器，及用以跳過短於一最短使用碼長度之未使用碼長度的邏輯。結合以上實施例中之任一者，在一實施例中，該碼長度產生器可包括一頂值暫存器，及用以跳過長於一最長使用碼長度之未使用碼長度的邏輯。結合以上實施例中之任一者，在一實施例中，該碼值產生器可包括用以按增大碼長度之次序產生一分類表格以將該匹配碼索引轉譯成該碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括用以匹配於碼長度之一第一範圍的邏輯。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一第二匹配邏輯單元，其包括用以匹配於碼長度之一第二範圍的邏輯。結合以上實施例中之任一者，該碼資訊陣列可包括至少一個經預計算累加碼長度計數器。結合以上實施例中之任一者，該經預計算累加碼長度計數器可包括用以計數用於在長度上等於或小於該特定碼長度之一碼長度之一累加出現次數的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括用以使用多個碼長度產生器而在該匹配碼長度上收斂的邏輯，其中至少一個碼長度產生器在值上增大且至少一個碼長度產生器在值上減小。

在本實施例中之一些中，一種方法可包括處理壓縮資料之一標頭。結合以上實施例中之任一者，在一實施例中，該方法可包括自壓縮資料之一標頭計算至少一個碼長度計數器。結合以上實施例中之任一者，在一實施例中，該方法可包括運用該碼長度計數器來計數至少一個特定碼長度之一出現次數。結合以上實施例中之任一者，在一實施例中，該方法可包括自該標頭計算至少一個最後碼，該最後碼包括用於該特定碼長度之一最後可能碼。結合以上實施例中之任一者，在一實施例中，該方法可包括運用至少一個匹配邏輯單元而使用該碼長度計數器及該最後碼來使該壓縮資料之一酬載之一區段與一匹配碼長度及一匹配碼索引匹配。結合以上實施例中之任一者，在一實施例中，該方法可包括將該匹配碼索引轉譯成一碼值。結合以上實施例中之任一者，在一實施例中，該方法可包括使用該碼值及該匹配碼長度來解碼至少該區段。

結合以上實施例中之任一者，在一實施例中，該方法可包括跳過短於一最短使用碼長度之未使用碼長度。結合以上實施例中之任一者，在一實施例中，該方法可包括在該壓縮資料中跳過長於一最長使用碼長度之未使用碼長度。結合以上實施例中之任一者，在一實施例中，該方法可包括使用多個碼長度產生器而在該匹配碼長度上收斂。結合以上實施例中之任一者，在一實施例中，該方法可包括增大至少一個碼長度產生器之該值，及減小至少一個碼長度產生器之該值。結合以上實施例中之任一者，在一實施例中，該方法可包括按增大碼長度之次序將一表格分類以用來將該匹配碼索引轉譯成該碼值。結合以上實施例中之任一者，在一實施例中，該方法可包括計算至少一個累加碼長度計數器。結合以上實施例中之任一者，在一實施例中，該方法可包括該累加碼長度計數器計數用於在長度上等於或小於該特定碼長度之一碼長度之一累加出現次數。結合以上實施例中之任一者，在一實施例中，該方法可包括使碼長度之一第一範圍與該匹配邏輯單元匹配，及使碼長度之一第二範圍與一第二匹配邏輯單元匹配。

在本發明之一些實施例中，一種系統可包括用以解碼至少一個指令之一前端、一執行單元、用以將該指令指派至該執行單元以執行該指令之一分配器或其他機構。該指令可用以解碼壓縮資料。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一碼資訊陣列。結合以上實施例中之任一者，在一實施例中，該碼資訊陣列可包括至少一個經預計算碼長度計數器及至少一個經預計算最後碼。該經預計算碼長度計數器可包括用以計數用於至少一個特定碼長度之一出現次數的邏輯，且該經預計算最後碼可包括用於該特定碼長度之一最後可能碼。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一匹配邏輯單元，其包括使用該碼資訊陣列以使該壓縮資料之一酬載之一區段與一匹配碼長度及一匹配碼索引匹配的邏輯。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一碼值產生器，其包括用以將該匹配碼索引轉譯成一碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該執行單元可包括一解碼器，其包括用以自該碼值及該匹配碼長度產生解壓縮資料的邏輯。

在本發明之一些實施例中，一種壓縮資料解碼器可包括一碼資訊陣列。結合以上實施例中之任一者，在一實施例中，該碼資訊陣列可包括至少一個經預計算碼長度計數器及至少一個經預計算最後碼。該經預計算碼長度計數器可包括用以計數用於至少一個特定碼長度之一出現次數的邏輯，且該經預計算最後碼可包括用於該特定碼長度之一最後可能碼。結合以上實施例中之任一者，在一實施例中，該壓縮資料解碼器可包括一匹配邏輯單元，其包括使用該碼資訊陣列以使該壓縮資料之一酬載之一區段與一匹配碼長度及一匹配碼索引匹配的邏輯。結合以上實施例中之任一者，在一實施例中，該壓縮資料解碼器可包括一碼值產生器，其包括用以將該匹配碼索引轉譯成一碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該壓縮資料解碼器可包括一解碼器，其包括用以自該碼值及該匹配碼長度產生解壓縮資料的邏輯。

結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括用以匹配於至少一個類型之碼的邏輯。結合以上實施例中之任一者，在一實施例中，該壓縮資料解碼器可包括一第二匹配邏輯單元，其相比於該第一匹配邏輯單元包括用以匹配於一不同類型之碼的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括一碼長度產生器。結合以上實施例中之任一者，在一實施例中，該碼長度產生器可包括一底值暫存器，及用以跳過短於一最短使用碼長度之未使用碼長度的邏輯。結合以上實施例中之任一者，在一實施例中，該碼長度產生器可包括一頂值暫存器，及用以跳過長於一最長使用碼長度之未使用碼長度的邏輯。結合以上實施例中之任一者，在一實施例中，該碼值產生器可包括用以按增大碼長度之次序產生一分類表格以將該匹配碼索引轉譯成該碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括用以匹配於碼長度之一第一範圍的邏輯。結合以上實施例中之任一者，在一實施例中，該壓縮資料解碼器可包括一第二匹配邏輯單元，其包括用以匹配於碼長度之一第二範圍的邏輯。結合以上實施例中之任一者，該碼資訊陣列可包括至少一個經預計算累加碼長度計數器。結合以上實施例中之任一者，該經預計算累加碼長度計數器可包括用以計數用於在長度上等於或小於該特定碼長度之一碼長度之一累加出現次數的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配邏輯單元可包括用以使用多個碼長度產生器而在該匹配碼長度上收斂的邏輯，其中至少一個碼長度產生器在值上增大且至少一個碼長度產生器在值上減小。

在本發明之一些實施例中，一種設備可包括一用於儲存碼資訊的構件。結合以上實施例中之任一者，在一實施例中，該用於儲存碼資訊的構件可包括至少一個經預計算碼長度計數器及至少一個經預計算最後碼。該經預計算碼長度計數器可包括一用以計數用於至少一個特定碼長度之一出現次數的構件，且該經預計算最後碼可包括用於該特定碼長度之一最後可能碼。結合以上實施例中之任一者，在一實施例中，該設備可包括一匹配構件，其包括使用該用於儲存碼資訊的構件以使該壓縮資料之一酬載之一區段與一匹配碼長度及一匹配碼索引匹配的邏輯。結合以上實施例中之任一者，在一實施例中，該設備可包括碼值產生構件，其包括用以將該匹配碼索引轉譯成一碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該設備可包括一解碼構件，其包括用以自該碼值及該匹配碼長度產生解壓縮資料的邏輯。

結合以上實施例中之任一者，在一實施例中，該匹配構件可包括用以匹配於至少一個類型之碼的邏輯。結合以上實施例中之任一者，在一實施例中，該設備可包括一第二匹配構件，其相比於該第一匹配構件包括用以匹配於一不同類型之碼的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配構件可包括一碼長度產生構件。結合以上實施例中之任一者，在一實施例中，該碼長度產生構件可包括一底值暫存器，及用以跳過短於一最短使用碼長度之未使用碼長度的邏輯。結合以上實施例中之任一者，在一實施例中，該碼長度產生構件可包括一頂值暫存器，及用以跳過長於一最長使用碼長度之未使用碼長度的邏輯。結合以上實施例中之任一者，在一實施例中，該碼值產生構件可包括用以按增大碼長度之次序產生一分類表格以將該匹配碼索引轉譯成該碼值的邏輯。結合以上實施例中之任一者，在一實施例中，該匹配構件可包括用以匹配於碼長度之一第一範圍的邏輯。結合以上實施例中之任一者，在一實施例中，該設備可包括一第二匹配構件，其包括用以匹配於碼長度之一第二範圍的邏輯。結合以上實施例中之任一者，該用於儲存碼資訊的構件可包括至少一個經預計算累加碼長度計數器。結合以上實施例中之任一者，該經預計算累加碼長度計數器可包括一用以計數用於在長度上等於或小於該特定碼長度之一碼長度之一累加出現次數的構件。結合以上實施例中之任一者，在一實施例中，該匹配構件可包括一用以使用多個碼長度產生構件來匹配於該匹配碼長度的收斂構件，其中至少一個碼長度產生構件在值上增大且至少一個碼長度產生構件在值上減小。

100‧‧‧電腦系統
102、200、300、410、415、570、580、810、902‧‧‧處理器
104‧‧‧層級1(L1)內部快取記憶體
106、145、164、208、210‧‧‧暫存器檔案
108、142、162、922‧‧‧執行單元
109、143‧‧‧封裝指令集
110‧‧‧處理器匯流排
112‧‧‧圖形控制器/圖形卡
114‧‧‧加速圖形埠(AGP)互連件
116‧‧‧記憶體控制器集線器(MCH)
118‧‧‧記憶體介面
120、440、532、534‧‧‧記憶體
122‧‧‧專屬集線器介面匯流排
124‧‧‧資料儲存體
126‧‧‧無線收發器
128‧‧‧韌體集線器(快閃BIOS)
130‧‧‧I/O控制器集線器(ICH)
134‧‧‧網路控制器
140‧‧‧資料處理系統/電腦系統
141‧‧‧匯流排
144、165、165B、1340‧‧‧解碼器
146‧‧‧同步動態隨機存取記憶體(SDRAM)控制
147‧‧‧靜態隨機存取記憶體(SRAM)控制
148‧‧‧突發快閃記憶體介面
149‧‧‧個人電腦記憶體卡國際協會(PCMCIA)/緊密快閃(CF)卡控制
150‧‧‧液晶顯示器(LCD)控制
151‧‧‧直接記憶體存取(DMA)控制器
152‧‧‧替代性匯流排主控器介面
153‧‧‧I/O匯流排
154‧‧‧I/O橋接器
155‧‧‧通用非同步接收器/傳輸器(UART)
156‧‧‧通用串列匯流排(USB)
157‧‧‧藍芽無線UART
158‧‧‧I/O擴展介面
159、170‧‧‧處理核心
160‧‧‧資料處理系統
161‧‧‧SIMD共處理器
163‧‧‧指令集
166‧‧‧主處理器
167、306、372、374‧‧‧快取記憶體
168‧‧‧輸入/輸出系統
169‧‧‧無線介面
171‧‧‧共處理器匯流排
201‧‧‧有序前端
202‧‧‧快速排程器/uop排程器
203‧‧‧無序執行引擎
204‧‧‧慢速/一般浮點排程器/uop排程器
206‧‧‧簡單浮點排程器/uop排程器
211‧‧‧執行區塊
212、214‧‧‧位址產生單元(AGU)/執行單元
216、218‧‧‧快速ALU/執行單元
220‧‧‧慢速ALU/執行單元
222‧‧‧浮點ALU/執行單元
224‧‧‧浮點移動單元/執行單元
226‧‧‧指令預提取器
228‧‧‧指令解碼器
230‧‧‧追蹤快取記憶體
232‧‧‧微碼ROM
234‧‧‧uop佇列
302、302A-302N‧‧‧核心
303‧‧‧快取記憶體階層
308‧‧‧基於環之互連單元
310‧‧‧系統代理
312‧‧‧顯示引擎
314‧‧‧快速圖形PCI(PEG)
318‧‧‧PCIe橋接器
320‧‧‧記憶體控制器
322‧‧‧同調邏輯
352‧‧‧記憶體控制單元
360‧‧‧圖形模組
365‧‧‧媒體引擎
370、906‧‧‧前端
380‧‧‧無序引擎
382‧‧‧分配模組
384‧‧‧資源排程器
386‧‧‧資源
388‧‧‧重新排序緩衝器
390‧‧‧模組
395‧‧‧最後層級快取記憶體(LLC)
399‧‧‧隨機存取記憶體(RAM)
400、900‧‧‧系統
420‧‧‧圖形記憶體控制器集線器(GMCH)
445、824‧‧‧顯示器
450‧‧‧輸入/輸出(I/O)控制器集線器(ICH)
460‧‧‧外部圖形裝置
470‧‧‧周邊裝置
495‧‧‧前側匯流排(FSB)
500‧‧‧第二系統/多處理器系統
514、614、615‧‧‧I/O裝置
516‧‧‧第一匯流排
518‧‧‧匯流排橋接器
520‧‧‧第二匯流排
522‧‧‧鍵盤及/或滑鼠
524‧‧‧音訊I/O
527‧‧‧通訊裝置
528‧‧‧資料儲存單元
530‧‧‧指令/碼及資料
538‧‧‧高效能圖形電路
539‧‧‧高效能圖形介面
552、554、576、578、586、588‧‧‧P-P介面
572、582、714‧‧‧整合式記憶體控制器單元
590‧‧‧晶片組
594、598‧‧‧點對點介面電路
596‧‧‧介面
600‧‧‧第三系統
700‧‧‧系統單晶片(SoC)
702‧‧‧互連單元
708‧‧‧整合式圖形邏輯
710‧‧‧應用程式處理器
711‧‧‧系統代理單元
716‧‧‧匯流排控制器單元
720‧‧‧媒體處理器
724‧‧‧影像處理器
726‧‧‧音訊處理器
728‧‧‧視訊處理器
730‧‧‧SRAM單元
732‧‧‧DMA單元
740‧‧‧顯示單元
800‧‧‧電子裝置
815‧‧‧低電力雙資料速率(LPDDR)記憶體單元
820‧‧‧磁碟機
822‧‧‧BIOS/韌體/快閃記憶體
825‧‧‧觸控螢幕
830‧‧‧觸控板
835‧‧‧快速晶片組(EC)
836‧‧‧鍵盤
837‧‧‧風扇
838‧‧‧受信任平台模組(TPM)
839、846‧‧‧熱感測器
840‧‧‧感測器集線器
841‧‧‧加速度計
842‧‧‧環境光感測器(ALS)
843‧‧‧羅盤
844‧‧‧迴轉儀
845‧‧‧近場通訊(NFC)單元
846‧‧‧熱感測器
850‧‧‧無線區域網路(WLAN)單元
852‧‧‧藍芽單元
854‧‧‧攝影機
855‧‧‧全球定位系統(GPS)單元
856‧‧‧無線廣域網路(WWAN)單元
857‧‧‧SIM卡
860‧‧‧數位信號處理器(DSP)
862‧‧‧音訊單元
863‧‧‧揚聲器
864‧‧‧頭戴式耳機
865‧‧‧麥克風
904A、904B‧‧‧指令串流
916‧‧‧管線
918‧‧‧分配單元
920‧‧‧排程器
924‧‧‧淘汰單元/重新排序緩衝器
926、1300‧‧‧壓縮資料解碼器
928‧‧‧智慧財產權(IP)核心
930‧‧‧其他核心
1000‧‧‧壓縮資料解碼器電路
1002、1342‧‧‧壓縮資料解碼加速器
1004‧‧‧初始化輸入
1006‧‧‧酬載輸入
1008、1334‧‧‧模式控制器
1010、1012‧‧‧碼資訊陣列
1014‧‧‧碼資訊選擇器
1016、1102、1314、1316‧‧‧匹配邏輯單元
1018、1020、1318、1320‧‧‧碼值產生器
1022、1024、1322、1326、1500‧‧‧碼索引轉譯器
1026、1028‧‧‧碼轉譯器
1030、1336‧‧‧碼選擇器
1032‧‧‧資料解碼器
1034、1330、1332‧‧‧信號
1036‧‧‧匹配碼長度
1038‧‧‧匹配碼索引
1040、1044、1642‧‧‧碼類型
1042、1046、1644、1816‧‧‧碼值
1048‧‧‧選定碼類型
1050‧‧‧選定碼值
1052‧‧‧所消耗位元數目
1104、1202‧‧‧碼長度產生器
1106‧‧‧區段選擇器
1108‧‧‧碼長度相關器
1110‧‧‧碼索引產生器
1112‧‧‧碼長度計數器
1114‧‧‧累加碼長度計數器
1116、1144‧‧‧最後碼
1118‧‧‧碼長度計數器選擇器
1120‧‧‧累加碼長度計數器選擇器
1122‧‧‧最後碼選擇器
1124‧‧‧更新信號
1126、1138‧‧‧完成信號
1128‧‧‧重設信號
1130、1224‧‧‧碼長度
1132‧‧‧酬載
1134‧‧‧初始化輸入
1136‧‧‧碼索引
1140‧‧‧碼長度計數
1142‧‧‧累加碼長度計數
1146‧‧‧最後碼差
1148‧‧‧碼長度計數差
1204‧‧‧重設輸入
1206‧‧‧更新輸入
1208‧‧‧完成輸入
1210‧‧‧碼長度標頭
1212‧‧‧頂值暫存器
1214‧‧‧底值暫存器
1216、1226‧‧‧計數器
1218‧‧‧碼長度選擇器
1220‧‧‧開始長度
1222‧‧‧結束長度
1306‧‧‧碼資訊陣列A
1308‧‧‧碼資訊陣列B
1310、1312‧‧‧資訊
1324、1328‧‧‧離散碼轉譯器
1334‧‧‧模式控制器
1400‧‧‧模式產生器單元/模式控制器
1402‧‧‧碼類型A之完成信號
1404‧‧‧碼類型B之完成信號
1406‧‧‧碼類型完成選擇器
1408‧‧‧正反器或鎖存器
1410‧‧‧模式
1502‧‧‧原始碼
1504‧‧‧分類單元
1506‧‧‧經儲存碼表格
1600‧‧‧常值及長度碼轉譯器
1602‧‧‧9位元碼
1604‧‧‧下部八個位元
1606‧‧‧最高有效位元
1608‧‧‧下部五個位元
1610、1612、1614、1616、1618‧‧‧經減去碼
1620‧‧‧LEN_255
1622‧‧‧LEN
1624‧‧‧EOB
1626‧‧‧長度選擇器類型
1628‧‧‧區塊選擇器末端
1630‧‧‧LIT
1632‧‧‧常值或長度選擇器
1634‧‧‧基底值
1636‧‧‧經編碼基底及附加位元值/經編碼值
1638‧‧‧最大長度
1640‧‧‧碼值選擇器
1702‧‧‧長度碼轉譯
1802‧‧‧五位元碼輸入
1806、1808、1810‧‧‧碼輸入
1812‧‧‧基底選擇器
1814‧‧‧附加位元數目值
1818‧‧‧2位元基底值
1820‧‧‧選擇器值
1822‧‧‧距離碼類型
1824‧‧‧碼類型輸出
1902‧‧‧距離碼轉譯
2000‧‧‧方法

在隨附圖式之各圖中作為實例而非限制來說明實施例：圖1A為根據本發明之實施例的例示性電腦系統之方塊圖，該電腦系統被形成有可包括用以執行指令之執行單元的處理器；圖1B說明根據本發明之實施例的資料處理系統；圖1C說明用於執行文字字串比較操作之資料處理系統之其他實施例；圖2為根據本發明之實施例的用於處理器之微架構之方塊圖，該處理器可包括用以執行指令之邏輯電路；圖3A為根據本發明之實施例的處理器之方塊圖；圖3B為根據本發明之實施例的核心之實例實施方案之方塊圖；圖4為根據本發明之實施例的系統之方塊圖；圖5為根據本發明之實施例的第二系統之方塊圖；圖6為根據本發明之實施例的第三系統之方塊圖；圖7為根據本發明之實施例的系統單晶片之方塊圖；圖8為根據本發明之實施例的用於利用處理器之電子裝置之方塊圖；圖9為根據本發明之實施例的用於壓縮資料解碼之系統之方塊圖；圖10為根據本發明之實施例的壓縮資料解碼器電路之方塊圖；圖11為根據本發明之實施例的用於壓縮資料解碼器電路之匹配邏輯單元之方塊圖；圖12為根據本發明之實施例的碼長度產生器單元之方塊圖；圖13為根據本發明之實施例的具有多個匹配邏輯單元之壓縮資料解碼加速器之方塊圖；圖14為根據本發明之實施例的模式產生器單元之方塊圖；圖15為根據本發明之實施例的碼索引轉譯器之方塊圖；圖16為根據本發明之實施例的常值及長度碼轉譯器之方塊圖；圖17為根據本發明之實施例的概述長度碼轉譯之表格。圖18為根據本發明之實施例的距離碼轉譯器之方塊圖；圖19為根據本發明之實施例的概述距離碼轉譯之表格。圖20為根據本發明之實施例的用於壓縮資料解碼之方法之方塊圖。

100‧‧‧電腦系統

102‧‧‧處理器

104‧‧‧層級1(L1)內部快取記憶體

106‧‧‧暫存器檔案

108‧‧‧執行單元

109‧‧‧封裝指令集

110‧‧‧處理器匯流排

112‧‧‧圖形控制器/圖形卡

114‧‧‧加速圖形埠(AGP)互連件

116‧‧‧記憶體控制器集線器(MCH)

118‧‧‧記憶體介面

120‧‧‧記憶體

122‧‧‧專屬集線器介面匯流排

124‧‧‧資料儲存體

126‧‧‧無線收發器

128‧‧‧韌體集線器(快閃BIOS)

130‧‧‧I/O控制器集線器(ICH)

134‧‧‧網路控制器

Claims

一種處理器，該處理器包含：一前端，該前端用於解碼至少一個指令，該指令用於解碼壓縮資料；一執行單元；一分配器，該分配器用於將該指令指派至該執行單元以執行該指令；其中，該執行單元包括：一碼資訊陣列，該碼資訊陣列包括：至少一個經預計算碼長度計數器，該經預計算碼長度計數器包括用於針對至少一個特定碼長度計數出現次數的邏輯，以及至少一個經預計算最後碼，該經預計算最後碼包括用於該特定碼長度的一最後可能碼；一匹配邏輯單元，該匹配邏輯單元包括使用該碼資訊陣列以使該壓縮資料之一酬載的一區段與一匹配碼長度及一匹配碼索引匹配的邏輯；一碼值產生器，該碼值產生器包括用於將該匹配碼索引轉譯成一碼值的邏輯；以及一解碼器，該解碼器包括用於自該碼值及該匹配碼長度而產生解壓縮資料的邏輯。
如請求項1的處理器，其中，該匹配邏輯單元包括用於與至少一個類型之碼匹配的邏輯，且該執行單元進一步包括一第二匹配邏輯單元，該第二匹配邏輯單元包括用於使與該第一匹配邏輯單元不同類型之碼匹配的邏輯。
如請求項1的處理器，其中，該匹配邏輯單元包括一碼長度產生器，該碼長度產生器具有一底值暫存器，及用於跳過短於一最短使用碼長度的未使用碼長度的邏輯。
如請求項1的處理器，其中，該匹配邏輯單元包括一碼長度產生器，該碼長度產生器具有一頂值暫存器，及用於跳過長於一最長使用碼長度的未使用碼長度的邏輯。
如請求項1的處理器，其中，該碼值產生器包括用於以增加碼長度的順序產生一分類表格以將該匹配碼索引轉譯成該碼值的邏輯。
如請求項1的處理器，其中，該匹配邏輯單元包括用於與一第一範圍之碼長度匹配的邏輯，且該執行單元進一步包括一第二匹配邏輯單元，該第二匹配邏輯單元包括用於與一第二範圍之碼長度匹配的邏輯。
如請求項1的處理器，其中，該碼資訊陣列進一步包括至少一個經預計算累加碼長度計數器，該經預計算累加碼長度計數器包括用於針對長度小於等於該特定碼長度的一碼長度而計數累加出現次數的邏輯。
一種方法，該方法包含在一處理器中進行下列步驟：自壓縮資料的一標頭計算至少一個碼長度計數器，該碼長度計數器計數至少一個特定碼長度的一出現次數；自該標頭計算至少一個最後碼，該最後碼包括該特定碼長度的一最後可能碼；以至少一個匹配邏輯單元而使用該碼長度計數器與該最後碼，使該壓縮資料之一酬載的一區段與一匹配碼長度及一匹配碼索引匹配；將該匹配碼索引轉譯成一碼值；以及使用該碼值與該匹配碼長度來解碼至少該區段。
如請求項8的方法，其中，使該區段與該匹配碼長度匹配的該步驟進一步包含跳過在該壓縮資料中短於一最短使用碼長度的未使用碼長度。
如請求項8的方法，其中，使該區段與該匹配碼長度匹配的步驟進一步包含跳過在該壓縮資料中長於一最長使用碼長度的未使用碼長度。
如請求項8的方法，其中，使該區段與該匹配碼長度匹配的步驟進一步包含使用複數個碼長度產生器而收斂於該匹配碼長度，其中，至少一個碼長度產生器的值增加且至少一個碼長度產生器的值減少。
如請求項8的方法，該方法進一步包含以增加碼長度的順序將一表格分類以將該匹配碼索引轉譯成該碼值。
如請求項8的方法，該方法進一步包含計算至少一個累加碼長度計數器，該累加碼長度計數器針對小於等於該特定碼長度的一碼長度計數累加出現次數。
一種壓縮資料解碼器，該壓縮資料解碼器包含：一碼資訊陣列，該碼資訊陣列包括：至少一個經預計算碼長度計數器，該經預計算碼長度計數器包括用於針對至少一個特定碼長度計數出現次數的邏輯，以及至少一個經預計算最後碼，該經預計算最後碼包括用於該特定碼長度的一最後可能碼；一匹配邏輯單元，該匹配邏輯單元包括使用該碼資訊陣列以使壓縮資料之一酬載的一區段與一匹配碼長度及一匹配碼索引匹配的邏輯；一碼值產生器，該碼值產生器包括用於將該匹配碼索引轉譯成一碼值的邏輯；以及一解碼器，該解碼器包括用於自該碼值及該匹配碼長度而產生解壓縮資料的邏輯。
如請求項14的壓縮資料解碼器，其中，該匹配邏輯單元包括用於與至少一個類型之碼匹配的邏輯，且該壓縮資料解碼器進一步包括一第二匹配邏輯單元，該第二匹配邏輯單元包括用於使與該第一匹配邏輯單元不同類型之碼匹配的邏輯。
如請求項14的壓縮資料解碼器，其中，該匹配邏輯單元包括一碼長度產生器，該碼長度產生器具有一底值暫存器，及用於跳過短於一最短使用碼長度的未使用碼長度的邏輯。
如請求項14的壓縮資料解碼器，其中，該匹配邏輯單元包括一碼長度產生器，該碼長度產生器具有一頂值暫存器，及用於跳過長於一最長使用碼長度的未使用碼長度的邏輯。
如請求項14的壓縮資料解碼器，其中，該碼值產生器包括用於以增大碼長度的順序產生一分類表格以將該匹配碼索引轉譯成該碼值的邏輯。
如請求項14的壓縮資料解碼器，其中，該匹配邏輯單元包括用於與一第一範圍之碼長度匹配的邏輯，且該壓縮資料解碼器進一步包括一第二匹配邏輯單元，該第二匹配邏輯單元包括用於與一第二範圍之碼長度匹配的邏輯。
如請求項14的壓縮資料解碼器，其中，該碼資訊陣列進一步包括至少一個經預計算累加碼長度計數器，該經預計算累加碼長度計數器包括用於針對長度小於等於該特定碼長度的一碼長度而計數累加出現次數的邏輯。