TW201724089A - 具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統 - Google Patents
具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統 Download PDFInfo
- Publication number
- TW201724089A TW201724089A TW104144442A TW104144442A TW201724089A TW 201724089 A TW201724089 A TW 201724089A TW 104144442 A TW104144442 A TW 104144442A TW 104144442 A TW104144442 A TW 104144442A TW 201724089 A TW201724089 A TW 201724089A
- Authority
- TW
- Taiwan
- Prior art keywords
- signal
- adder
- generate
- fourier transform
- frequency domain
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
本發明提出一種具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，包括一滑動式二階遞迴傅立葉轉換裝置、一正規化裝置、一適應性濾波裝置及一連加裝置。滑動式二階遞迴傅立葉轉換裝置接收N個輸入訊號，對其執行滑動傅立葉轉換運算，以產生輸入頻域訊號。正規化裝置連接至滑動式二階遞迴傅立葉轉換裝置，接收N個輸入頻域訊號，以執行正規化運算，俾產生複數個正規化訊號。適應性濾波裝置連接至正規化裝置，以對複數個正規化訊號進行濾波，俾產生複數個濾波訊號。連加裝置連接至適應性濾波裝置，以將複數個濾波訊號相加而產生一輸出訊號。
Description
本發明係關於適應性濾波系統之技術領域，尤指一種具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統。
適應性濾波器(adaptive filter)是能夠根據輸入信號自動調整性能，而進行數位訊號處理的數位濾波器。對於一些應用來說，由於事先並不知道所需要進行操作的參數，例如一些噪聲信號的特性，所以常常使用適應性濾波器進行處理。在這種情況下，適應性濾波器使用反饋來調整濾波器係數以及頻率響應。一般而言，適應性濾波器涉及到使用一代價函數，以決定如何更改適應性濾波器係數，從而減小下一次疊代過程成本。隨著數位訊號處理器性能的增強，適應性濾波器的應用越來越常見。適應性濾波器已經廣泛地用於手機以及其它通信設備、數位照相機以及醫療監測設備中。
一般而言，頻域適應性演算法比起時域適應性演算法能提供更佳的效能。亦即，頻域適應性濾波器能夠提供比傳統時域適應性濾波器更佳的收斂速度及準確性。而頻域適應性濾波器最常見的轉換方法是使用離散傅立葉轉換或離散餘弦轉換，以將時域訊號轉換至頻域訊號，再執行適應性濾波。但習
知技術的頻域適應性濾波器主要只針對遞迴更新算式或整體架構修改，並未涉及離散傅立葉轉換的部分，故頻域適應性濾波器技術仍有很大的改進空間。
本發明之目的主要係在提供一具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其係使用滑動式二階遞迴傅立葉轉換，以直接取代習知所使用的快速傅立葉轉換技術，可有效地降低頻域適應性濾波系統的硬體成本及計算量。
依據本發明之一特色，本發明提出一種具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，包括一滑動式二階遞迴傅立葉轉換裝置、一正規化裝置、一適應性濾波裝置、以及一連加裝置。該滑動式二階遞迴傅立葉轉換裝置接收N個輸入訊號，對該N個輸入訊號執行滑動傅立葉轉換運算，以產生輸入頻域訊號，當中N為正整數。該正規化裝置連接至該滑動式二階遞迴傅立葉轉換裝置，其接收該N個輸入頻域訊號，以執行正規化運算，俾產生複數個正規化訊號。該適應性濾波裝置連接至該正規化裝置，以對該複數個正規化訊號進行濾波，俾產生複數個濾波訊號。該連加裝置連接至該適應性濾波裝置，以將該複數個濾波訊號相加，而產生一輸出訊號。
100‧‧‧具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統
110‧‧‧滑動式二階遞迴傅立葉轉換裝置
120‧‧‧正規化裝置
130‧‧‧適應性濾波裝置
140‧‧‧連加裝置
150‧‧‧加法裝置
505‧‧‧第一遲延器
510‧‧‧第一加法器
515‧‧‧第二加法器
520‧‧‧第一乘法器
525‧‧‧第二乘法器
530‧‧‧第二遲延器
535‧‧‧移位器
540‧‧‧第三加法器
545‧‧‧第三遲延器
550‧‧‧第四加法器
605‧‧‧第一遲延器
510‧‧‧第一加法器
615‧‧‧第二加法器
620‧‧‧第一乘法器
625‧‧‧第二乘法器
630‧‧‧第二遲延器
635‧‧‧第三乘法器
640‧‧‧第三加法器
645‧‧‧第三遲延器
650‧‧‧第四加法器
655‧‧‧第五加法器
660‧‧‧第四遲延器
710‧‧‧輸入暫存單元
720‧‧‧特定點運算單元
730‧‧‧滑動式傅立葉轉換單元
740‧‧‧控制單元
711‧‧‧暫存器窗口
712‧‧‧第一加法器
713‧‧‧第一多工器
714‧‧‧第一緩衝器
721‧‧‧第二加法器
722‧‧‧第一乘法器
723‧‧‧第二多工器
724‧‧‧第一暫存器檔案
731‧‧‧第三加法器
732‧‧‧第二暫存器檔案
733‧‧‧第二乘法器
734‧‧‧第三乘法器
735‧‧‧移位器
736‧‧‧第四加法器
737‧‧‧第三暫存器檔案
738‧‧‧第五加法器
739‧‧‧第四暫存器檔案
圖1係本發明一種具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統的較佳實施例之示意圖。
圖2係E.Jacobsen及R.Lyons所提出的原始滑動式傅立葉轉換架構圖。
圖3係本發明之二階傅立葉轉換之硬體架構圖。
圖4係本發明改良後滑動式傅立葉轉換之硬體架構圖。
圖5係本發明改良後滑動式傅立葉轉換之另一硬體架構圖。
圖6係本發明改良後滑動式傅立葉轉換之又一硬體架構圖。
圖7係本發明改良後滑動式傅立葉轉換之再一硬體架構圖。
圖8係本發明具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統的系統狀態圖。
圖1係本發明一種具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統100的較佳實施例之示意圖。該具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統100具有一滑動式二階遞迴傅立葉轉換裝置110、一正規化裝置120、一適應性濾波裝置130、一連加裝置140、及一加法裝置150。
該滑動式二階遞迴傅立葉轉換裝置110接收N個輸入訊號u(n)，對該N個輸入訊號執行滑動傅立葉轉換運算，以產生輸入頻域訊號U(n,k)，當中N為正整數，n代表時間，k代表頻率。該正規化裝置120連接至該滑動式二階遞迴傅立葉轉換裝置110，其接收該N個輸入頻域訊號U(n,k)，以執行正規化運算，俾產生複數個正規化訊號Unormalized(n,k)。
該適應性濾波裝置130連接至該正規化裝置120及該加法裝置150，以對該複數個正規化訊號Unormalized(n,k)進行濾波，俾產生複數個濾波訊號。該連加裝置140連接至該適應性濾波裝置130，以將該複數個濾波訊號相加，而產生一輸出訊號y(n)。
該加法裝置150連接至該連加裝置140及該適應性濾波裝置130，以接收該輸出訊號y(n)及一期望訊號(desired signal,d(n))，將該期望訊號d(n)減去該輸出訊號y(n)，而產生一誤差訊號e(n)，並輸出該誤差訊號e(n)至該適應性濾波裝置130，以更新該適應性濾波裝置130的係數。
於E.Jacobsen及R.Lyons在IEEE Signal Processing Mag.,vol.20,no.2,pp.74-80,Mar.2003所發表的“The sliding DFT”論文中，提出一種新的滑動式傅立葉轉換(Sliding Discrete Fourier Transform,SDFT)演算法，來計算DFT。
滑動式傅立葉轉換(SDFT)係由G.Goertzel在Amer.Math.Mon.,vol.65,pp.34-35,Jan.1958所發表的“An algorithm for the evaluation of finite trigonometric series”論文中的哥特柔演算法(Goertzel Algorithm)推導出來的一種計算DFT的演算法。滑動式傅立葉轉換(SDFT)利用一個滑動式的窗口來當作每次傅立葉轉換的輸入。隨著每次的輸入會將窗口裡面的值向前推移，並且使用上一次運算的結果來計算這次的輸出，藉此達到減少運算量和增快速度的效果。滑動式傅立葉轉換(SDFT)的應用在只需要特定頻率點的應用上時，在每次輸入之後都能夠立即輸出一筆結果，不需要間隔N個輸入。所以應用在即時的實現上的時候，運算量會比原本的哥特柔演算法少，即使是在每隔一個或幾個輸入之後需要整個頻譜的應用上，滑動式傅立葉轉換的運算量也表現得比傳統的radix-2 FFT來的好，並能更加彈性的應用在計算非二的冪次方的頻譜。
滑動式傅立葉轉換(SDFT)應用於連續之輸入訊號時，輸入訊框(frame)每個週期只會做一個位移之動作，故每次執行傅立葉轉換之訊框為固定傅立葉所計算之點數，除了第一個訊框需耗費較多週期及運算量外，自第二個訊框開始僅需要耗費1個週期，藉以改善傳統傅立葉轉換(DFT)運算週期長與運
算複雜度高之缺點。該輸入訊框(frame)可為一段聲音訊號、一張影像訊號、一段影像串流訊號，或是依其應用而定。
隨後E.Jacobsen及R.Lyons在IEEE Signal Processing Mag.,vol.21,pp.110-111,Jan.2004所發表的“An Update to the Sliding DFT”論文中對滑動式傅立葉轉換(SDFT)做出進一步修正及改良。圖2係E.Jacobsen及R.Lyons所提出的原始滑動式傅立葉轉換架構圖，其轉移函數如公式(1)所示：
由公式(1)可發現其係一階傅立葉轉換，當訊號連續輸入，經過N個週期可算出第一點輸出訊號，之後只要花費1個週期即可得到下一點之輸出訊號，其反映出滑動式傅立葉轉換(SDFT)的重要特色：除了第一個訊框需耗費較多週期及運算量外，自第二個訊框開始僅需要耗費1個週期，4個乘法及4個加法的運算量即可得到一個固定頻率點之輸出訊號。
本發明係將滑動式二階遞迴傅立葉轉換(SDFT)應用在頻域適應性演算法中計算頻譜，二階傅立葉轉換架構的優點在於傅立葉頻譜的對稱性，在對稱頻率點的計算只需要取其一半的頻域信號做共軛輸出即可，達到大幅減少一半之頻率點計算，因此可比使用快速傅立葉轉換(FFT)還少的運算，便可得到頻譜值，且更適合連續頻譜輸出。本發明使用二階傅立葉轉換，其轉移函數如公式(2)所示：
將公式(2)套用至一階滑動式傅立葉轉換，得到一個二階之滑動式傅立葉轉換，其轉移函數如公式(3)所示：
本發明更進一步的使用資源共享(Resource-Sharing)及暫存器分離(Register-Splitting Schemes)技巧，可將二階傅立葉轉換演算法架構改良如圖3所示。圖3係本發明之二階傅立葉轉換之硬體架構圖，此架構將原本二階傅立葉轉換之架構的運算周期N+1減少成N個周期，並將原本所需要做兩次的餘弦函數的乘法運算簡化成一次，進而達到降低運算量及運算週期。
最後將改良之二階傅立葉轉換套用至滑動式傅立葉轉換架構中，便能得到如圖4所示之本發明改良後滑動式傅立葉轉換硬體架構。
如圖4所示係本發明改良後滑動式傅立葉轉換之硬體架構圖，本發明採用二階傅立葉轉換架構的優點在於傅立葉頻譜的對稱性。在對稱頻率點的計算只需要取其一半的頻域信號做共軛輸出即可，因此可大幅減少一半之頻率點計算。故將此特性對應至圖4之架構圖，只需要將正弦函數之乘積輸出並取負號，即可達到硬體上之實現，詳細抽出虛部後的架構如圖5所示。圖5係本發明改良後滑動式傅立葉轉換之另一硬體架構圖。
如圖5所示，該滑動式二階遞迴傅立葉轉換裝置110包含一第一遲延器505、一第一加法器510、一第二加法器515、一第一乘法器520、一第二乘法器525、一第二遲延器530、一移位器535、一第三加法器540、一第三遲延器545、一第四加法器550。
該第一遲延器505依序接收該N個輸入訊號u(n)，並經遲延，以產生第一遲延訊號。該第一加法器510連接至該第一遲延器505，依序接收該N個輸入訊號u(n)及該第一遲延訊號，將兩者相減，以產生一第一加法訊號。該第二加
法器515連接至該第一加法器510，以產生一第二加法訊號。該第一乘法器520連接至該第二加法器515，對該第二加法訊號乘上一cos(θ k )係數，以產生一第一乘法訊號。該第二乘法器525連接至該第二加法器515，對該第二加法訊號乘上一sin(θ k )係數，以產生該輸入頻域訊號U(n,k)的虛部IM{Uk[n]}、IM{UN-k[n]}。其中，n代表時間，k代表頻率。
該第二遲延器530連接至該第二加法器515，對該第二加法訊號進行遲延運算，以產生一第二遲延訊號。該移位器535連接至該第一乘法器520，以將該第一乘法訊號向右移一位，以產生一移位訊號。該第三加法器540連接至該移位器535及該第二遲延器530，以將該移位訊號減去該第二遲延訊號，俾產生一第三加法訊號。第三遲延器545連接至該第三加法器540及該第二加法器515，對該第三加法訊號進行遲延運算，以產生一第三遲延訊號，該第二加法器515將該第三遲延訊號與該第一加法訊號相加，以產生該第二加法訊號。該第四加法器550連接至該移位器535及該第二遲延器530，以將該移位訊號減去該第二遲延訊號，俾產生該輸入頻域訊號U(n,k)的實部RE{Uk[n]}、RE{UN-k[n]}。
由圖5的硬體實現上，可以看出在，本發明先乘上餘弦函數後再做減法即可得到實數部分的輸出，並且由於對稱點的實數部分相同，故只需計算某一個對稱點的實數，除此之外，因為對稱點之虛部輸出互為共軛，因此本發明將正弦函數的乘法部分拉出來分別運算，運算結束後對其取共軛。採用以上架構有效的硬體化後，本發明便能快速且簡易的利用一次運算得到兩對稱點之輸出訊號。
本發明執行動態範圍模擬並分析之後，發現當k=0,N/2時動態範圍跟其他頻率點比較起來偏大。考量到硬體實現層面，共用一套核心運算單元的情況下，若為了此兩頻率點將實數位數增加，則會造成整體精準度下降，於是
額外新增一個一階架構獨立運算此兩頻率輸出。圖6係本發明改良後滑動式傅立葉轉換之又一硬體架構圖。
如圖6所示，該滑動式二階遞迴傅立葉轉換裝置110包含一第一遲延器605、一第一加法器5610、一第二加法器615、一第一乘法器620、一第二乘法器625、一第二遲延器630、一第三乘法器635、一第三加法器640、一第三遲延器645、一第四加法器650、一第五加法器655、及一第四遲延器660。
該第一遲延器605依序接收該N個輸入訊號u(n)，並經遲延運算，以產生第一遲延訊號。該第一加法器610連接至該第一遲延器605，依序接收該N個輸入訊號u(n)及該第一遲延訊號，將兩者相減，以產生一第一加法訊號。該第二加法器615連接至該第一加法器，以產生一第二加法訊號。該第一乘法器620連接至該第二加法器615，對該第二加法訊號乘上一2cos(θk)係數，以產生一第一乘法訊號。該第二乘法器625連接至該第二加法器615，對該第二加法訊號乘上一sin(θk)係數，以產生該輸入頻域訊號U(n,k)的虛部、。
該第二遲延器630連接至該第二加法器615，對該第二加法訊號進行遲延運算，以產生一第二遲延訊號。該第三乘法器635連接至該第二加法器615，對該第二加法訊號乘上一cos(θk)係數，以產生一第三乘法訊號。該第三加法器640連接至該第一乘法器620及該第二遲延器630，以將該第一乘法訊號減去該第二遲延訊號，以產生一第三加法訊號。該第三遲延器645連接至該第三加法器640及該第二加法器615，對該第三加法訊號進行遲延運算，以產生一第三遲延訊號，該第二加法器615將該第三遲延訊號與該第一加法訊號相加，以產生該第二加法訊號。該第四加法器650連接至該第三乘法器635及該第二遲延器630，以將該第三乘法訊號減去該第二遲延訊號，以產生該輸入頻域訊號U(n,k)的實部、。
該第五加法器655連接至該第一加法器610，以產生當k為0或時的該輸入頻域訊號。第四遲延器660連接至該第五加法器655，對該輸入頻域訊號進行遲延運算，以產生一第四遲延訊號，該第五加法器655將該第四遲延訊號與該第一加法訊號相加，以產生當k為0或N/2時的該輸入頻域訊號。如圖6的新的硬體架構，在硬體實現上較原架構更能同時兼顧精準度。
圖7係本發明滑動式傅立葉轉換之再一硬體架構圖。其硬體實現的實現規格為128點頻譜計算，內部電路位元數為24位元。其係使用一控制單元以控制該N個輸入訊號u(n)的。如圖7所示，該滑動式二階遞迴傅立葉轉換裝置110包含一輸入暫存單元710、一特定點運算單元720、一滑動式傅立葉轉換單元730、及一控制單元740。
該輸入暫存單元710依序接收該N個輸入訊號u(n)，並將之暫存於其中，該輸入暫存單元710係與圖6中方塊部分A相對應。該特定點運算單元720連接至該輸入暫存單元710，以運算該輸入頻域訊號U(n,k)中的特定點。該特定點運算單元720係與圖6中方塊部分B相對應。該滑動式傅立葉轉換單元730連接至該輸入暫存單元710，以運算產生該輸入頻域訊號U(n,k)。該滑動式傅立葉轉換單元730係與圖6中圖塊部分C相對應。該控制單元740連接至該輸入暫存單元710、該特定點運算單元720、及該滑動式傅立葉轉換單元730，以控制該輸入暫存單元710、該特定點運算單元720、及該滑動式傅立葉轉換單元730，俾產生該輸入頻域訊號U(n,k)。
該輸入暫存單元710包含一暫存器窗口(register windows)711、第一加法器712、一第一多工器713、及一第一緩衝器714。該暫存器窗口711連接至該控制單元740，依據一暫存器致能訊號
(reg_en)依序接收該N個輸入訊號u(n)並將之暫存於其中，以輸出一暫存訊號。該第一加法器712連接至該暫存器窗口711，以接收該N個輸入訊號u(n)及該暫存訊號，並依序將該N個輸入訊號u(n)減去該暫存訊號，以產生一第一加法訊號。
該第一多工器713連接至該控制單元740及該第一加法器712，依序接收該N個輸入訊號u(n)及該第一加法訊號，並依據一窗口選擇訊號(win_sel)輸出一第一多工訊號。該第一緩衝器714連接至該第一多工器713，接收並暫存該第一多工訊號，並依據一窗口致能訊號(win_en)輸出一第一緩衝訊號。
該特定點運算單元720包含一第二加法器721、一第一乘法器722、一第二多工器723、及一第一暫存器檔案(Register file,REG_up)724。
該第二加法器721連接至該第一緩衝器714，接收該第一緩衝訊號，以產生一第二加法訊號。該第一乘法器722連接至該第二加法器721，接收該第二加法訊號，對該第二加法訊號乘上一負1係數，以產生一第一乘法訊號。第二多工器723連接至該控制單元740、該第二加法器721及該第一乘法器722，依據一選擇訊號(REG_up_sel)以選擇該第二加法訊號或該第一乘法訊號，俾輸出一第二多工訊號。該第一暫存器檔案(Register file,REG_up)724連接至該第二加法器721、該第二多工器723及該控制單元740。該第一暫存器檔案724依據一第一控制訊號(ctrl1)，以提供資料(Reg_up_out)至該第二加法器721，或暫存該第二多工器723的輸出資料(Reg_up_in)。
該滑動式傅立葉轉換單元730包含一第三加法器731、一第二暫存器檔案(Register file,REG_down1)732、一第二乘法器733、一第三乘法器734、一
移位器735、一第四加法器736、一第三暫存器檔案(Register file,REG_down2)737、一第五加法器738、及一第四暫存器檔案(Register file,cos_sin)739。
該第三加法器731連接至該第一緩衝器714，接收該第一緩衝訊號，以產生一第三加法訊號。該第二暫存器檔案732連接至該第三加法器731，依據一第二控制訊號(ctrl2)，以暫存該第三加法訊號(Reg_dwn1_in)並輸出一第二暫存訊號(Reg_dwn1_out)。該第二乘法器733連接至該第三加法器731，對該第三加法訊號乘上一sin(θk)係數，以產生該輸入頻域訊號U(n,k)的虛部IM{Uk[n]}、IM{UN-k[n]}。
該第三乘法器734連接至該第三加法器731，對該第三加法訊號乘上一cos(θk)係數，以產生一第三乘法訊號。該移位器735連接至該第三乘法器734，以將該第三乘法訊號向右移一位，以產生一移位訊號。該第四加法器736連接至該移位器735及該第二暫存器檔案(REG_down1)732，以將該移位訊號減去該第二暫存訊號，以產生一第四加法訊號。
該第三暫存器檔案(Register file,REG_down2)737連接至該第四加法器736，依據一第三控制訊號(ctrl3)，以暫存該第四加法訊號(Reg_dwn2_in)並輸出一第四暫存訊號(Reg_dwn2_out)。該第三加法器731將該第一緩衝訊號，減去該第四暫存訊號，以產生該第三加法訊號。該第五加法器738連接至該第二暫存器檔案(REG_down1)732及該第三乘法器734，以將該第三乘法訊號減去該第二暫存訊號，以產生該輸入頻域訊號U(n,k)的實部RE{Uk[n]}、RE{UN-k[n]}。
該第四暫存器檔案(Register file,cos_sin)739連接至該第二乘法器733及該第三乘法器734，依據一第四控制訊號(ctrl4)，俾提供對應的sin(θk)係數及cos(θk)係數至該第二乘法器733及該第三乘法器734。
該控制單元740使用該等控制訊號，例如暫存器致能訊號(reg_en)、窗口選擇訊號(win_sel)、窗口致能訊號(win_en)、第一至第四控制訊號(ctrl1-ctrl4)，以控制資料的計算與流程。圖8係本發明具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統100的系統狀態圖。
如圖8所示，一開始，當具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統100重置(reset)後便會進入一閒置狀態(IDLE state)。此時，該控制單元740會將該輸入暫存單元710、該特定點運算單元720和該滑動式傅立葉轉換單元730中所有暫存器的值歸零。而本發明中，該暫存器窗口(register windows)711採用暫存器檔案(register file)方式實現，為避免耗費時間，在該輸入暫存單元710內部多加入一個該第一多工器713，以選擇運算值。
歸零完成後，頻域適應性濾波系統100進入第一次運算狀態(FIRST state)，此時相當於進行第一次的頻譜運算。先使用一個時脈將一個輸入訊號u(n)存進該暫存器窗口(register windows)711、並運算該特定點運算單元720和該滑動式傅立葉轉換單元730的輸入，以便後續所有頻率點計算使用。且在該特定點運算單元720和該滑動式傅立葉轉換單元730之中也會儲存複數個頻率點運算結果，以供下次運算頻率點使用。因此，對128點輸入訊號而言，運算整個頻譜只需耗時63個時脈。因為本發明的二階架構能利用頻譜對稱性一次輸出兩點資訊，而此階段會持續到128次輸入完畢，即該暫存器窗口(register windows)711被填滿為止。
隨後頻域適應性濾波系統100進入輸出狀態(OUTPUT state)，計算輸出。即每次頻譜都會使用上一時刻頻譜資訊運算輸出。但考量到本發明的滑動式二階遞迴傅立葉轉換裝置110之架構為遞迴架構，為避免量化誤差累積影響輸出精準度，經過模擬之後，本輸出狀態(OUTPUT state)階段運算持續執行至總輸入1024筆後，便會更新該特定點運算單元720和該滑動式傅立葉轉換單元730
內暫存值重新運算。於是頻域適應性濾波系統100會進入一回復狀態(RESTORE state)，以將該特定點運算單元720和該滑動式傅立葉轉換單元730內的暫存值歸零。其後，滑動式二階遞迴傅立葉轉換裝置110再進入一預先計算狀態(PRECOUNT state)中，以利用該暫存器窗口(register windows)711內儲存的輸入訊號重新進行第一次的頻譜計算以填滿該特定點運算單元720和該滑動式傅立葉轉換單元730內的暫存值，使整體系統的輸出仍然保持連續。之後頻域適應性濾波系統100再進入輸出狀態(OUTPUT state)，計算輸出。整個流程持續，直到計算完所有的頻譜。
該控制單元740使用該等控制訊號，例如暫存器致能訊號(reg_en)、窗口選擇訊號(win_sel)、窗口致能訊號(win_en)、第一至第四控制訊號(ctrl1-ctrl4)，以控制資料的計算與流程。此乃熟於數位電路者依據本發明之揭露，可使用硬體描述語言(Hardware description language,HDL)，例如Verilig、VHDL，而能完成。在此不再贅述。
該滑動式二階遞迴傅立葉轉換裝置110接收N個輸入訊號u(n)，對該N個輸入訊號執行滑動傅立葉轉換運算，以產生輸入頻域訊號U(n,k)。其中，該輸入頻域訊號係為下列公式所示：
當中，u(i)為該輸入訊號，U(n,k)為時間標點n之該輸入訊號的輸入頻域訊號，N是該滑動式二階遞迴傅立葉轉換裝置110的點數或是遞迴運算次數。
在一般自然的訊號輸入時，無法確保訊號能量都能夠保持穩定，這代表自相關矩陣的對角線數值不一定都會等於1。因此在正交轉換後(滑動傅立葉轉換運算)，其需要額外將自相關矩陣能量正規化，其作法是在處理完正交轉換後，將正交矩陣的每一列除上當列中對角元素的值，使得對角線數值都保持在1左右。為了不受該輸入頻域訊號U(n,k)的某區間過大或過小影響，所以該正
規化裝置120係計算整體輸入頻域訊號U(n,k)的特徵值，公式(4)係特徵值所組成的矩陣，其中粗體代表一陣列，
而其中單一數值可以表示如公式(5)所示：(
由公式(5)可以發現，特徵值會隨時間進展而將越多筆訊號平均，但若能夠將之整理為類似滑動式平均(Moving Average)的方式更新，則能夠有效的降低其運算量，所以將公式(5)重新整理如公式(6)所示：
以公式(6)計算出特徵值後，該正規化裝置120對其所接收的該M個輸入頻域訊號U(n,k)執行正規化運算，俾產生複數個正規化訊號Unormalized(n,k)。正規化後訊號如下公式(7)表示：
當中，U(n,k)為該輸入訊號輸入頻域訊號，λ(n,k)為正規化因子。
該正規化裝置120使公式(7)將自相關矩陣正規化後便可使用該適應性濾波裝置130進行濾波。亦即可對該適應性濾波裝置130的係數進行調整。
其形式與一般最小均方法更新式相似，但輸入訊號則改為正規化後的正規化訊號Unormalized(n,k)，因此該適應性濾波裝置130輸出的該濾波訊號可以用公式(8)表示：W(n+1,k)=W(n,k)+μ×U normalized (n,k)×e(n)， (8)當中，W(n,k)為該濾波訊號，μ為調整係數，e(n)為該誤差訊號。該適應性濾波裝置130的係數更新可以用公式(9)表示：
由圖1中可以看出，本發明中滑動式二階遞迴傅立葉轉換裝置110進行頻域轉換運算，並且由於每個取樣點皆會進行係數更新，相當於取反轉換的第一點輸出。而根據反轉換的定義，第一點輸出其實就是每點頻域數值的總和，不需要與任何係數相乘，因此本發明可以簡單的使用該連加裝置140來完成反轉換的第一點輸出運算而省去運算完整反轉換的步驟。
本發明在計算整個頻譜時，運算複雜度的比較則如表1所示。由於要和傳統的radix-2 FFT作比較，所以輸入訊號為複數輸入。如表1所示，FFT0係表示A.V.Oppenheim,R.W.Schafer及J.R.Buck在Prentice-hall Englewood Cliffs,1989所出版的“Discrete-time signal processing”書中所提出的快速傅立葉轉換演算法，來計算DFT。Goertzel係表示Goertzel在American mathematical monthly,pp.34-35,1958所發表的“An algorithm for the evaluation of finite trigonometric series”論文中，提出遞迴式架構為核心，來計算DFT的方法。S-DFT係表示E.Jacobsen及R.Lyons在IEEE Signal Processing Mag.,vol.20,no.2,pp.74-80,Mar.2003所發表的“The sliding DFT”論文中，提出的滑動式傅立葉轉換(Sliding Discrete Fourier Transform,SDFT)演算法，來計算DFT。RDFT係表示Shin-Chi Lai及Sheau-Fang Lei在IEEE Transactions on Circuits and Systems II：Express Briefs,
vol.56,no.12,pp.921-925,Dec.2009所發表的“Low Computational Complexity,Low Power,and Low Area Design for the Implementation of Recursive DFT and IDFT Algorithms”論文中，提出的固定係數型可變質數長度遞迴式離散傅立葉轉換演算法，來計算DFT。DFT6係表示B.Gold,N.Morgan及D.Ellis在John Wiley & Sons,2011所出版的“Speech and audio signal processing：processing and perception of speech and music”書中所提出的離散傅立葉轉換演算法，來計算DFT。由表1結果可以看出，雖然在運算第一筆輸出的時候，使用本發明並無顯著的好處。但是之後的每一筆輸出時都能夠減少非常多的運算，而且得到的效益會隨著點數和需要的輸出筆數增加而變大，所以整體來說在每隔幾筆輸入或是每筆輸入都需要輸出一份完整頻譜的時候，使用本設計會更具有明顯的效益。
若應用在頻域適應性演算法計算頻譜時，輸入訊號為實數輸入，跟相關的演算法運算複雜度比較則如表2所示。如表2所示，可看出本發明採用的二階滑動式傅立葉轉換及其運算複雜度，在實數輸入時由第二個訊框開始有明顯優勢，而雖然本表為考慮到實數輸入未加入傳統快速傅立葉轉換(FFT)，但由複數輸入的比較仍能確定本發明在運算複雜度會優於傳統快速傅立葉轉換(FFT)。
假設輸入訊號為一段1分鐘之訊號，取樣頻率為8000赫茲，欲使用個演算法運算出128點的頻譜，對不同架構總運算量統計數據紀錄在表3。如表3所示，明顯的可以看出當採用本發明改良後之二階滑動式傅立葉轉相對於原始S-DFT中的滑動式傅立葉轉換的乘法運算量可以降低3.939倍，加法運算量可以降低1.9695倍。
本發明利用一個滑動式的窗口來當作每次傅立葉轉換的輸入，隨著每次的輸入，會將窗口裡面的值向前推移，並且使用上一次運算的結果來計算這次的輸出，藉此達到減少運算量和增快速度的效果。這種技術滑動式傅立葉轉換應用在只需要特定頻率點的應用上時，在每次輸入之後都能夠立即輸出一筆結果，不需要間隔N個輸入。所以應用在即時的實現上的時候，運算量會比原本的哥特柔演算法少，即使是在每隔一個或幾個輸入之後需要整個頻譜的應用上，滑動式傅立葉轉換的運算量也表現得比傳統的radix-2 FFT來的好，並能更加彈性的應用在計算非二的冪次方的頻譜。同時，本發明採用二階傅立葉轉換架構的優點在於傅立葉頻譜的對稱性，在對稱頻率點的計算只需要取其一半的頻域信號做共軛輸出即可，達到大幅減少一半之頻率點計算。
本發明又利用資源共享及暫存器分離，將滑動式傅立葉轉換做改良，並使用硬體架構將之實現，以應用在每次輸入都需要輸出頻譜的應用上，藉此達到比使用傳統radix-2 FFT更好的效能，並且不侷限於2的冪次方，能做應用的範圍也比較廣泛。
由於目前已有相當多傅立葉轉換適應性演算法架構被提出，本發明在頻域適應性濾波系統中，使用滑動式二階遞迴傅立葉轉換，以直接取代習知所使用的快速傅立葉轉換技術。如圖1及圖7所示，本發明主要由一串暫存器記錄前幾個時刻輸入訊號，並在每個輸入之後將所記錄的訊號送到該特定點運算單元720及該滑動式傅立葉轉換單元730以得到當下頻譜資訊，再進行適應性演算法更新係數。由於本發明將滑動式傅立葉轉換(SDFT)演算法應用
在頻域適應性演算法中計算頻譜，便只需使用比快速傅立葉轉換(FFT)還少的運算便可得到頻譜值，且更適合連續頻譜輸出。可有效地降低頻域適應性濾波系統的硬體成本及計算量。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
100‧‧‧具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統
110‧‧‧滑動式二階遞迴傅立葉轉換裝置
120‧‧‧正規化裝置
130‧‧‧適應性濾波裝置
140‧‧‧連加裝置
150‧‧‧加法裝置
Claims (13)
- 一種具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，包括：一滑動式二階遞迴傅立葉轉換裝置，接收N個輸入訊號，對該N個輸入訊號執行滑動傅立葉轉換運算，以產生輸入頻域訊號，當中N為正整數；一正規化裝置，連接至該滑動式二階遞迴傅立葉轉換裝置，其接收該N個輸入頻域訊號，以執行正規化運算，俾產生複數個正規化訊號；一適應性濾波裝置，連接至該正規化裝置，以對該複數個正規化訊號進行濾波，俾產生複數個濾波訊號；以及一連加裝置，連接至該適應性濾波裝置，以將該複數個濾波訊號相加，而產生一輸出訊號。
- 如申請專利範圍第1項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其更包含：一加法裝置，連接至該連加裝置，以接收該輸出訊號及一期望訊號，將該期望訊號減去該輸出訊號，而產生一誤差訊號，並輸出該誤差訊號至該適應性濾波裝置，以更新該適應性濾波裝置的係數。
- 如申請專利範圍第2項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該滑動式二階遞迴傅立葉轉換裝置的轉移函數為：
- 如申請專利範圍第3項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該滑動式二階遞迴傅立葉轉換裝置包含：一第一遲延器，依序接收該N個輸入訊號，並經遲延，以產生第一遲延訊號；一第一加法器，連接至該第一遲延器，依序接收該N個輸入訊號及該第一遲延訊號，將兩者相減，以產生一第一加法訊號；一第二加法器，連接至該第一加法器，以產生一第二加法訊號；一第一乘法器，連接至該第二加法器，對該第二加法訊號乘上一cos(θ k )係數，以產生一第一乘法訊號；一第二乘法器，連接至該第二加法器，對該第二加法訊號乘上一sin(θ k )係數，以產生該輸入頻域訊號的虛部；一第二遲延器，連接至該第二加法器，對該第二加法訊號進行遲延運算，以產生一第二遲延訊號；一移位器，連接至該第一乘法器，以將該第一乘法訊號向右移一位，以產生一移位訊號；一第三加法器，連接至該移位器及該第二遲延器，以將該移位訊號減去該第二遲延訊號，以產生一第三加法訊號；一第三遲延器，連接至該第三加法器及該第二加法器，對該第三加法訊號進行遲延運算，以產生一第三遲延訊號，該第二加法器將該第三遲延訊號與該第一加法訊號相加，以產生該第二加法訊號；以及一第四加法器，連接至該移位器及該第二遲延器，以將該移位訊號減去該第二遲延訊號，以產生該輸入頻域訊號的實部。
- 如申請專利範圍第3項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該滑動式二階遞迴傅立葉轉換裝置包含：一第一遲延器，依序接收該N個輸入訊號，並經遲延運算，以產生第一遲延訊號；一第一加法器，連接至該第一遲延器，依序接收該N個輸入訊號)及該第一遲延訊號，將兩者相減，以產生一第一加法訊號；一第二加法器，連接至該第一加法器，以產生一第二加法訊號；一第一乘法器，連接至該第二加法器，對該第二加法訊號乘上一2cos(θk)係數，以產生一第一乘法訊號；一第二乘法器，連接至該第二加法器，對該第二加法訊號乘上一sin(θk)係數，以產生該輸入頻域訊號的虛部；一第二遲延器，連接至該第二加法器，對該第二加法訊號進行遲延運算，以產生一第二遲延訊號；一第三乘法器，連接至該第二加法器，對該第二加法訊號乘上一cos(θk)係數，以產生一第三乘法訊號；一第三加法器，連接至該第一乘法器及該第二遲延器，以將該第一乘法訊號減去該第二遲延訊號，以產生一第三加法訊號；一第三遲延器，連接至該第三加法器及該第二加法器，對該第三加法訊號進行遲延運算，以產生一第三遲延訊號，該第二加法器將該第三遲延訊號與該第一加法訊號相加，以產生該第二加法訊號；一第四加法器，連接至該第三乘法器及該第二遲延器，以將該第三乘法訊號減去該第二遲延訊號，以產生該輸入頻域訊號的實部；一第五加法器，連接至該第一加法器，以產生當k為0或時的該輸入頻域訊號；以及 一第四遲延器，連接至該第五加法器，對該輸入頻域訊號進行遲延運算，以產生一第四遲延訊號，該第五加法器將該第四遲延訊號與該第一加法訊號相加，以產生當k為0或時的該輸入頻域訊號。
- 如申請專利範圍第3項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該滑動式二階遞迴傅立葉轉換裝置包含：一輸入暫存單元，依序接收該N個輸入訊號，並將之暫存於其中；一特定點運算單元，連接至該輸入暫存單元，以運算該輸入頻域訊號中的特定點；一滑動式傅立葉轉換單元，連接至該輸入暫存單元，以運算產生該輸入頻域訊號U(n,k)；以及一控制單元，連接至該輸入暫存單元、該特定點運算單元、及該滑動式傅立葉轉換單元，以控制該輸入暫存單元、該特定點運算單元、及該滑動式傅立葉轉換單元，俾產生該輸入頻域訊號。
- 如申請專利範圍第6項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該輸入暫存單元包含：一暫存器窗口，連接至該控制單元，依序接收該N個輸入訊號並將之暫存於其中，以輸出一暫存訊號；一第一加法器，連接至該暫存器窗口，以接收該N個輸入訊號及該暫存訊號，並依序將該N個輸入訊號減去該暫存訊號，以產生一第一加法訊號；一第一多工器，連接至該控制單元及該第一加法器，依序接收該N個輸入訊號及該第一加法訊號，並依據一窗口選擇訊號輸出一第一多工訊號；以及 一第一緩衝器，連接至該第一多工器，接收並暫存該第一多工訊號，並依據一窗口致能訊號輸出一第一緩衝訊號。
- 如申請專利範圍第7項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該特定點運算單元包含：一第二加法器，連接至該第一緩衝器，接收該第一緩衝訊號，以產生一第二加法訊號；一第一乘法器，連接至該第二加法器，接收該第二加法訊號，對該第二加法訊號乘上一負1係數，以產生一第一乘法訊號；一第二多工器，連接至該控制單元、該第二加法器及該第一乘法器，依據一選擇訊號以選擇該第二加法訊號或該第一乘法訊號，俾輸出一第二多工訊號；以及一第一暫存器檔案，連接至該第二加法器、該第二多工器及該控制單元。
- 如申請專利範圍第8項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該滑動式傅立葉轉換單元包含：一第三加法器，連接至該第一緩衝器，接收該第一緩衝訊號，以產生一第三加法訊號；一第二暫存器檔案，連接至該第三加法器，以暫存該第三加法訊號，並輸出一第二暫存訊號；一第二乘法器，連接至該第三加法器，對該第三加法訊號乘上一sin(θk)係數，以產生該輸入頻域訊號的虛部；一第三乘法器，連接至該第三加法器，對該第三加法訊號乘上一cos(θk)係數，以產生一第三乘法訊號；一移位器，連接至該第三乘法器，以將該第三乘法訊號向右移一位，以產生一移位訊號； 一第四加法器，連接至該移位器及該第二暫存器檔案，以將該移位訊號減去該第二暫存訊號，以產生一第四加法訊號；一第三暫存器檔案，連接至該第四加法器，以暫存該第四加法訊號，並輸出一第四暫存訊號，該第三加法器將該第一緩衝訊號，減去該第四暫存訊號，以產生該第三加法訊號；一第五加法器，連接至該第二暫存器檔案及該第三乘法器，以將該第三乘法訊號減去該第二暫存訊號，以產生該輸入頻域訊號U(n,k)的實部。
- 如申請專利範圍第9項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該滑動式傅立葉轉換單元包含：一第四暫存器檔案，連接至該第二乘法器及該第三乘法器，俾提供對應的sin(θk)係數及cos(θk)係數。
- 如申請專利範圍第2項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該輸入頻域訊號係為下列公式所示：
- 如申請專利範圍第2項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該正規化訊號係為下列公式所示：
- 如申請專利範圍第2項所述之具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統，其中，該濾波訊號係為下列公式所示：W(n+1,k)=W(n,k)+μ×U normalized (n,k)×e(n)，當中，W(n,k)為該濾波訊號，μ為調整係數，e(n)為該誤差訊號。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104144442A TW201724089A (zh) | 2015-12-30 | 2015-12-30 | 具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104144442A TW201724089A (zh) | 2015-12-30 | 2015-12-30 | 具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW201724089A true TW201724089A (zh) | 2017-07-01 |
Family
ID=60047208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104144442A TW201724089A (zh) | 2015-12-30 | 2015-12-30 | 具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TW201724089A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114184848A (zh) * | 2021-12-03 | 2022-03-15 | 中国科学院国家空间科学中心 | 基于Goertzel算法的星载VHF瞬态信号逐点扫描实时处理方法 |
| TWI768504B (zh) * | 2020-10-12 | 2022-06-21 | 瑞昱半導體股份有限公司 | 濾波器電路與信號處理方法 |
-
2015
- 2015-12-30 TW TW104144442A patent/TW201724089A/zh unknown
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI768504B (zh) * | 2020-10-12 | 2022-06-21 | 瑞昱半導體股份有限公司 | 濾波器電路與信號處理方法 |
| CN114184848A (zh) * | 2021-12-03 | 2022-03-15 | 中国科学院国家空间科学中心 | 基于Goertzel算法的星载VHF瞬态信号逐点扫描实时处理方法 |
| CN114184848B (zh) * | 2021-12-03 | 2023-09-26 | 中国科学院国家空间科学中心 | 基于Goertzel算法的星载VHF瞬态信号逐点扫描实时处理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Glentis et al. | Superfast approximative implementation of the IAA spectral estimate | |
| EP1646953A2 (en) | Recoded radix-2 pipelined fft processor | |
| US20120131079A1 (en) | Method and device for computing matrices for discrete fourier transform (dft) coefficients | |
| TWI444837B (zh) | 固定係數型可變質數長度遞迴式離散傅立葉轉換之系統 | |
| TW201724089A (zh) | 具有滑動式二階遞迴傅立葉轉換的頻域適應性濾波系統 | |
| CN106059530A (zh) | 一种频率响应与系数量化位数弱相关的半带滤波器结构 | |
| CN107193784B (zh) | 高精度低硬件复杂度的sinc插值实现方法及系统 | |
| Petrovsky et al. | Design and implementation of reversible integer quaternionic paraunitary filter banks on adder-based distributed arithmetic | |
| Koshita et al. | Variable state-space digital filters using series approximations | |
| Gawande et al. | Efficient design and FPGA implementation of digital filter for audio application | |
| Vinchurkar et al. | HDL implementation of DFT architectures using Winograd fast Fourier transform algorithm | |
| Chandu et al. | Optimized high speed radix-8 fft algorithm implementation on fpga | |
| Kim et al. | Implementation of a low-complexity low-latency arbitrary resampler on GPUs | |
| Kovács et al. | Software implementation of the recursive discrete Fourier transform | |
| Mookherjee et al. | Hardware implementation of the Hirschman optimal transform | |
| US7290022B2 (en) | Method and filter arrangement for digital recursive filtering in the time domain | |
| CN113778940B (zh) | 基于fpga的高精度可重构相位调整ip核 | |
| Abd | Synthesis of the integer FIR filters with short coefficient word length | |
| Csuka et al. | Comparison of signal processing methods for calculating point-by-point discrete fourier transforms | |
| Seshadri et al. | Knowledge-based single-tone digital filter implementation for DSP systems | |
| Kumar et al. | A two stage pipeline architecture for hardware implementation of multi-level decomposition of 1-D framelet transform | |
| Pálfi et al. | Roundoff errors in fixed-point FFT | |
| TWI412022B (zh) | 遞迴式離散餘弦正、逆轉換之系統 | |
| Prameela Jyothi et al. | Finite Impulse Response Filter Growth and Applications | |
| Kumar et al. | Complex-multiplier implementation for pipelined FFTs in FPGAs |