TW201721449A - 於多重電纜ｐｃｉ快捷ｉｏ互連中實施電纜故障切換 - Google Patents

於多重電纜ｐｃｉ快捷ｉｏ互連中實施電纜故障切換 Download PDF

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Abstract

本發明揭示一種方法、系統及電腦程式產品，來在多電纜高速週邊組件互連(PCIE)IO互連至一外部IO機殼中實施纜線故障切換。提供系統韌體實施PCIE IO互連的健康檢查功能，以找出故障的低位元組纜線。纜線故障切換機制復原至外部IO機殼的PCI連結。一多工器邏輯提供於該PCIE主機橋接器(PHB)與連接至該IO機殼的該纜線之間，來執行該PCIE通道的全通道反轉。

Description

於多重電纜PCI快捷IO互連中實施電纜故障切換
本發明一般係關於資料處理領域，尤其係關於在多電纜快捷週邊組件互連(Peripheral Component Interconnect Express，簡稱PCIE)IO互連中實施纜線故障切換之方法、系統及電腦程式產品。
快捷週邊組件互連(PCIE)已經變成伺服器電腦系統以及個人電腦(personal computer，簡稱PC)的工業標準IO匯流排，傳統上，伺服器在系統單元之內的插槽內安裝PCIE IO配接卡(IOA)，其透過PCI主機橋接器連接至系統記憶體與處理器匯流排。IBM POWER和Z系列系統提供外部IO機殼，提供除了系統單元之內可用以外的額外PCIE插槽，在過去這些都透過IBM週邊互連架構，像是IBM PPOWER系統上的HSL和Infiniband 12X IO迴路，連接至該系統單元。
典型PCIE匯流排是來自PCIE主機橋接器(PHB)和IO配接卡(IOA)的簡單板路徑。當使用光學纜線連接外部IO抽屜時，路徑的複雜性隨著路徑中的各種組件大大增加，包括PCIE重定時器、通過光通道和電纜傳送PCIE信號的光收發器(CXP)。此光路徑內的該等組件並非總是具有清楚的故障機制，可用來幫助決定該PCIE路徑內何處故障，告知韌體哪個光通道故障。
因此存在對於在電腦系統內多電纜快捷週邊組件互連(PCIE)IO互連中實施纜線故障切換的有效與有效率機構之需求。
本發明的基本態樣係關於提供在電腦系統內多電纜快捷週邊組件互連(PCIE)IO互連中實施纜線故障切換的方法、系統及電腦程式產品。本發明的其他重要態樣為提供基本上無負面影響並且克服許多先前技術配置缺點的這種方法、系統及電腦程式產品。
簡單來說，提供一種方法、系統及電腦程式產品，來在多電纜快捷週邊組件互連(PCIE)IO互連至一外部IO機殼中實施纜線故障切換。提供系統韌體實施PCIE IO互連的健康檢查功能，以找出故障的低位元組纜線。纜線故障切換機制復原至外部IO機殼的PCI連結。一多工器邏輯提供於該PCIE主要主機橋接器(primary host bridge，簡稱PHB)與連接至該IO機殼的該纜線之間，來執行該PCIE通道的全通道反轉。
根據本發明的特色，當整個低位元組纜線(PCIE通道0-7)都故障或未插上，則可復原該高位元組與該低位元組纜線的該等PCIE通道之全通道反轉。PCI快捷需要依照順序作用的通道，所以若PCI通道0尚未作用，則至下游裝置的功能性PCI連線就不會啟用。
根據本發明的特色，該等通道從0-15組態改變成15-0，此組態改變的結果為此時在高功能纜線內承載PCIE通道0-7，並可形成一功能性PCIE連結。
根據本發明的特色，該PCIE連結在降級狀態下以正常組態的一半運行，但允許連接起作用，直到客戶能夠使用該故障電纜並恢復全組態寬度。
根據本發明的特色，韌體透過該低纜線內的健康檢查故障來偵測，以決定何時應該提供通道反轉。
根據本發明的特色，該等PCIE通道多工器設置為反轉模式，並且維持該等PCIE連結至該下游裝置。
100‧‧‧電腦系統
102‧‧‧中央電子複合體
104‧‧‧系統母板
106‧‧‧IO抽屜
110‧‧‧處理器
120‧‧‧PCIE根複合體
130‧‧‧PCIE主機橋接器
132‧‧‧PCIE連結
134‧‧‧PCIE插槽
140‧‧‧纜線卡
141‧‧‧PCIE通道多工器邏輯
142‧‧‧PCIE纜線接頭
144‧‧‧PCIE纜線
150‧‧‧直接插槽端口
152‧‧‧PCIE插槽
154‧‧‧扇出端口
156‧‧‧PCIE交換器
158‧‧‧上游連接埠
160‧‧‧下游連接埠
201‧‧‧側帶控制
202‧‧‧內部積體電路主裝置
204‧‧‧I2C匯流排
206‧‧‧卡存在連接埠擴充器
208‧‧‧重要產品資料晶片
210‧‧‧本機控制場可程式閘陣列
250‧‧‧遠端控制FPGA
252‧‧‧抽屜控制器
254‧‧‧I2C匯流排
260‧‧‧低位元組纜線
262‧‧‧高位元組纜線
264‧‧‧低位元組PCIE
266‧‧‧低位元組控制
268‧‧‧高位元組PCIE
270‧‧‧高位元組控制
302‧‧‧低位元組纜線
304‧‧‧高位元組纜線
306‧‧‧低位元組PCIE信號
308‧‧‧低位元組控制
310‧‧‧高位元組PCIE
312‧‧‧高位元組控制
318‧‧‧光學收發器
320‧‧‧PCIE重新計時器
322‧‧‧本機FPGA資料引擎
324‧‧‧暫存器
326‧‧‧連結引擎
328‧‧‧線引擎
358‧‧‧光學收發器
360‧‧‧PCIE重新計時器
362‧‧‧遠端FPGA資料引擎
364‧‧‧暫存器
366‧‧‧連結引擎
368‧‧‧線引擎
370‧‧‧快閃記憶體
380‧‧‧連結啟動LED
402‧‧‧I2C多工器
404‧‧‧資料引擎
406‧‧‧I2C匯流排
410‧‧‧I2C SPI快閃邏輯
412‧‧‧SPI快閃
414‧‧‧I2C匯流排
420‧‧‧I2C SPI快閃邏輯
422‧‧‧SPI快閃
600‧‧‧PCI匯流排
602‧‧‧PCIE主機橋接器
604‧‧‧PCIE重新計時器
606‧‧‧場可程式閘陣列通訊裝置
608‧‧‧通道備用多工器
610‧‧‧通道備用傳輸多工器
612‧‧‧通道備用接收多工器
614‧‧‧高光學模組收發器
616‧‧‧低光學模組收發器
620‧‧‧高光學模組收發器
622‧‧‧低光學模組收發器
624‧‧‧通道備用多工器
626‧‧‧通道備用傳輸多工器
628‧‧‧通道備用接收多工器
630‧‧‧PCIE重新計時器
632‧‧‧場可程式閘陣列通訊裝置
634‧‧‧PCIE交換器
636‧‧‧PCI插槽
638‧‧‧抽屜控制器
700‧‧‧通道備用硬體
702‧‧‧I2C連接埠擴充器裝置
704‧‧‧光學收發器接頭
706‧‧‧CXP介面區塊
708‧‧‧PCIE通道多工器
710‧‧‧PCIE通道多工器
714‧‧‧重新計時器
716‧‧‧場可程式閘陣列
718‧‧‧暫存器
900‧‧‧電腦程式產品
902‧‧‧記錄媒體
904-910‧‧‧程式手段
從下列圖式中例示的本發明較佳具體實施例之詳細說明中，將對本發明連同上述與其他目的及優點有最佳了解，其中：圖1根據較佳具體實施例，例示用於偵測附接至一IO抽屜的光學快捷週邊組件互連(PCI-Express或PCIE)纜線通道的狀態與備用情況，並實現週邊PCIE輸入/輸出(IO)擴充機殼或IO抽屜的側帶控制結構之範例電腦系統；圖2A和圖2B根據較佳具體實施例，例示圖1中該範例系統的纜線卡以及側帶控制器；圖3A和圖3B根據較佳具體實施例，例示圖1中該範例系統的本機與遠端FPGA控制器之進一步細節；圖4根據較佳具體實施例，例示圖1中該範例系統的主機側以及IO抽屜端上，I2C多工器(MUX)和資料引擎的實體層檢視之範例操作功能；圖5為根據較佳具體實施例，例示使用圖1中該範例系統的側帶狀態資訊之範例韌體操作功能流程圖；圖6A和圖6B根據較佳具體實施例，一起例示圖1中該範例系統的範例PCI匯流排拓撲；圖7根據較佳具體實施例，例示圖1中該範例系統的範例通道備用硬體；圖8為根據較佳具體實施例，例示用於在多電纜快捷週邊組件互連(PCIE)IO互連至一外部IO機殼內實施纜線故障切換的範例操作之流程圖；以及 圖9為根據較佳具體實施例，例示一電腦程式產品的方塊圖。
在下列本發明具體實施例的詳細說明中將會參照附圖，例示可實施本發明的範例具體實施例。應可瞭解到在不背離本發明精神的前提之下，可利用其他具體實施例並進行結構性修改。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a,an)和「該」(the)也包含該等複數形式。將進一步瞭解，說明書中使用的「包含」(comprises及/或comprising)指明所陳述的特徵、整體、步驟、操作、元件及/或組件的存在，但是不排除還有一或多個其他特徵、整體、步驟、操作、元件、組件及/或群組的存在或添加。
根據本發明的特色，根據較佳具體實施例提供一種方法、系統及電腦程式產品，來在多電纜快捷週邊組件互連(PCIE)IO互連至一外部IO機殼中實施纜線故障切換。提供系統韌體實施PCIE IO互連的健康檢查功能，以找出故障的低位元組纜線。纜線故障切換機制復原至外部IO機殼的PCI連結。一多工器邏輯提供於該PCIE主要主機橋接器(primary host bridge，PHB)與連接至該IO機殼的該纜線之間，來執行該PCIE通道的全通道反轉。
根據本發明的特色，當整個低位元組纜線(PCIE通道0-7)都故障或未插上，則可復原該高位元組與該低位元組纜線的該等PCIE通道之全通道反轉。PCI Express需要通道依照順序作用，所以若PCI通道0尚未作用，則至下游裝置的功能性PCI連線就不會啟用。根據本發明的特色，該等通道從0-15組態改變成15-0，此組態改變的結果為此時在高功能纜線內承載PCIE通道0-7，並可形成一功能性PCIE連結。
此時請參閱圖式，在圖1內顯示用參考編號100所標示的範例電腦系統，用來根據較佳具體實施例，在多電纜快捷週邊組件互連(PCIE)IO互連至一外部IO機殼中實施纜線故障切換。電腦系統100包含一電腦中央電子複合體(central electronics complex，簡稱CEC)102，該複合體包含業界常見的一系統母板104，用來於CEC 102之內所例示許多組件的實體封裝互連。電腦系統100包含根據較佳具體實施例，標示為106的一輸入/輸出(IO)擴充機殼或IO抽屜。
根據本發明的特色，IO抽屜106為電氣機殼，提供CEC 102之內韌體與軟體操作時所運用的PCIE擴充卡插槽(PCIE插槽)或整合式裝置，來擴充該CEC範圍之內實際上可設置的PCIE裝置數量。
CEC系統母板104包含一或多個處理器或中央處理單元(CPU)，像是處理器110。處理器110適合配置用於執行韌體與軟體，像是根據較佳具體實施例，在整體電腦系統100的控制內之作業系統和由個別作業系統所執行的應用程式。
CEC系統母板104包含一或複數個PCIE根複合體120，每一PCIE根複合體120都包含一或複數個PCIE主機橋接器(PHB)130，每一PHB 130都提供一個別PCIE連結132至共同安裝在系統母板104上的個別PCIE插槽134，例如：PCIE連結132包含PCIE傳訊線路與輔助信號的複數16個通道，像是PCIE標準內所指定的。該等輔助信號包含PCIE PERST，也稱為基本重設，以及從PHB 130到達一PCIE裝置的PCIE時脈、從一裝置呈現給PHB 130的PCIE卡，以及獨立於該等PCIE傳訊通道操作的其他這種分散信號。
一或多個PCIE插槽134包含一個別PCIE纜線卡140，該卡包含與一個別PCIE纜線接頭142連接的一PCIE通道多工器(mux)邏輯141，而該接頭由一對PCIE纜線144連接至IO抽屜106所提供的對應個別PCIE纜線接頭142，如圖所示。雖然顯示PCIE通道多工器(mux)邏輯141 含有纜線接頭140，不過應該了解，本發明並不受限於此配置，例如：PCIE通道多工器(mux)邏輯141位於PHB 130之內有其好處。另外，PCIE通道多工器(mux)邏輯141可有利地位於扇出模組或扇出端口154的PCIE交換器156之外。
根據本發明的特徵，PCIE通道多工器邏輯141內含PCIE通道多工器，將從PHB 130至外部PCIE纜線144和邏輯的該PCIE通道指派反轉，來透過系統韌體控制該等多工器。
IO抽屜106包含一或複數個模組端口，像是包含複數個PCIE插槽152的一直接插槽端口150，以及包含一PCIE交換器156連接至另外複數個PCIE插槽152的一扇出端口154，如圖所示。每一直接插槽端口150、PCIE插槽152以及扇出端口154都用個別與獨立纜線144透過PCIE纜線接頭142連接至CEC 102，如圖所示。PCIE交換器156包含往上連接至PCIE纜線接頭142並且往下連接至複數個下游連接埠160的一上游連接埠158，其中該等下游連接埠160每一者都連接至個別PCIE插槽152，如圖所示。
根據本發明的特徵，該等下游PCIE裝置，像是PCIE交換器或配接卡156支援與PHB 130相同的最大通道寬度，像是16通道。該等下游PCIE裝置或PCIE交換器或配接卡156支援正常(0-15)模式與通道反轉(15-0)模式內運行，下游PCIE裝置或PCIE交換器或配接卡156支援該PCIE通道反轉模式。另外，PCIE通道多工器(mux)邏輯141應加入至直接插槽端口150。
根據本發明的特徵，韌體例如透過該低纜線內的健康檢查故障來偵測，以決定何時應該提供通道反轉。韌體可將PCIE通道多工器邏輯141設置成反轉模式，並維持該等PCIE連結至該下游裝置，像是PCIE開關156。
從簡化形式顯示的電腦系統100中就足以了解本發明。例示 的電腦系統100不欲暗示架構或功能限制。本發明可用於許多硬體實施和系統以及許多其他內部硬體裝置。
根據本發明的特徵，每一纜線卡14以及個別PCIE插槽152或PCIE交換器156都提供一或複數條纜線144。如所示，一對PCIE纜線144輸送形成單一PCIE連結的PCIE信號通道以及輔助信號，並且PCIE纜線144也在CEC 102與IO抽屜106之間輸送側帶控制與狀態信號。每一單一PCIE連結在CEC 102與IO抽屜106之間都使用兩條纜線144，可有利地在纜線故障事件中啟用備援。只有單一纜線144用於通訊該CEC與IO抽屜之間的側帶控制與狀態，並且兩條纜線144的每一者都提供一替代傳訊路徑來通訊這種側帶控制。根據較佳具體實施例，本發明運用一對纜線來承載PCIE信號以及備援狀態和控制信號。其他具體實施例可運用超過兩條纜線，在CEC 102內的一纜線卡140與IO抽屜106內一插槽152或交換器156之間承載PCIE信號通道以及備援側帶狀態和控制。由複數條纜線形成的單一連結可有利地提供側帶信號備援；然而，其他具體實施例可運用單一纜線，該單一纜線之內具有備用光學通道，以獲得本發明的光學通道故障切換、側帶信號備援以及備用目標。
根據本發明的特徵，纜線144可為傳統銅纜線，或在每一纜線末端上運用光電收發器的光纖纜線，例如：在相當短距離之下，像是幾英吋到幾英呎，銅纜線144通常適用於在CEC 102與IO抽屜106之間輸送以所需PCIE傳訊率操作的PCIE通道。光纜144有利地提供電絕緣，因此可用高傳訊率傳送較長距離，例如一至幾公尺。
根據本發明的特徵，使用光學PCIE纜線144包含在光纜144上序列化所需的DC信號，然後在CEC 102或IO抽屜上光學PCIE纜線144的另一端上，將該已序列化信號轉換回DC信號。
根據本發明的特徵，可在CEC 102內啟用韌體操作，來決定插入PCIE插槽134的纜線卡140之類型，其中多個不同的這種電纜卡類 型具有不同的特性，諸如電纜144是銅或光學、從電纜卡140發出多少電纜144等。同樣有利的是，在CEC 102中操作的韌體能夠確定電纜144是否實際上連接到IO抽屜106，以及什麼類型的IO抽屜106、IO模組端口150或模組端口156連接到電纜144。
根據本發明的特徵，當插槽134內含一PCIE IO配接卡時，在CEC 102內操作的邏輯分隔電腦系統100韌體內可指派個別CEC PCIE插槽134至一特定邏輯分隔。在CEC 102內操作的電腦系統100韌體進一步可偵測PCIE插槽134內的一纜線卡140，並且將IO抽屜106的個別CEC PCIE插槽152指派至具有纜線卡140已連接至IO抽屜106之不同邏輯分割。
另請參閱圖2A和圖2B，顯示根據較佳具體實施例，圖1中電腦系統100顯示創新纜線卡140與一般用參考編號201表示的側帶控制之額外範例細節。如圖2A內所示，包含在處理器110內可或可由其存取的是內部積體電路(inter-integrated circuit，簡稱I2C)主裝置202，為用來當成較佳具體實施例中該側帶傳訊設備的一IO匯流排之I2C匯流排204的主裝置。應注意到，業界內已知的其他這種IO匯流排或側帶控制結構可適合用來取代本發明所運用之I2C匯流排204。在CEC 102之內，I2C匯流排204連接在I2C主裝置202與一卡存在連接埠擴充器206、PCIE插槽134、纜線卡140之內提供的一重要產品資料(vital product data，簡稱VPD)晶片208和一本機控制場可程式閘陣列(field programmable gate array，簡稱FPGA)210之間。
PCIE纜線卡140運用PCIE內所定義PCIE插槽134的PCIE接頭142內之接腳作為反轉接腳，來產生一信號將PCIE纜線卡140識別為一纜線卡。與PCIE IO配接卡相反，連接在I2C匯流排204上的卡存在連接埠擴充器206接收來自纜線卡140的一卡存在信號，唯一識別一纜線卡的存在。在CEC 102內操作的韌體運用I2C主裝置202來讀取卡存在連接 埠擴充器206之內的暫存器，以便決定纜線卡140已插入個別PCIE卡插槽134內。應該了解，卡存在連接埠擴充器206以外的裝置可用可存取在CEC 102內操作的韌體之方式來接收攬線卡存在資訊。
本機控制FPGA 210包含從纜線卡140上其他硬體組件接收狀態並選擇性將控制傳訊至此的暫存器。本機控制FPGA 210之內的暫存器已連接至I2C匯流排204，該匯流排殂PCIE插槽140前往纜線卡140。
另請參閱圖2B，IO抽屜106同樣包含一遠端控制FPGA 250。遠端控制FPGA 250包含接收來自IO抽屜106內部其他硬體組件的信號之暫存器。IO抽屜106包含透過I2C匯流排254連結至遠端控制FPGA 250的一抽屜控制器252。
根據本發明的特徵，如圖2A和圖2B內所示，側帶控制器201利用一低位元組纜線260以及一高位元組纜線262，連結在CEC 102內本機控制FPGA 210與IO抽屜106內遠端控制FPGA 250之間。例如：低位元組纜線260輸送來自PCIE插槽134的該PCIE連結之PCIE通道0至7，顯示為低位元組PCIE 264，並且在纜線卡140與IO抽屜106之間傳輸側帶信號，顯示為低位元組控制266。例如：高位元組纜線262輸送來自PCIE插槽134的該PCIE連結之PCIE通道8至15，顯示為高位元組PCIE 268，並且在纜線卡140與IO抽屜106之間傳輸側帶信號，顯示為高位元組控制270。例如：高位元組纜線262針對輸送側帶信號，作為至低位元組纜線260的替代或備援連接。
使用低位元組控制266或高位元組控制270，遠端控制FPGA 250將IO抽屜106之內許多硬體組件或DC電壓信號之狀態改變傳訊至本機控制FPGA 210，將這些改變接收在可存取至CEC 102內所操作韌體的暫存器內。類似地，在CEC 102內操作的韌體可在遠端控制FPGA 250上直接設定本機控制FPGA 210內的暫存器值，來改變IO抽屜106之內硬體組件或DC電壓信號之狀態。
使用低位元組控制266或高位元組控制270，本機FPGA 210將本機FPGA 210暫存器變化通訊給遠端控製FPGA 250。遠端控制FPGA 250之內的暫存器連接至IO抽屜106之內的I2C匯流排254，該等遠端FPGA暫存器也可存取作為來自本機控制FPGA 210的I2C裝置。在CEC 102內操作的韌體運用本機控制FPGA 210內的暫存器，來建立在本機控制FPGA 210與遠端控制FPGA 250之間運用低位元組控制266或高位元組控制270傳輸的I2C匯流排操作。本機控制FPGA 210可讓在CEC 102內操作的韌體決定纜線卡210上硬體組件或DC電壓信號，以及IO抽屜106內硬體組件或DC電壓信號的許多組態和操作狀態。
連接至IO抽屜106之內遠端控制FPGA 250的抽屜控制器252監控或管理該IO抽屜內部硬體之狀態，像是開啟或關閉該抽屜之內的電源供應器、監控該抽屜之內組件的熱或電狀態、採取行動以回應特定熱或電狀態或臨界值等。遠端控制FPGA 250運用I2C匯流排370連接至抽屜控制器252、啟用抽屜控制器252來讀取或寫入遠端控制FPGA 250之內的暫存器，並使用低位元控制266或高位元控制270，將狀態通訊至本機控制FPGA 210，或接收由此通訊來的控制資訊。
另請參閱圖3A和圖3B，顯示根據較佳具體實施例，圖1中顯示範例系統100的本機控制與遠端控制FPGA 210、250之額外範例細節。
纜線卡140顯示運用低位元組纜線302或高位元組纜線304連接至IO抽屜106。低位元組纜線302輸送代表PCIE通道0至7的低位元組PCIE信號306，以及本機FPGA 210與遠端FPGA 250之間表示為低位元組控制308的控制信號。高位元組纜線304輸送代表PCIE通道8至15的高位元組PCIE信號310，以及本機FPGA 210與遠端FPGA 250之間表示為高位元組控制312的控制信號。藉由低位元組控制308和高位元組控制312信號輸送的該等信號在任何時間上都可通訊過低位元組纜線302 與高位元組纜線304之一或兩者，如此每條纜線都可傳輸該等控制信號，在一纜線302或304故障或斷線的事件中當成另一條的備用線，如此信號可同時通訊過兩條纜線，以便偵測每條纜線在IO抽屜106上連接的位置。
在低位元組纜線302內的低位元組控制308和低位元組PCIE 306信號以及在高位元組纜線304內的高位元組控制312和高位元組PCIE 310信號，都運用纜線卡140上的一個別光學收發器(XCVR)318以及IO抽屜106內的光學收發器(XCVR)358進行光學傳輸。在低位元組PCIE 306上輸送的PCIE通道0至7以及在高位元組PCIE 310上輸送的PCIE通道8至15共同通過圖3A內的一PCIE重新計時器320、圖3A內的一PCIE重新計時器360，以便與圖3A和圖3B內顯示的個別光學收發器318、358同步。
纜線卡140上的本機控制FPGA 210包含一本機FPGA資料引擎322、暫存器324、一連結引擎326以及一線引擎328。遠端控制FPGA 250同樣包含一遠端FPGA資料引擎362、暫存器364、一連結引擎366與一線引擎368，以及選擇性連結至資料引擎362的一快閃記憶體370。本機控制FPGA資料引擎322和遠端控制FPGA資料引擎362可分別運用輸送過低位元組纜線302或高位元組纜線304的低位元組控制308或高位元組控制312，來交換控制信號。本機控制FPGA 210連結引擎326運用資料引擎322，建立通過低位元組纜線302與高位元組纜線304的可靠光學傳訊，以及纜線卡140上光學XCVR 318與IO抽屜106內光學XCVR 358和資料引擎362之間的位元傳輸協定。
本機控制FPGA 210的線引擎328接收暫存器324或DC電壓信號的特定位元之狀態，並運用資料引擎322將這些狀態傳輸至遠端控制FPGA 250的暫存器364。暫存器324包含一預定位元，來確定從一PHB 130輸出至附加到該個別PCIE連結的一裝置之該PCIE輔助PERST DC電壓信號的狀態，以及包含一位元，通過低位元組纜線302和高位元組纜線 304，接收來自IO抽屜106內一PCIE插槽152或PCI交換器156的PCIE輔助裝置存在DC電壓信號之狀態。當暫存器324的特定位元狀態改變，則本機控制FPGA 210的線引擎328自動將這些通訊至遠端FPGA 250的暫存器364。遠端控制FPGA 250的線引擎368接收暫存器364或DC電壓信號的特定位元之狀態，並運用資料引擎362將這些狀態傳輸至本機控制FPGA 210的暫存器324。不管何時暫存器364的這些特定位元之狀態改變，則線引擎368自動將這些通訊至本機控制FPGA 210的暫存器324。
光纜302、304每一端上的個別線引擎328、368都提供一替代傳訊機構給PCIE輔助信號或該等光纖纜線之內其他DC電壓信號，來在該纜線的個別另一端上建立或接收該等輔助信號的該啟動或未啟動狀態。
本機控制FPGA 210的暫存器324包含代表纜線卡140許多特質的位元，像是纜線卡本身的類型、低位元組纜線302和高位元組纜線304的連線狀態。本機控制FPGA 210的暫存器324包含位元，偵測從纜線卡140的該等組件輸入之特定硬體狀態，或控制輸出至該等組件的特定硬體狀態。本機控制FPGA 210的暫存器324包含位元，代表連接至該IO抽屜的該纜線之許多特質，像是代表連接低位元組纜線302和高位元組纜線304的IO抽屜106上哪些位置，來讓韌體決定纜線已正確連接。
纜線卡140和IO抽屜106選擇性包含與低位元組纜線302和高位元組纜線304每一者相關連之連結啟動LED 380。在CEC 102內操作的韌體運用本機控制FPGA 210的暫存器324內之位元，來啟動或關閉連結啟動LED 380，以指示該纜線在纜線卡140與IO抽屜106之間主動或不主動傳輸信號。應該了解，可另外運用硬體機構來偵測連結傳輸活動，並且據此啟動或關閉連結啟動LED 380。在CEC 102內操作的韌體執行其他控制與通訊操作，像是啟動或關閉供給IO抽屜106、一端口150或一端口154、PCIE插槽152或IO抽屜106之內其他組件的電源。
請參閱圖4，顯示根據較佳具體實施例，圖1中範例系統100 的實體層檢視之範例操作部件，用參考編號400表示。一I2C多工器(MUX)402連接至一I2C匯流排406，並且主機側FPGA 210和IO抽屜側FPGA 250上一個別資料引擎404、414和一I2C SPI快閃邏輯410、420顯示由CXP通道連接。一個別SPI快閃412、422連結至主機側FPGA 210和IO抽屜側FPGA 250上的I2C SPI快閃410、420。I2C多工器(MUX)402和個別資料引擎404、414可讓系統韌體以一致的方式，存取主機FPGA 210或IO抽屜FGPA 240內的第二I2C匯流排。該第二I2C匯流排可為圖3B內通訊至IO抽屜106內I2C裝置的I2C匯流排254之一者，或可為圖3A內通訊至纜線卡140內I2C裝置的I2C匯流排204之一者。
請參閱圖5，其中根據較佳具體實施例，顯示使用範例系統100的側帶狀態資訊之範例韌體操作功能流程圖。
依照決策方塊500內所指示，執行PCIE卡是否存在於CEC PCIE插槽內之檢查。當PCIE卡不在CEC PCIE插槽內，則操作依照方塊501內所指示返回。當PCIE卡在CEC PCIE插槽內，則依照方塊502內所指示讀取纜線卡存在連接埠擴充器。依照決策方塊504內所指示，再次執行PCIE纜線卡是否存在於CEC PCIE插槽內之檢查。當PCIE纜線卡不在CEC PCIE插槽內，則操作返回方塊501。
依照方塊506內所指示，當PCIE纜線卡在CEC PCIE插槽內，則讀取該等本機FPGA暫存器，以取得纜線狀態和連接位置。依照決策方塊508內所指示，執行檢查該纜線卡是否包含一對纜線或雙纜線。當該纜線卡包含雙纜線，則依照決策方塊510內所指示，執行檢查來決定該高位元組控制是否運作。若該高位元組控制並未運作，則記錄一纜線錯誤，如方塊512內所指示。當該高位元組控制運作並且當該纜線卡不包含雙纜線，則依照決策方塊514內所指示，執行檢查來決定該低位元組控制是否運作。若該低位元組控制並未運作，則記錄一纜線錯誤，如方塊516內所指示。
依照方塊518內所指示，讀取本機FPGA暫存器，以確認纜線正確連接低至低、高至高以及該IO抽屜上相同的PCIE連結連接。依照決策方塊520內所指示，檢查是否正確執行纜線連接。若纜線連接不正確，則記錄一纜線錯誤，如方塊522內所指示。若纜線連接正確，解除確定PERST至該IO抽屜PCIE連結連接，如方塊524內所指示。依照決策方塊526內所指示，執行檢查來決定是否連接至IO抽屜內的PCIE交換器。當連接至IO抽屜內的PCIE交換器時，該IO抽屜內的該PCIE交換器以及至PCIE插槽的下游PCIE連結都依照方塊528內所指示來設置。若並未將PCIE插槽連接至IO抽屜中的PCIE交換器，則在方塊528之後以及決策方塊526之後，依照方塊530內所指示，來設置在該PHB底下連接至此纜線的該IO抽屜內之該PCIE插槽或該等PCIE插槽。依照方塊532內所指示完成該PCIE連結連線組態。
請參閱圖6A和圖6B，依照較佳具體實施例顯示範例系統100的範例PCI匯流排，通常用參考編號600表示。例示的PCI匯流排600提供一路徑，從PCIE主機橋接器(PHB)602至光纜附接的IO抽屜106。例如：使用兩條工業標準12通道光纜以於系統PHB 602與IO抽屜106之間傳輸PCIE和側帶流量，每一光纜內含8通道的PCIE流量，一通道的側帶通訊、1備用光通道，留兩通道未使用。使用一條纜線承載PCIE通道0-7(低位元組)並且另一條承載PCI通道8-15(高位元組)，一起進行x16 PCIE匯流排連接至IO抽屜106。每條纜線在每一方向內的一個備用光通道允許韌體在確定一通道故障時，將單一PCIE通道從故障通道路由到備用通道。也可使用其他實施，例如兩未使用的通道也當成該PCIE連結的備用通道。其他具體實施例也可使用例如超過2條纜線，每一纜線都承載16個PCIE匯流排信號通道當中8個以下，並且預留備用光通道給這些通道，並且二或更多條這些纜線也承載備援側帶通訊信號。
如圖6A內所示，PCI匯流排600包含一PCIE重新計時器 604、場可程式閘陣列(FPGA)通訊裝置606、包含通道備用發射(TX)多工器610和通道備用接收(RX)多工器612的通道備用多工器(mux)608，以及具有個別光連接X9+DN、SB、X9+UP、SB的高與低光學模組收發器(CXP)614、616。關於該纜線X9+DN的纜線卡末端代表九個PCIE光傳輸通道，八個啟動加上一個備用，並且X9+UP代表九個PCIE光接收通道，八個啟動加上一個備用，並且其中每一傳輸通道都與一接收通道配對，以形成一單一雙向PCIE通道。例如利用內含雙向12通道流量的工業標準光纜，其中八個通道選擇性地用於PCIE，一個用於側帶通訊SB，並且三個未使用通道之一者用來當成備用PCIE通道。如所示，FPGA通訊裝置606連接至PCIE重新計時器604、高與低光學模組收發器(CXP)614、616以及通道備用多工器(mux)608。
如圖6B內所示，PCI匯流排600包含高與低光學模組收發器(CXP)620、622，其使用個別光學連接X9+DN、SB、X9+UP、SB連接至圖6A的高與低光學模組收發器(CXP)614、616。關於該纜線的IO抽屜末端，X9+DN代表九個PCIE光傳輸通道，八個啟動加上一個備用，並且X9+UP代表九個PCIE光接收通道，八個啟動加上一個備用，並且其中每一傳輸通道都與一接收通道配對，以形成一單一雙向PCIE通道。PCI匯流排600包含內有通道備用傳輸(TX)多工器626和通道備用接收(RX)多工器628的通道備用多工器(mux)624、IO抽屜106的一PCIE重新計時器630、場可程式閘陣列(FPGA)通訊裝置632以及一PCIE交換器634。如所示，PCIE交換器634已連接至複數個1-N號PCI匯流排636，例如IO抽屜106的6個PCI插槽636。如所示，FPGA通訊裝置632連接至PCIE重新計時器630、高與低光學模組收發器(CXP)620、622、通道備用多工器(mux)624，並且連接至IO抽屜106的PCIE開關634、一抽屜控制器(CMC)638和PCI插槽636。
請參閱圖7，依照較佳具體實施例顯示範例系統100的範例 通道備用硬體，通常用參考編號700表示。根據較佳具體實施例，通道備用硬體700用來重新路由PCIE通道至該光路徑兩端上的備用光通道。如所示，通道備用硬體700包含藉由CXP介面區塊706連接至一光學收發器(CXP)接頭704的一I2C連接埠擴充器裝置702。
使用I2C連接埠擴充器裝置702，來控制一組PCIE通道多工器(mux)708、710如所示，通道備用硬體700包含連結至PCIE通道多工器708、710的一重新計時器714，藉由側帶與SM匯流排連結至CXP介面區塊706和CXP接頭704並連結至I2C連接埠擴充器裝置702的一場可程式閘陣列(FPGA)716。通道備用硬體700包含內有CXP接頭704的控制與狀態暫存器718。
在纜線卡140或一纜線的IO抽屜206端內的查詢PCIE重新計時器，像是重新計時器714可用來決定一故障的光通道。例如：利用讀取重新計時器暫存器，針對每一PCI通道決定已經啟動該PCIE連結訓練順序的哪個階段係可能的。系統韌體可使用此資訊來決定一個通道是否沒有進度，然後指示一壞的光通道。利用讀取纜線卡140或IO抽屜106的光收發器內傳輸狀態暫存器，而決定每一光通道是否已經發生故障係可能的。此資訊可用來決定一壞的光通道。利用讀取IO抽屜106的光收發器704內接收器狀態暫存器718，從個別纜線卡140收發器偵測是否有信號損失是可能的，並且此資訊可用來決定一壞的光通道。
利用在PCIE路徑韌體內程式編輯多工器，可將PCIE重新路由遠離該故障通道。通過FPGA 716可控制I2C連接埠擴充器裝置702，例如通過該等側帶信號使用I2C通訊。當利用韌體程式編輯I2C連接埠擴充器裝置702時，其改變PCIE通道多工器708、710的輸入至輸出映射，這導致該PCIE匯流排往下重新路由至不同光通道。當完成操作時，在該PCIE匯流排上啟動一重設程序，將該備用通道併入該連結，以恢復至其最佳頻寬。
請參閱圖8，顯示根據較佳具體實施例開始方塊800內指示的PCIE連結健康檢查，在多纜線快捷週邊組件互連(PCIE)IO互連內實施纜線故障切換之範例操作。例如定期或由於硬體中斷而執行檢查，來決定該PCIE連結是否退化，如決策方塊802內所指示。當該PCIE連結並未退化，則依照方塊804內所指示完成操作。當該PCIE連結退化時，則詢問組件來決定一故障低位元組纜線是否存在，如方塊806內所指示。
依照決策方塊808內所指示，執行檢查來決定是否偵測到一故障低位元組纜線。當未偵測到一功能高位元組纜線時，則依照方塊810內所指示完成操作。
當偵測到一故障低位元組纜線，則詢問組件來決定一功能高位元組纜線是否存在，如方塊812內所指示。依照決策方塊814內所指示，執行檢查來決定是否偵測到一功能高位元組纜線。當並未偵測到一功能高位元組纜線，則依照方塊816內所指示完成操作。
當偵測到一功能高位元組纜線，則依照方塊818內所指示確定一PERST至該PCIE連結。依照方塊820內所指示停用該低位元組纜線。PCI主機橋接器(PHB)重新設置以顛倒該PCIE通道順序，如方塊822內所指示。解除確定PERST，並維持該等PCIE連結，如方塊824內所指示。依照方塊826所指示完成操作。
顯而易見，可將圖5和圖8的程序以及圖6A、圖6B和圖7的結構擴充為在CEC 102內一纜線卡140與IO抽屜106內一CEC 102與一插槽152或交換器156之間運用超過兩條纜線之具體實施例。顯而易見，可將本發明擴展來傳訊或IO互連而非運用光纜線以外的PCIE來輸送這種信號。
此時請參閱圖9，例示本發明的製品或一電腦程式產品900。電腦程式產品900有形地體現在非暫態電腦可讀取儲存媒體上，該媒體含一記錄媒體902，例如軟碟、光學讀取小型碟片形式或CD-ROM的高 容量唯讀記憶體、磁帶或另一類似的電腦程式產品。讀取媒體902將程式手段904、906、908和910儲存在媒體902上，用來執行在附加至圖1中系統100內較佳具體實施例的一IO抽屜106之多纜線快速週邊組件互連(PCI-Express或PCIE)IO互連內實施纜線故障切換之方法。
由所記錄的程式手段904、906、908和910所定義一或多個相關模組的程式指令或邏輯組合順序，指引電腦系統100在附接到較佳具體實施例IO抽屜106的多個PCIE IO互連中實現纜線故障切換。
雖然已經參考圖式內所示本發明具體實施例的細節來說明本發明，這些細節並非用於將本發明領域限制在隨附申請專利範圍內。
100‧‧‧電腦系統
102‧‧‧中央電子複合體
104‧‧‧系統母板
106‧‧‧IO抽屜
110‧‧‧處理器
120‧‧‧PCIE根複合體
130‧‧‧PCIE主機橋接器
132‧‧‧PCIE連結
134‧‧‧PCIE插槽
140‧‧‧纜線卡
141‧‧‧PCIE通道多工器邏輯
142‧‧‧PCIE纜線接頭
144‧‧‧PCIE纜線
150‧‧‧直接插槽端口
152‧‧‧PCIE插槽
154‧‧‧扇出端口
156‧‧‧PCIE交換器
158‧‧‧上游連接埠
160‧‧‧下游連接埠

Claims (20)

  1. 一種在附接至一電腦系統內一IO抽屜的多纜線快捷週邊組件互連(PCI-Express或PCIE)IO互連內實施纜線故障切換之方法，包含：提供系統韌體來實施健康檢查功能並偵測一退化的PCIE連結；提供連結於一PCIE主機橋接器(PHB)與一PCIE機殼之間的多纜線PCIE IO互連；提供連結於該PHB與該等多纜線PCIE IO互連之間的PCIE多工器邏輯；識別一故障低位元組纜線，並執行該等PCIE通道的一全通道反轉。
  2. 如申請專利範圍第1項之方法，更包含提供系統韌體實施PCIE IO互連的健康檢查功能，以識別一故障的低位元組纜線。
  3. 如申請專利範圍第2項之方法，更包含詢問組件來決定一故障的低位元組纜線是否存在。
  4. 如申請專利範圍第3項之方法，更包含提供系統韌體實施PCIE IO互連的健康檢查功能，以識別一功能高位元組纜線。
  5. 如申請專利範圍第4項之方法，更包含詢問組件來決定一功能高位元組纜線是否存在。
  6. 如申請專利範圍第5項之方法，其中回應執行該等PCIE通道的一全通道反轉來識別一功能高位元組纜線。
  7. 如申請專利範圍第1項之方法，其中執行該等PCIE通道的一全通道反 轉包含發出一PERST至該PCIE IO互連。
  8. 如申請專利範圍第7項之方法，更包含停用該低位元組纜線。
  9. 如申請專利範圍第8項之方法，更包含重新設置該PHB來反轉該PCIE通道順序。
  10. 如申請專利範圍第1項之方法，其中提供連結於該PHB與該等多纜線PCIE IO互連之間的PCIE多工器邏輯包含提供PCIE通道多工器，以將該等PCIE通道指派從該PHB反轉至該等外部PCIE纜線及邏輯，以透過系統韌體來控制該等PCIE通道多工器。
  11. 如申請專利範圍第1項之方法，更包含提供下游PCIE裝置，以支援在正常通道模式與一通道反轉模式內運行。
  12. 一種在附接至一IO抽屜的多纜線快捷週邊組件互連(PCI-Express或PCIE)IO互連內實施纜線故障切換之電腦系統，包含：一處理器；提供該處理器的系統韌體；一PCIE主機橋接器(PHB)；該PHB連接至該處理器；連結於該PCIE主機橋接器(PHB)與一PCIE機殼之間的多纜線PCIE IO互連；PCIE多工器邏輯連結於該PHB與該等多纜線PCIE IO互連之間；該處理器使用該系統韌體來實施健康檢查功能，並且用於偵測一退化的PCIE連結；以及該處理器使用該系統韌體來辨識一故障的低位元組纜線，並且該處 理器使用該系統韌體與該PCIE多工器邏輯來執行該等PCIE通道的一全通道反轉。
  13. 如申請專利範圍第12項之系統，更包含儲存在一電腦可讀取媒體上的控制碼，其中該控制碼包含該系統韌體。
  14. 如申請專利範圍第12項之系統，其中該處理器使用該系統韌體對PCIE IO互連實施健康檢查功能來辨識一故障低位元組纜線，包含詢問組件來決定一故障低位元組纜線是否存在。
  15. 如申請專利範圍第14項之系統，更包含該處理器使用該系統韌體對PCIE IO互連實施健康檢查功能，以辨識一功能高位元組纜線。
  16. 如申請專利範圍第15項之系統，更包含該處理器使用該系統韌體詢問組件來決定一功能高位元組纜線是否存在。
  17. 如申請專利範圍第12項之系統，其中該處理器使用該系統韌體與該PCIE多工器邏輯執行該等PCIE通道的一全通道反轉，包含發出一PERST至該PCIE IO互連。
  18. 如申請專利範圍第17項之系統，更包含該處理器使用該系統韌體停用該低位元組纜線。
  19. 如申請專利範圍第18項之系統，更包含該處理器使用該系統韌體將該PHB重新設置為反轉該PCIE通道順序。
  20. 如申請專利範圍第12項之系統，其中連結於該PHB與該等多纜線PCIE IO互連之間的PCIE多工器邏輯包含PCIE通道多工器，將該等PCIE通道指派從該PHB反轉至該等外部PCIE纜線及邏輯，以透過系統韌體來控制該等PCIE通道多工器。
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