TW201635292A - 電阻式隨機存取記憶體頂電極之鑲嵌製程 - Google Patents

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賴二琨
李峰旻
林昱佑
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Abstract

提供一種記憶體的製造方法。於層間導體之陣列上形成絕緣層，蝕刻絕緣層以定義對應陣列中第一層間導體的第一開口，其中蝕刻停止於第一層間導體之第一上表面。於第一上表面上形成金屬氧化層。沉積與金屬氧化層以及第一開口之表面共形且接觸的第一阻障材料層。接著蝕刻絕緣層以定義對應陣列中第二層間導體的第二開口，其中蝕刻停止於第二層間導體之第二上表面。沉積與第一開口中的第一阻障材料層共形且接觸的第二阻障材料層。使用導電材料填充第一開口。

Description

電阻式隨機存取記憶體頂電極之鑲嵌製程 【0001】
本發明是有關於基於金屬氧化物之記憶體裝置及其製造方法。
 【0002】
電阻式隨機存取記憶體(Resistive Random Access Memory, RRAM)是一種非揮發性記憶體的類型，提供下列優點：小的記憶胞尺寸、可擴縮性、超高速操作、低功率操作、高耐久性、好的保持性、大的開關比以及CMOS相容性。RRAM的一種類型包括金屬氧化物層，藉由施加適用於積體電路中之實施之各種程度的電脈衝，可以產生金屬氧化物層以改變二或更多穩定電阻範圍之間的電阻。
【0003】
當積體電路製造技術按比例縮小，相較於線路圖案化，用於形成RRAM之頂電極的鑲嵌製程變得較適合。RRAM記憶胞可以包括具有第一端子與第二端子的一存取裝置、接觸第一端子的一第一插塞以及接觸第二端子的一第二插塞。此存取裝置可以是電晶體或二極體。一金屬氧化層接觸第一插塞之上表面且做為RRAM記憶胞中的記憶體元件。一絕緣層係配置於第一插塞與第二插塞上，且具有對應第一插塞與第二插塞的第一開口與第二開口。於第一開口與第二開口中可以配置第一頂電極與第二頂電極，且第一頂電極與第二頂電極分別連接至位元線與源極線。
【0004】
RRAM記憶胞的製造方法中，舉例來說，於開口中形成各自的頂電極之前，係氧化第一插塞與第二插塞之上表面以形成一金屬氧化層。當第二插塞係被設計為電性連接存取裝置之第二端子至源極線，位於第二插塞之上表面的金屬氧化層將被蝕刻。然而，蝕刻位於第二開口中之第二插塞之上表面的金屬氧化層可能造成對於第二插塞的損害，導致第二插塞中較高的電阻。再者，絕緣層中的第二開口之側壁可能受到汙染。舉例來說，若第二插塞包括銅(copper, Cu)且金屬氧化層包括氧化銅(copper oxide, CuOx )，蝕刻第二開口中的金屬氧化層時，銅可能被濺鍍至第二開口之側壁上。
【0005】
此外，蝕刻第二開口中的金屬氧化層時，使用抗光蝕遮罩以保護第一開口中的金屬氧化層。蝕刻之後剝離抗光蝕遮罩，剝離的過程可能損害第一開口中的金屬氧化層。
【0006】
因此，為了提供一種符合成本效益的製造方法，希望提供一種記憶胞及其製造方法，能夠消除藉由蝕刻金屬氧化層造成之連接至源極線之插塞的損害可能性以及藉由對於金屬氧化層之光阻剝離造成的損害可能性，其中金屬氧化層做為可程式電阻元件。
 【0007】
提供記憶體的製造方法。定義對應於第一層間導體(亦稱為插塞)的第一開口，於第一開口中之第一層間導體之上表面上形成金屬氧化層，在定義對應於第二層間導體的第二開口之前沉積第一阻障材料層於第一開口中。因此，此方法消除先前技術中藉由蝕刻第二開口中之金屬氧化層所造成之對於第二層間導體的損害可能性、藉由蝕刻第二開口中之金屬氧化層所造成之對於絕緣層中第二開口之側壁的汙染可能性以及藉由光阻剝離造成之對於第一開口中之金屬氧化層的損害可能性。
【0008】
於實施方案中，於層間導體之陣列上形成絕緣層。蝕刻絕緣層以定義對應陣列中第一層間導體的第一開口，其中蝕刻停止於第一層間導體的第一上表面。於第一開口中之第一層間導體之第一上表面上形成金屬氧化層。於層間導體之陣列的上表面與絕緣層之間可以形成擴散阻障層，擴散阻障層接觸上表面，以防止來自層間導體的擴散並停止位於層間導體之陣列之上表面的第一開口與第二開口之蝕刻。沉積與金屬氧化層以及第一開口之表面共形且接觸的第一阻障材料層，金屬氧化層位於第一層間導體上。藉由後續製造步驟以形成與接著移除位於金屬氧化層上的蝕刻遮罩，第一阻障材料層可以保護金屬氧化層免於電位損害，因而提供金屬氧化層與頂電極之間較佳的介面。第一開口之寬度可以大於第一層間導體之寬度。沉積第一阻障材料層之後蝕刻絕緣層以定義陣列中對應第二層間導體的第二開口，其中蝕刻停止於第二層間導體的第二上表面。沉積與第一開口中之第一阻障材料層共形且接觸的第二阻障材料層。使用導電材料填充第一開口。第一與第二層間導體係分別連接至存取裝置之第一與第二端子。
【0009】
當蝕刻以定義第一開口時，可以使用第一蝕刻遮罩於絕緣層上，其中第一蝕刻遮罩具有對應第二層間導體的遮罩區域以及對應第一開口的間隔區。蝕刻以定義第二開口時，可以使用第二蝕刻遮罩於絕緣層上，其中第二蝕刻遮罩具有對應第一開口的遮罩區域以及對應第二開口的間隔區。
【0010】
沉積與第二開口中之第二層間導體之第二上表面以及第二開口的表面共形且接觸的第二阻障材料層，亦可以使用導電材料填充第二開口，其中金屬氧化層不存在於第二上表面與第二阻障材料層之間。
【0011】
可以形成電性連接至金屬氧化層且可以做為位元線的第一存取線路。可以形成電性連接至第二層間導體且可以做為源極線的第二存取線路。
【0012】
可以形成耦合至層間導體之陣列的存取裝置陣列，存取裝置陣列包括前述的第一存取裝置。前述的第一存取裝置可以包括二極體或電晶體。於前述的第一存取裝置包括電晶體的實施例中，可以形成電性連接至電晶體之閘極端子的第三存取線路。
【0013】
金屬氧化層的特徵可以在於具有可程式的電阻。第一層間導體可以實質上由金屬所組成，而金屬氧化層可以包括金屬的氧化物。第一層間導體可以實質上由過渡金屬所組成，而金屬氧化層可以包括過渡金屬的氧化物。
【0014】
藉由圖式可以理解本技術的其他方面與優點，詳細的敘述與申請專利範圍如下。
 【0074】
100‧‧‧記憶胞
111‧‧‧第一端子
112‧‧‧第二端子
120‧‧‧介電層
131、941M、1141M、1341M‧‧‧第一層間導體
131T‧‧‧第一上表面
132、941A、941B、1141A、1141B、1341A‧‧‧第二層間導體
132T‧‧‧第二上表面
140‧‧‧擴散阻障層
150‧‧‧絕緣層
161‧‧‧第一開口
162‧‧‧第二開口
170‧‧‧金屬氧化層
180‧‧‧第一阻障層
181‧‧‧第一阻障材料層
182‧‧‧第二阻障材料層
185‧‧‧導電材料
310‧‧‧第一蝕刻遮罩
610‧‧‧第二蝕刻遮罩
900、1100、1300、1500‧‧‧RRAM陣列
901、902、903、904、1101、1102、1103、1301、1302、1303、1304、1305、1306、1307、1308、1544‧‧‧記憶胞
901A、1101A‧‧‧第一電晶體
901B、1101B‧‧‧第二電晶體
901M、1101M、1301M、1541M、1542M、1543M、1544M‧‧‧記憶元件
911、912、913、1111、1112、1113、1311、1312、1313、1314‧‧‧第一存取線路
921、922、923、1121、1122、1123、1321、1322、1323、1324‧‧‧第二存取線路
931、932、933、934、935、936、1131、1132、1133、1134、1135、1136、1331、1332、1333、1334‧‧‧第三存取線路
1301A‧‧‧電晶體
1511、1512、1513、1514‧‧‧位元線
1531、1532、1533、1534‧‧‧字元線
1544D‧‧‧二極體
1510‧‧‧位元線解碼器
1530‧‧‧字元線解碼器
1551、1552、1553、1554‧‧‧接點
1701、1702、1703、1704、1705、1706、1707‧‧‧步驟
W1、W2‧‧‧寬度
【0015】

第1圖繪示依照一實施例之記憶胞的剖面圖。
第2-8圖繪示製造如第1圖所示之記憶胞的範例步驟。
第9圖繪示依照一實施例之電阻式隨機存取記憶體(Resistive Random Access Memory, RRAM)陣列的電路圖。
第10圖繪示依照第9圖所示之實施例之記憶胞的簡化設計圖。
第11圖繪示依照第二實施例之RRAM陣列的電路圖。
第12圖繪示依照第11圖所示之第二實施例之記憶胞的簡化設計圖。
第13圖繪示依照第三實施例之RRAM陣列的電路圖。
第14圖繪示依照第13圖所示之第三實施例之記憶胞的簡化設計圖。
第15圖繪示依照使用二極體做為存取裝置之實施例之RRAM陣列的電路圖。
第16圖繪示依照第15圖所示使用二極體做為存取裝置之實施例之記憶胞的簡化設計圖。
第17圖繪示用於製造記憶體裝置之方法實施例的簡化流程圖。
 【0016】
配合圖式提供本技術之實施例的詳細描述。應該理解的是，無意將本揭露限制到具體揭露的實施例和方法，可以使用其它特徵，元件，方法和實施例來實踐本揭露。描述較佳的實施例以說明本揭露，而不是限制其範圍，此範圍由申請專利範圍定義。本發明所屬技術領域具有通常知識者將理解到下列敘述的各種等效的變化。在各個實施例中類似的元素通常具有類似的元件符號。
【0017】
第1圖繪示依照一實施例之記憶胞(例如100)的剖面圖。於層間導體(例如131、132)之陣列上配置圖案化絕緣層(例如150)。圖案化絕緣層(例如150)包括對應陣列中之第一層間導體(例如131)之第一開口(例如161)以及對應陣列中之第二層間導體(例如132)之第二開口(例如162)。第一開口與第二開口延伸通過圖案化絕緣層，且停止於第一層間導體(例如131)之第一上表面(例如131T)與第二層間導體(例如132)之第二上表面(例如132T)。
【0018】
第一層間導體(例如131)與第二層間導體(例如132)包括導電元件。舉例來說，層間導體可選自由鈦(Ti)、鎢(W)、鉬(Mo)、鋁(Al)、鉿(Hf)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)和釕(Ru)所組成之群組中的一或多種元素及其組合物，於某些實施例中可包括多於一層。於一實施方案中，第一與第二層間導體實質上可以由金屬所組成，且金屬氧化層可以包括金屬的氧化物。於另一實施方案中，第一與第二層間導體實質上可以由過渡金屬所組成，且金屬氧化層可以包括過渡金屬的氧化物。
【0019】
金屬氧化層(例如170)係配置於第一層間導體(例如131)之第一上表面(例如131T)上，而金屬氧化層並未存在於第二層間導體(例如132)之第二上表面(例如132T)上。金屬氧化層的特徵可以在於具有可程式的電阻，使得金屬氧化層可程式至至少兩種電阻狀態。舉例來說，金屬氧化層可包括一或多種鎢-氧化合物(WOX )，如WO3 、W2 O5 、WO2 中的一或多種。金屬氧化層可以具有包括WO3
、W2 O5 和WO2 的梯度圖，這樣金屬氧化層中的氧比例自第一開口(例如161)向第一層間導體(例如131)降低。
【0020】
實施例中繪示，藉由氧化第一層間導體131之上表面形成之金屬氧化層170可以係單一層，因此金屬氧化層170係自對準於第一層間導體131。因為形成金屬氧化層之過程中的體積膨脹，金屬氧化層可以自第一層間導體之第一上表面突出至第一開口。於替代的實施例中，金屬氧化層170可包括其他金屬氧化物，舉例來說選自氧化鎳、氧化鋁、氧化鎂、氧化鈷、氧化鈦、氧化鈦-鎳、氧化鋯、和氧化銅群組中的金屬氧化物。
【0021】
於層間導體之陣列的上表面與圖案化絕緣層之間可以配置擴散阻障層(例如140)。擴散阻障層(例如140)可以防止來自層間導體的擴散。舉例來說，層間導體可以包括高擴散性的材料如銅(copper, Cu)，這可能導致可靠度問題。擴散阻障層(例如140)可以包括氮化矽(silicon nitride, SiN)。於層間導體之陣列的上表面，擴散阻障層(例如140)亦可以停止第一開口與第二開口之蝕刻。較厚的擴散阻障層可增加RRAM記憶胞的電容，而較薄的擴散阻障層可能不足以防止來自層間導體的擴散或可能無法停止層間導體之上表面的第一與第二開口之蝕刻。於一實施例中，在10奈米(nanometer, nm)至100 nm之範圍內，擴散阻障層(例如140)可以具有約30 nm的厚度，以防止來自層間導體的擴散，同時並未造成過大的電容。
【0022】
於第一層間導體上與第一開口之表面上，配置與金屬氧化層(例如170)共形且接觸的第一阻障層(例如180)，其中第一開口之表面包括第一開口的側面與底面。第一阻障層(例如180)可以包括第一阻障材料層(例如181)以及共形且接觸第一阻障材料層的第二阻障材料層(例如182)。於一實施例中，在1 nm至50 nm之範圍內，第一阻障層的第一阻障材料層(例如181)以及第二阻障材料層(例如182)可以具有約10 nm的厚度。
【0023】
第二阻障層可以包括第二阻障材料層(例如182)，於第二開口中配置第二阻障層與第二層間導體(例如132)的第二上表面(例如132T)共形且接觸，且配置第二阻障層與第二開口之側面及底面共形且接觸。第二阻障層的厚度小於第一阻障層180的厚度。於一實施例中，包括第二阻障材料層(例如182)之第二阻障層在1 nm至50 nm之範圍內，可以具有約10 nm的厚度。
【0024】
使用導電材料(例如185)填充第一開口，於第一開口中導電材料(例如185)接觸第一阻障層(例如180)。使用導電材料(例如185)填充第二開口，於第二開口中導電材料(例如185)接觸第二阻障層。第一阻障材料層(例如181)與第二阻障材料層(例如182)可以包括不同材料的一或多層，不同材料包括選自由鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁銅合金(AlCu)、氮化鉭(TaN)、銅(Cu)、鉿(Hf)、鉭(Ta)、金(Au)、鉑(Pt)、銀(Ag)以及其他與CMOS相容且不會造成金屬氧化層之變動電阻性質的金屬所組成的群組中的一或多種元素。
【0025】
第一層間導體(例如131)與第二層間導體(例如132)係分別連接至存取裝置之第一端子(例如111)與第二端子(例如112)。存取裝置之第一端子與第二端子係配置於介電層之相對於第一開口與第二開口的一側。
【0026】
層間導體之陣列延伸通過介電層(例如120)。介電層(例如120)可以包括氧化物材料如電漿輔助(plasma enhanced, PE)氧化物、電漿輔助四乙氧基矽烷(plasma enhanced tetraethyl orthosilicate, PETEOS)氧化物、低壓四乙氧基矽烷(low pressure tetraethyl orthosilicate, LPTEOS)氧化物、高密度電漿(high density plasma, HDP)氧化物、硼磷矽玻璃薄膜(borophosphosilicate glass film, BPSG)、磷矽酸鹽玻璃薄膜(phosphosilicate glass film, PSG)、氟矽酸鹽玻璃薄膜(fluorosilicate glass film, FSG)、低介電常數(low k)材料等等。
【0027】
舉例來說，透過填充於第一開口中的導電材料可以電性連接第一存取線路(未繪示)至金屬氧化層，且第一存取線路可以做為記憶胞的位元線。舉例來說，透過填充於第二開口中的導電材料可以電性連接第二存取線路(未繪示)至第二層間導體，且第二存取線路可以做為記憶胞的源極線。第一存取線路與第二存取線路可以包括一或多種元素，此些元素包括鈦(Ti)、鎢(W)、鋁(Al)、銅(Cu)、鉑(Pt)、氮化鉭(TaN)、鉿(Hf)、鉭(Ta)以及鎳(Ni)。第一存取線路可以包括與第二存取線路相同或不同的材料。填充於第一開口(例如161)與第二開口(例如162)中的導電材料可以形成於金屬層1(ML1)，而第一與第二存取線路可以形成於金屬層2、3、4或n(ML2、ML3、ML4或…MLn)。再者，第一與第二存取線路可以形成於不同的金屬層。舉例來說，第一存取線路可以形成於金屬層3(ML3)，而第二存取線路可以形成於金屬層4(ML4)。
【0028】
存取裝置可以包括二極體或電晶體。於存取裝置包括電晶體的一實施例中，第三存取線路(未繪示)可以電性連接至電晶體之閘極端子，且第三存取線路可以做為記憶胞之字元線。
【0029】
在操作過程中，通過金屬氧化層170與第一阻障層180，施加於第一存取線路與第一層間導體131之間的電壓將造成電流流動於第一存取線路與第一層間導體131之間。此電流可以促使金屬氧化層170之電阻中的可程式變化，此電阻表示儲存於記憶胞100中的資料值。於一些實施例中，記憶胞100之金屬氧化層170可以儲存兩個或更多位元的資料。
【0030】
第2-8圖繪示製造如第1圖所示之記憶胞的範例步驟。第2圖以剖面圖繪示形成延伸通過介電層之層間導體的陣列以及形成絕緣層(例如150)於層間導體之陣列上的結果，其中層間導體包括第一層間導體(例如131)與第二層間導體(例如132)。於實施例中，擴散阻障層(例如140)可以形成於絕緣層與介電層之間，且接觸層間導體之陣列的上表面(例如131T、132T)以停止位於層間導體之陣列上表面的第一開口與第二開口之蝕刻並保護層間導體之上表面免於氧化。介電層可以包括二氧化矽。絕緣層將被圖案化來形成記憶胞之頂電極。第一與第二層間導體係連接至存取裝置之第一端子與第二端子(例如第1圖中的111與112)，其中第一端子與第二端子位於介電層之相對於絕緣層的一側。
【0031】
第3圖繪示蝕刻絕緣層以定義陣列中對應第一層間導體(例如131)的第一開口(例如161)，其中蝕刻停止於第一層間導體之第一上表面(例如131T)。於形成擴散阻障層的實施例中，用以定義第一開口的蝕刻亦蝕刻通過擴散阻障層且停止於第一開口中之第一層間導體之上表面。於此製造步驟，對應層間導體之陣列中的第二層間導體的開口並不存在於絕緣層中。舉例來說，蝕刻以定義第一開口時，可以使用第一蝕刻遮罩(例如310)如抗光蝕遮罩於絕緣層上，其中第一蝕刻遮罩具有對應第二層間導體的遮罩區域以及對應第一開口(例如161)的間隔區。
【0032】
第4圖繪示於第一開口中之第一層間導體之第一上表面(例如131T)上形成金屬氧化層。可使用各種的沉積與氧化技術形成金屬氧化層，如快速熱氧化(Rapid Thermal Oxidation, RTO)、光氧化(photo-oxidation)、直接電漿氧化、吹式電漿(down-stream oxidation)氧化、濺鍍以及反應性濺鍍。舉例來說，使用RTO以氧化鎢(tungsten, W)或銅(copper, Cu)，於氧氣或氧氣/氮氣的環境中溫度可以從200℃至1100℃，處理時間可以從5秒至500秒，典型地為30秒至60秒。於第一層間導體包括鎢(tungsten, W)的實施例中，電漿氧化可以造成具有梯度的WX OY ，其具有隨著與暴露以氧化之表面距離變動的鎢-氧化合物濃度分佈。舉例來說，金屬氧化物(例如170)可以具有包括WO3 、W2 O5 、WO2 的梯度圖，這樣金屬氧化物層中的氧比例自第一開口(例如161)向第一層間導體(例如131)降低。因為形成金屬氧化層之過程中的體積膨脹，金屬氧化層可以自第一層間導體之第一上表面突出至第一開口。
【0033】
使用RTO氧化技術的實施方案中，金屬氧化層在1 nm至300 nm之範圍內可以具有約50 nm的厚度。使用電漿氧化技術的另一實施方案中，金屬氧化層在1 nm至50 nm之範圍內可以具有約5 nm的厚度。
【0034】
第5圖繪示沉積第一阻障材料層(例如181)於第一開口(例如161)中的結果，第一阻障材料層與金屬氧化層共形並接觸，且第一阻障材料層與第一開口的側面以及底面共形並接觸，其中金屬氧化層位於第一層間導體之第一上表面上。於一實施例中，第一阻障材料層(例如181)在1 nm至50 nm之範圍內，可以具有約10 nm的厚度。第一阻障材料層(例如181)可以包括不同材料的一或多層，不同材料包括選自由鈦、氮化鈦、鎢、鋁銅合金、氮化鉭、銅、鉿、鉭、金、鉑、銀以及其他與CMOS相容且不會造成金屬氧化層之變動電阻性質的金屬所組成的群組中的一或多種元素。藉由後續製造步驟以形成與接著移除位於金屬氧化層上的蝕刻遮罩，第一阻障材料層可以保護金屬氧化層免於電位損害，因而提供金屬氧化層與頂電極之間較佳的介面。
【0035】
第一開口的最小寬度基於製造技術。第一開口(例如161)的寬度(例如W1)可以大於第一層間導體(例如131)的寬度(例如W2)。舉例來說，若第一層間導體包括鎢(tungsten, W)且具有約100 nm的寬度，則第一開口可以具有大於120 nm的寬度。
【0036】
第6圖繪示蝕刻絕緣層(例如150)以定義對應層間導體之陣列中的第二層間導體(例如132)的第二開口(例如162)，其中蝕刻停止於第二層間導體之第二上表面(例如132T)。沉積如第5圖所示之第一阻障材料層之後進行用以定義第二開口的此蝕刻步驟，且蝕刻通過第一阻障材料層(例如181)。形成擴散阻障層的實施例中，用以定義第二開口的蝕刻亦蝕刻通過擴散阻障層，且停止於第二開口中之第二層間導體之上表面。於一實施方案中，第二開口(例如162)的寬度可以匹配第一開口(例如161)的寬度。
【0037】
於第二層間導體之第二上表面上形成金屬氧化層的先前方法中，需藉由製程如濺鍍移除金屬氧化層，因而可能造成絕緣層中第二開口之側壁的汙染。舉例來說，若第二層間導體包括銅(copper, Cu)且金屬氧化層包括氧化銅(CuOx )，移除金屬氧化層時，銅可能被濺鍍至第二開口之側壁上。
【0038】
於本技術之實施例中，因為金屬氧化層並不存在於第二層間導體(例如132)之第二上表面(例如132T)上且蝕刻停止於第二層間導體(例如132)之第二上表面(例如132T)，伴隨著先前方法可能發生之絕緣層中第二開口之側壁的汙染可以被降到最低。
【0039】
用以定義第二開口之製造步驟中，可以使用第二蝕刻遮罩(例如610)如抗光蝕遮罩於絕緣層(例如150)與第一阻障材料層(例如181)上，其中第二蝕刻遮罩具有對應第一開口(例如161)的遮罩區域以及對應第二開口(例如162)的間隔區。因此，於此製造步驟中，藉由第一阻障材料層與第二蝕刻遮罩中的遮罩區域保護第一開口中的金屬氧化層(例如170)。
【0040】
第7圖繪示使用第二蝕刻遮罩定義第二開口(例如162)之後，剝離如第6圖所示之第二蝕刻遮罩(例如610)的結果。剝離過程中，藉由第一阻障材料層(例如181)保護第一開口中的金屬氧化層(例如170)。
【0041】
沉積第二阻障材料層的預備過程中，通過使用自氣體物質產生之有能量的電漿，可以使用電漿清潔以自第二層間導體之第二上表面(例如132T)移除雜質、汙染物以及天然的氧化物。舉例來說，氣體物質可以包括氬氣，且電漿清潔可以蝕刻自約1 nm至20 nm的深度。電漿清潔過程中，藉由第一阻障材料層(例如181)保護第一開口中的金屬氧化層(例如170)。
【0042】
第8圖繪示於第一開口與第二開口中沉積第二阻障材料層(例如182)的結果。第一開口中之第二阻障材料層與第一阻障材料層(例如181)共形且接觸，第二開口中之第二阻障材料層與第二層間導體之第二上表面(例如132T) 共形且接觸，且第二阻障材料層與第二開口的側面以及底面共形且接觸。於一實施例中，第二阻障材料層(例如182)在1 nm至50 nm之範圍內，可以具有約10 nm的厚度。第一阻障材料層(例如181)與第二阻障材料層(例如182)可以包括不同材料的一或多層，不同材料包括選自由鈦、氮化鈦、鎢、鋁銅合金、氮化鉭、銅、鉿、鉭、金、鉑、銀以及其他與CMOS相容且不會造成金屬氧化層之變動電阻性質的金屬所組成的群組中的一或多種元素。
【0043】
接著可以填充導電材料(例如185)於第一開口以及第二開口中。舉例來說，透過填充於第一開口中的導電材料可以形成電性連接至金屬氧化層的第一存取線路(未繪示)，且第一存取線路可以做為記憶胞的位元線。舉例來說，透過填充於第二開口中的導電材料可以形成電性連接至第二層間導體的第二存取線路(未繪示)，且第二存取線路可以做為記憶胞的源極線。填充於第一開口(例如161)與第二開口(例如162)中的導電材料可以形成於金屬層1(ML1)，而第一與第二存取線路可以形成於金屬層2、3、4或n(ML2、ML3、ML4或…MLn)。再者，第一與第二存取線路可以形成於不同的金屬層。舉例來說，第一存取線路可以形成於金屬層3(ML3)，而第二存取線路可以形成於金屬層4(ML4)。
【0044】
第9圖繪示依照一實施例之電阻式隨機存取記憶體(Resistive Random Access Memory, RRAM)陣列的電路圖。RRAM 陣列900包括記憶胞(例如901、902、903)的列與欄，其中各記憶胞包括第一電晶體(例如901A)、第二電晶體(例如901B)以及連接至位元線的記憶元件(例如901M)。第一與第二電晶體可以係N型金氧半導體(N-type metal oxide semiconductor, NMOS)電晶體。記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞可以包括如第1圖所示金屬氧化層170上的第一阻障材料層181與第二阻障材料層182。記憶胞中之第一與第二電晶體的第一端子係連接至記憶胞中記憶元件的一端。繪示的三個記憶胞901、902與903表示記憶體陣列的一個小區塊，記憶體陣列可以包括數千或數百萬的記憶胞。
【0045】
多個第一存取線路(例如911、912與913)沿著第一方向延伸且與位元線解碼器(未繪示)以及記憶胞之記憶元件電性通訊。通過配置於記憶元件(例如901M)下的第一層間導體(例如941M)，記憶胞中之記憶元件的一端係連接至多個第一存取線路中的一第一存取線路，而另一端連接至記憶胞中之第一與第二電晶體的第一端子。第一層間導體(例如131)的剖面圖係繪示於第8圖中。多個第一存取線路可以做為位元線。
【0046】
多個第二存取線路(例如921、922與923)沿著第一方向延伸，且終止於源極線終端電路(未繪示)。通過第二層間導體(例如941A與941B)，第二存取線路(例如921)與記憶胞中之第一與第二電晶體(例如901A與901B)的第二端子電性通訊。第二層間導體(例如132)的剖面圖係繪示於第8圖中。多個第二存取線路可以做為源極線。
【0047】
多個第三存取線路(例如931至936)沿著正交於第一方向的第二方向延伸。第三存取線路與字元線解碼器(未繪示)電性通訊，且可以做為字元線。記憶胞中之第一與第二電晶體(例如901A與901B)的閘極端子係各自連接至第三存取線路。位元線解碼器與字元線解碼器可以包括互補式金氧半導體(Complementary Metal Oxide Semiconductor, CMOS)電路。
【0048】
第10圖繪示依照第9圖所示實施例之記憶胞的簡化設計圖。以與第9圖中相似的元件符號表示第10圖中相似的元件。記憶胞的佈局可以在垂直與水平方向重複。為了簡化，並未繪示絕緣材料，舉例來說，位於第一、第二與第三存取線路之間的絕緣材料。
【0049】
此設計圖繪示第一存取線路911與912做為位元線(Bit Lines, BL)、第二存取線路921與922做為源極線(Source Lines, SL)，第三存取線路931、932與933做為字元線(Word Lines, WL)。於一實施方案中，於金屬層1中可以配置第一存取線路與第二存取線路。第一、第二與第三存取線路係連接至記憶胞(例如901與904)，如第9圖所描述。記憶胞包括記憶元件(例如901M)，記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞可以包括如第1圖所示金屬氧化層上的第一阻障材料層181與第二阻障材料層182。
【0050】
第11圖繪示依照第二實施例之電阻式隨機存取記憶體(Resistive Random Access Memory, RRAM)陣列的電路圖。RRAM 陣列1100包括記憶胞(例如1101、1102與1103)的列與欄，其中各記憶胞包括第一電晶體(例如1101A)、第二電晶體(例如1101B)以及記憶元件(例如1101M)。第一與第二電晶體可以係N型金氧半導體(N-type metal oxide semiconductor, NMOS)電晶體。記憶胞可以包括如第1圖所示記憶元件上的第一阻障材料層181與第二阻障材料層182。記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞中之第一與第二電晶體的第一端子係連接至記憶胞中記憶元件的一端，而記憶胞中第一與第二電晶體的第二端子係連接至源極線(例如1121)。繪示的三個記憶胞1101、1102與1103表示記憶體陣列的一個小區塊，記憶體陣列可以包括數千或數百萬的記憶胞。
【0051】
多個第一存取線路(例如1111、1112與1113)沿著第一方向延伸，且與位元線解碼器(未繪示)電性通訊。多個第一存取線路可以做為位元線。多個第二存取線路(例如1121、1122與1123)沿著正交於第一方向的第二方向延伸，且終止於源極線終端電路(未繪示)。多個第二存取線路可以做為源極線。
【0052】
記憶胞包括配置於記憶元件(例如1101M)下的第一層間導體(例如1141M)，第一層間導體(例如1141M)連接記憶元件(例如1101M)至第一與第二電晶體(例如1101A與1101B)的第一端子，而第二層間導體(例如1141A與1141B)連接第一與第二電晶體之第二端子至源極線(例如1121)。第一層間導體(例如131)與第二層間導體(例如132)的剖面圖係繪示於第8圖中。
【0053】
多個第三存取線路(例如1131至1136)沿著第一方向延伸。第三存取線路與字元線解碼器(未繪示)電性通訊，且可以做為字元線。記憶胞中之第一與第二電晶體(例如1101A與1101B)的閘極端子係各自連接至第三存取線路。位元線解碼器與字元線解碼器可以包括互補式金氧半導體(Complementary Metal Oxide Semiconductor, CMOS)電路。
【0054】
第12圖繪示依照第11圖所示第二實施例之記憶胞的簡化設計圖。以與第11圖中相似的元件符號表示第12圖中相似的元件。記憶胞的佈局可以在垂直與水平方向重複。為了簡化，並未繪示絕緣材料，舉例來說，位於第一、第二與第三存取線路之間的絕緣材料。
【0055】
此設計圖繪示第一存取線路(例如1111)做為位元線(Bit Lines, BL)、第二存取線路(例如1121、1122與1123)做為源極線(Source Lines, SL)，第三存取線路(例如1131、1132與1133)做為字元線(Word Lines, WL)。於一實施方案中，於金屬層1中可以配置第二存取線路，而可以配置第一存取線路於金屬層1上的金屬層2。第一、第二與第三存取線路係連接至記憶胞(例如1101、1102與1103)，如第11圖所描述。記憶胞包括記憶元件(例如1101M)，記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞可以包括如第1圖所示金屬氧化層上的第一阻障材料層181與第二阻障材料層182。
【0056】
第13圖繪示依照第三實施例之電阻式隨機存取記憶體(Resistive Random Access Memory, RRAM)陣列的電路圖。RRAM 陣列1300包括記憶胞(例如1301、1302、1303、1304、1305、1306、1307與1308)的列與欄，其中各記憶胞包括一電晶體(例如1301A)以及記憶元件(例如1301M)。電晶體可以係N型金氧半導體(N-type metal oxide semiconductor, NMOS)電晶體。記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞可以包括如第1圖所示金屬氧化層170上的第一阻障材料層181與第二阻障材料層182。記憶胞中之電晶體的第一端子係連接至記憶胞中記憶元件的一端。繪示的記憶胞表示記憶體陣列的一個小區塊，記憶體陣列可以包括數千或數百萬的記憶胞。
【0057】
多個第一存取線路(例如1311、1312、1313與1314)沿著第一方向延伸且與位元線解碼器(未繪示)電性通訊，多個第一存取線路係連接至記憶元件的第二端，第二端相對於連接至記憶胞中電晶體之第一端子的末端。多個第一存取線路可以做為位元線。記憶胞可以包括配置於記憶元件(例如1301M)下的第一層間導體(例如1341M)，第一層間導體(例如1341M)連接記憶元件至電晶體(例如1301A)的第一端子。第一層間導體(例如131)的剖面圖係繪示於第8圖中。
【0058】
多個第二存取線路(例如1321、1322、1323與1324)沿著正交於第一方向的第二方向延伸，且終止於源極線終端電路(未繪示)。多個第二存取線路可以做為源極線。記憶胞可以包括連接電晶體之第二端子至源極線(例如1321)的第二層間導體(例如1341A)。第二層間導體(例如132)的剖面圖係繪示於第8圖中。
【0059】
多個第三存取線路(例如1331至1334)沿著第一方向延伸。第三存取線路與字元線解碼器(未繪示)電性通訊，且可以做為字元線。記憶胞中之電晶體(例如1301A)的閘極端子係各自連接至第三存取線路。位元線解碼器與字元線解碼器可以包括互補式金氧半導體(Complementary Metal Oxide Semiconductor, CMOS)電路。
【0060】
第14圖繪示依照第13圖所示第三實施例之記憶胞的簡化設計圖。以與第13圖中相似的元件符號表示第14圖中相似的元件。記憶胞的佈局可以在垂直與水平方向重複。為了簡化，並未繪示絕緣材料，舉例來說，位於第一、第二與第三存取線路之間的絕緣材料。
【0061】
此設計圖繪示第一存取線路1311與1312做為位元線(Bit Lines, BL)、第二存取線路1321、1322與1323做為源極線(Source Lines, SL)，第三存取線路1331與1132做為字元線(Word Lines, WL)。於一實施方案中，於金屬層1中可以配置第二存取線路，而可以配置第一存取線路於金屬層1上的金屬層2中。第一、第二與第三存取線路係連接至記憶胞(例如1301至1303與1305至1306)，如第13圖所描述。記憶胞包括記憶元件(例如1301M)，記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞可以包括如第1圖所示金屬氧化層上的第一阻障材料層181與第二阻障材料層182。
【0062】
第15圖顯示根據使用二極體做為存取裝置之實施例的RRAM陣列的電路圖。記憶體陣列1500包括記憶胞的矩陣、多條字元線(例如1531、1532、1533與1534)以及多條位元線(例如1511、1512、1513與1514)。範例記憶體陣列1500中的各記憶胞(例如1544)在對應的字元線(例如1534)與對應的位元線(例如1511)之間依序包括存取二極體(例如1544D)與記憶元件(例如1544M)。各記憶元件係電性耦合至對應的存取二極體。
【0063】
記憶體陣列1500中的記憶胞可以包括如第1圖所示記憶元件上的第一阻障材料層181與第二阻障材料層182。記憶胞中的記憶元件包括如第8圖所示之記憶胞中的金屬氧化層170。
【0064】
包括位元線1511、1512、1513與1514的多條位元線沿著第一方向平行延伸。位元線與位元線解碼器1510電性通訊。記憶元件可以連接於二極體之陽極或陰極與位元線之間。舉例來說，記憶元件1544M係連接於二極體1544D之陰極與位元線1511之間。包括字元線1531、1532、1533與1534的多條字元線沿著第二方向平行延伸。字元線1531、1532、1533與1534與字元線解碼器1530電性通訊。二極體之陽極或陰極可連接至字元線。舉例來說，二極體1544D之陽極係連接至字元線1534。位元線解碼器與字元線解碼器可以包括互補式金氧半導體(Complementary Metal Oxide Semiconductor, CMOS)電路。應注意第15圖中的16個記憶胞係為了討論的方便而如此繪示，然而實際上記憶體陣列可包括數千或數百萬個這類的記憶胞。
【0065】
第16圖繪示依照第15圖所示使用二極體做為存取裝置之實施例之記憶胞的簡化設計圖。以與第15圖中相似的元件符號表示第16圖中相似的元件。記憶胞的佈局可以在垂直與水平方向重複。為了簡化，並未繪示絕緣材料，舉例來說，位於第一、第二與第三存取線路之間的絕緣材料。
【0066】
此設計圖繪示第一存取線路1511、1512、1513與1514做為位元線(Bit Lines, BL)、第二存取線路1531、1532、1533與1534做為字元線(Word Lines, WL)。記憶胞中第二存取線路可以包括用於二極體(例如1544D)的主動區域，且為了字元線拾波(pickup)，第二存取電路可以連接至接點(例如1551、1552、1553與1554)。於一實施方案中，於金屬層1中可以配置位元線，位於字元線上的位元線可以包括多晶矽。第一與第二存取線路係連接至記憶胞(例如1544)，如第15圖所描述。記憶胞包括記憶元件(例如1541M、1542M、1543M與1544M)，記憶元件可以包括如第8圖所示之金屬氧化層170。記憶胞可以包括如第1圖所示記憶元件上的第一阻障材料層181與第二阻障材料層182。
【0067】
第17圖繪示用於製造記憶體裝置之方法實施例的簡化流程圖。於步驟1701，於層間導體之陣列上形成絕緣層。於層間導體之陣列的上表面上與絕緣層之間可以形成擴散阻障層，擴散阻障層接觸上表面。於步驟1702，蝕刻絕緣層以定義對應陣列中第一層間導體的第一開口，其中蝕刻停止於第一層間導體的第一上表面。當蝕刻以定義第一開口時，可以使用第一蝕刻遮罩(例如310)於絕緣層上，其中第一蝕刻遮罩具有對應第二層間導體的遮罩區域以及對應第一開口(例如161)的間隔區。
【0068】
於步驟1703，於第一開口中之第一層間導體之第一上表面上形成金屬氧化層。金屬氧化層的特徵可以在於具有可程式的電阻。於步驟1704，沉積與金屬氧化層以及第一開口之表面共形且接觸的第一阻障材料層，金屬氧化層位於第一層間導體上。藉由後續製造步驟以形成與接著移除位於金屬氧化層上的蝕刻遮罩，第一阻障材料層可以保護金屬氧化層免於電位損害，因而提供金屬氧化層與頂電極之間較佳的介面。
【0069】
於步驟1705，沉積第一阻障材料層之後蝕刻絕緣層以定義陣列中對應第二層間導體的第二開口，其中蝕刻停止於第二層間導體的第二上表面。當蝕刻以定義第二開口時，可以使用第二蝕刻遮罩於絕緣層上，其中第二蝕刻遮罩具有對應第一開口的遮罩區域以及對應第二開口的間隔區。於步驟1706，沉積與第一開口中之第一阻障材料層共形且接觸的第二阻障材料層。舉例來說，相同步驟中亦可以沉積與第二開口中之第二層間導體之第二上表面以及第二開口的表面共形且接觸的第二阻障材料層。
【0070】
於步驟1707，使用導電材料填充第一開口。舉例來說，相同步驟中亦可以使用導電材料填充第二開口，其中金屬氧化層不存在於第二上表面與第二阻障材料層之間。第一開口之寬度可以大於第一層間導體之寬度。
【0071】
第一與第二層間導體可以分別連接至存取裝置之第一與第二端子。存取裝置可以包括二極體或電晶體。可以形成耦合至層間導體之陣列的存取裝置陣列，層間導體包括第一與第二層間導體。
【0072】
將理解記憶體陣列並非受限於第12圖中繪示的陣列結構，亦可以伴隨著包括上述之頂電極層的記憶胞使用額外的陣列結構。此外，於一些實施例中，除了MOS電晶體之外，可使用雙極性電晶體或二極體做為存取裝置。
【0073】
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶胞
111‧‧‧第一端子
112‧‧‧第二端子
120‧‧‧介電層
131‧‧‧第一層間導體
131T‧‧‧第一上表面
132‧‧‧第二層間導體
132T‧‧‧第二上表面
140‧‧‧擴散阻障層
150‧‧‧絕緣層
161‧‧‧第一開口
162‧‧‧第二開口
170‧‧‧金屬氧化層
180‧‧‧第一阻障層
181‧‧‧第一阻障材料層
182‧‧‧第二阻障材料層
185‧‧‧導電材料

Claims (22)

  1. 【第1項】
    一種製造記憶體的方法，包括：
    形成一絕緣層於複數個層間導體之一陣列上；
    蝕刻該絕緣層以定義一第一開口，該第一開口對應該陣列中的一第一層間導體，蝕刻停止於該第一層間導體之一第一上表面；
    形成一金屬氧化層於該第一開口中之該第一層間導體的該第一上表面上；
    沉積一第一阻障材料層，該第一阻障材料層與該第一層間導體上之該金屬氧化層共形且接觸，且該第一阻障材料層與該第一開口之複數個表面共形且接觸，其中該第一開口的寬度大於該第一層間導體的寬度；
    在前述沉積該第一阻障材料層之後蝕刻該絕緣層以定義一第二開口，該第二開口對應該陣列中的一第二層間導體，蝕刻停止於該第二層間導體之一第二上表面；
    沉積一第二阻障材料層，該第二阻障材料層與該第一開口中之該第一阻障材料層共形且接觸；以及
    使用一導電材料填充該第一開口；
    其中該第一層間導體與該第二層間導體係分別連接至一存取裝置之一第一端子與一第二端子。
  2. 【第2項】
    如申請專利範圍第1項所述之方法，更包括：
    形成一擴散阻障層於該些層間導體之該陣列之複數個上表面與該絕緣層之間，該擴散阻障層接觸該些上表面。
  3. 【第3項】
    如申請專利範圍第1項所述之方法，前述蝕刻以定義該第一開口之步驟，包括：
    使用一第一蝕刻遮罩於該絕緣層上，該第一蝕刻遮罩具有對應該第二開口之一遮罩區域以及對應該第一開口之一間隔區。
  4. 【第4項】
    如申請專利範圍第1項所述之方法，前述蝕刻以定義該第二開口之步驟，包括：
    使用一第二蝕刻遮罩於該絕緣層上，該第二蝕刻遮罩具有對應該第一開口之一遮罩區域以及對應該第二開口之一間隔區。
  5. 【第5項】
    如申請專利範圍第1項所述之方法，前述沉積該第二阻障材料層之步驟，包括：
    沉積該第二阻障材料層，該第二阻障材料層與該第二開口中之該第二層間導體之該第二上表面共形並接觸，且該第二阻障材料層與該第二開口之複數個表面共形並接觸；以及
    使用該導電材料填充該第二開口。
  6. 【第6項】
    如申請專利範圍第1項所述之方法，包括：
    形成一第一存取線路，該第一存取線路電性連接至該金屬氧化層；以及
    形成一第二存取線路，該第二存取線路電性連接至該第二層間導體。
  7. 【第7項】
    如申請專利範圍第1項所述之方法，包括：
    形成複數個存取裝置之一陣列，該陣列耦合至該些層間導體之該陣列，且該些存取裝置之該陣列包括第一次提到的該存取裝置。
  8. 【第8項】
    如申請專利範圍第1項所述之方法，其中第一次提到的該存取裝置包括一二極體。
  9. 【第9項】
    如申請專利範圍第1項所述之方法，其中第一次提到的該存取裝置包括一電晶體，包括：
    形成一第三存取線路，該第三存取線路電性連接至該電晶體之一閘極端子。
  10. 【第10項】
    如申請專利範圍第1項所述之方法，其中該金屬氧化層的特徵為具有可程式的一電阻。
  11. 【第11項】
    如申請專利範圍第1項所述之方法，其中該第一層間導體實質上由一金屬所組成，且該金屬氧化層包括該金屬之一氧化物。
  12. 【第12項】
    如申請專利範圍第1項所述之方法，其中該第一層間導體實質上由一過渡金屬所組成，且該金屬氧化層包括該過渡金屬之一氧化物。
  13. 【第13項】
    一種記憶體，包括：
    一圖案化絕緣層，位於複數個層間導體之一陣列上，該圖案化絕緣層包括一第一開口與一第二開口，該第一開口對應該陣列中的一第一層間導體，該第二開口對應該陣列中的一第二層間導體；
    一金屬氧化層，位於該第一層間導體之一第一上表面上；
    一第一阻障層，與該第一層間導體上之該金屬氧化層共形並接觸，且該第一阻障層與該第一開口之複數個表面共形且接觸，其中該第一開口的寬度大於該第一層間導體的寬度；
    一第二阻障層，位於該第二開口上，其中該第二阻障層的厚度小於該第一阻障層的厚度；以及
    一導電材料，填充於該第一開口中；
    其中該第一層間導體與該第二層間導體係分別連接至一存取裝置之一第一端子與一第二端子。
  14. 【第14項】
    如申請專利範圍第13項所述之記憶體，更包括：
    一擴散阻障層，位於該些層間導體之該陣列之複數個上表面與該圖案化絕緣層之間，且該擴散阻障層接觸該些上表面。
  15. 【第15項】
    如申請專利範圍第13項所述之記憶體，更包括：
    該第二阻障層，與該第二開口中之該第二層間導體之一第二上表面共形並接觸，且該第二阻障層與該第二開口之複數個表面共形並接觸；以及
    該導電材料，填充該第二開口。
  16. 【第16項】
    如申請專利範圍第13項所述之記憶體，更包括：
    一第一存取線路，電性連接至該金屬氧化層；以及
    一第二存取線路，電性連接至該第二層間導體。
  17. 【第17項】
    如申請專利範圍第13項所述之記憶體，更包括：
    複數個存取裝置之一陣列，耦合至該些層間導體之該陣列，且該些存取裝置之該陣列包括第一次提到的該存取裝置。
  18. 【第18項】
    如申請專利範圍第13項所述之記憶體，其中第一次提到的該存取裝置包括一二極體。
  19. 【第19項】
    如申請專利範圍第13項所述之記憶體，其中第一次提到的該存取裝置包括一電晶體，該記憶體包括：
    一第三存取線路，電性連接至該電晶體之一閘極端子。
  20. 【第20項】
    如申請專利範圍第13項所述之記憶體，其中該金屬氧化層的特徵為具有可程式的一電阻。
  21. 【第21項】
    如申請專利範圍第13項所述之記憶體，其中該第一層間導體實質上由一金屬所組成，且該金屬氧化層包括該金屬之一氧化物。
  22. 【第22項】
    如申請專利範圍第13項所述之記憶體，其中該第一層間導體實質上由一過渡金屬所組成，且該金屬氧化層包括該過渡金屬之一氧化物。
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