TW201517044A - 一種用於內建自我測試記憶體的裝置及方法 - Google Patents

Abstract

本發明揭露了具有一個內建自我測試（BIST）模組的一種記憶體通道橋接器；該記憶體通道橋接器與一系統單晶片（SOC）的其他通道形成介面，以存取一個記憶體模組。在執行一可測性設計（DFT）測性之期間，該系統單晶片（SOC）記憶體通道和該內建自我測試（BIST）模組經由在記憶體通道橋接器的一個仲裁器同時存取該記憶體模組，以確保整個設計的正確性和完整性。

Description

一種用於內建自我測試記憶體的裝置及方法

本發明一般是應用在一個記憶體通道橋接器，特別是一個具有內建自我測試（BIST）功能的記憶體通道橋接器。

在傳統的系統單晶片（SOC）設計，中央處理單元（CPU），應用層引擎和輸入/輸出介面是藉由一個記憶體通道橋接器的智慧財產（IP）元件來存取該雙倍數據速率動態隨機存取記憶體(DDR DRAM)的資源。一個內建自我測試記憶體的智慧財產元件是用在記憶體智慧財產元件子系統的生產測試。

如第1圖所示的傳統方式，在一個系統單晶片（SOC）100中，一個記憶體通道橋接器105經由一個雙倍數據速率動態隨機存取記憶體(DDR DRAM)控制器智慧財產元件(IP)107以及DDR DRAM實體層介面106以橋接從中央處理單元(CPU) 102、應用層引擎103及直接記憶體存取(DMA)輸入/輸出介面104至如DDR DRAM模組101的系統記憶體之交通流量。在該記憶體通道橋接器105內的一個具有可測性設計（DFT）之記憶體內建自我測試（BIST）模組108是被用來測試DDR DRAM 模組101。 該可測性設計（DFT）記憶體的內建自我測試（BIST）可以測試記憶體控制器或是外接DDR DRAM的記憶體實体層(PHY)之智慧財產元件(IP)。然而，當該具有可測性設計（DFT）記憶體之內建自我測試（BIST）模組108在執行測試時，系統單晶片（SOC）的部分功能不會正常運作，例如，從應用層引擎103或直接記憶體存取(DMA)輸入/輸出介面104到DDR DRAM控制器智慧財產元件107的資料路徑將被阻斷。 如第2圖所示的一傳統可測性設計（DFT）方塊圖，其中一記憶體通道橋接器智慧財產（IP）元件105具有用以連接至系統單晶片（SOC）112其他部分之DDR DRAM使用介面模組110。如符號X 113所示，當該具有可測性設計（DFT）之記憶體內建自我測試（BIST）模組108在運行時，從DDR DRAM使用介面模組110到DDR DRAM控制器核心111的資料路徑被阻斷。因此，由於可測性設計（DFT）記憶體內建自我測試（BIST）的測試結果和系統單晶片（SOC）功能測試的低相關性，傳統的可測性設計（DFT）記憶體之內建自我測試（BIST）可能不足以涵蓋系統單晶片（SOC）的最壞情況之電壓降(IR drop)或DDR SDRAM匯流排的最壞情況之展頻時脈（Spread Spectrum Clock）情形，以至於即使通過了內建自我測試（BIST），仍可能無法通過系統單晶片之（SOC）功能測試。

第3圖示出了執行內建自我測試（BIST）以及系統單晶片（SOC）功能測試的傳統方式。在一個系統模組上之實際的系統單晶片（SOC）功能測試301的結果與掃描電壓與記憶體內建自我測試（BIST）測試條件302的溫度標準之間的相關資料收集是有必要的。因此，傳統測試方式需耗時在巨量資料中找出相關性仍然無法找到可靠之相關性，尤其是當系統單晶片（SOC）的設計已接近極限。

因此，我們需要的是一種新方式，以進行記憶體內建自我測試（BIST）以及其他的系統單晶片（SOC）功能測試，以確保整個設計的正確性和完整性。

本發明的目的之一是提供一種方法來執行具有記憶體內建自我測試（BIST）和其他系統單晶片（SOC）功能測試的可測性設計（DFT）測試，以確保整個設計的正確性和完整性。當該內建自我測試（BIST）模組持續測試一個記憶體模組，該記憶體內建自我測試（BIST）模組和其他系統單晶片（SOC）記憶體通道可以同時開啟。因此，在該記憶體內建自我測試（BIST）運行時，可以模擬系統單晶片（SOC）狀態。在一個可測性設計（DFT）測試期間，一個仲裁機制可用來仲裁來自系統單晶片（SOC）通道以及記憶體內建自我測試（BIST）模組對該記憶體之存取。

在一個實施例中，揭露本發明之一記憶體通道橋接器。該記憶體通道橋接器包括：一第一介面，用以連接至一第一功能模組；耦接至該第一介面的一個內建自我測試（BIST）模組，用於測試該第一功能模組；一個第二介面，用以連接至一個第二功能模組；以及耦接該內建自我測試（BIST）模組和該第二介面的一個仲裁器，用於在該內建自我測試（BIST）模組和該第二功能模組之間進行仲裁，以存取該第一功能模組，其中，當該內建自我測試（BIST）模組測試該第一功能模組時，該第二功能模組和該內建自我測試（BIST）模組同時存取該第一功能模組。在一個實施例中，該第一功能模組具有一個記憶體模組和一個記憶體控制器，以控制該記憶體模組。在一個實施例中，該第一功能模組是一個記憶體模組；該記憶體通道橋接器還包括，耦接至該仲裁器和該第一介面的一個記憶體控制器，以控制該記憶體模組。

在一個實施例中，揭露具有一個記憶體通道橋接器的一個系統單晶片（SOC）。該系統單晶片（SOC）包括：一個第一介面，用以連接至一個記憶體模組；耦接至該第一介面的一個內建自我測試（BIST）模組，用於測試該記憶體模組；一個第二功能模組；耦接該內建自我測試（BIST）模組和第二功能介面的一個仲裁器，用於在該內建自我測試（BIST）模組和該第二功能模組之間進行仲裁，以存取該記憶體模組；以及耦接該仲裁器和該第一介面的一個記憶體控制器，用於控制該記憶體模組，其中，當該內建自我測試（BIST）模組測試該記憶體模組時，該內建自我測試（BIST）模組和該第二功能模組經由該仲裁器和該記憶體控制器同時存取該記憶體模組。

在一個實施例中，揭露一種測試可測性設計（DFT）的方法。該方法包括：提供一個第一功能模組；提供耦接至該第一功能模組的一個內建自我測試（BIST）模組，以測試該第一功能模組；提供耦接至該第一功能模組的一個第二功能模組，以存取該第一功能模組；以及在該內建自我測試（BIST）模組和該第二功能模組之間對該第一功能模組之存取進行仲裁，其中，當該內建自我測試（BIST）模組測試該第一功能模組時，該第二功能模組和該內建自我測試（BIST）模組同時存取該第一功能模組。

伴隨著附圖簡要說明與和如下揭露實施例的詳細描述，易於理解本發明的優點，範圍和技術細節。

本發明詳述如下。下列之實施例係用以呈現最佳實施例而非用以限縮本發明之範疇。

本發明揭露一具有內建自我測試（BIST）功能的通道橋接器，以測試一個功能模組，其中，該通道橋接器和其他的系統單晶片（SOC）記憶體通道經由一介面以存取該功能模組。在測試可測性設計（DFT）之過程中，系統單晶片（SOC）通道和該內建自我測試（BIST）可以同時開啟。 藉由一個仲裁機制對系統單晶片（SOC）功能的流量和內建自我測試（BIST）記憶體的流量進行仲裁。請注意，前述的通道橋接器不限制只用於記憶體存取，也可用於測試和存取一以太網路模組，一通用串列匯流排（USB）模組或其它的功能模組。

請參閱第4A圖，圖400示出了本發明的一實施例之一記憶體通道橋接器。在如圖4A中所示，一記憶體通道橋接器401包含一內建自我測試（BIST）模組402，用以測試一個功能模組403；一第一介面404，用以連接至一個第一功能模組403； 耦接至該第一介面404的一內建自我測試（BIST）模組402，用於測試該功能模組403；一第二介面405，用以連接至一第二功能模組406； 以及耦接至該內建自我測試（BIST）模組402和該第二介面405的一仲裁器407，用於在該內建自我測試（BIST）模組402和該第二功能模組406之間進行仲裁，以存取第一功能模組403，其中，在一個可測性設計（DFT）測試期間，當該內建自我測試（BIST）模組402測試該第一功能模組403時，該第二功能模組406和該內建自我測試（BIST）模組402同時存取該第一功能模組403。請注意，在一個可測性設計（DFT）測試期間，記憶體內建自我測試（BIST）的測試結果可以被檢驗，而該系統單晶片（SOC）的功能測試結果可以被檢驗，或基於該可測性設計（DFT）的特性而被忽略。

在一個實施例中，該記憶體通道橋接器還包括一第三介面408，用以連接至一個第三功能模組409，其中，該仲裁器407還耦接至該第三介面408，在該內建自我測試（BIST）模組402，該第二功能模組406以及該第三功能模組409之間進行仲裁，以存取該第一功能模組403，其中，在一個可測性設計（DFT）測試期間，當該內建自我測試（BIST）模組402測試該第一功能模組403時，該內建自我測試（BIST）模組402，該第二功能模組406和該第三功能模組409同時存取該第一功能模組403。依據應用層的需要，可以有更多的功能模組連接至該記憶體通道橋接器，以存取該記憶體模組。請注意，在一個可測性設計（DFT）測試期間，內建自我測試（BIST）記憶體的測試結果可以被檢驗，而系統單晶片（SOC）的功能測試結果可以被檢驗，或基於該可測性設計（DFT）的特性而被忽略。

在一個實施例中，請參閱第4B圖，該第一功能模組包括一個記憶體模組和一個記憶體控制器，以控制該記憶體模組420。該第二個功能模組具有連接至一第二介面405的一應用層引擎（視頻/音頻/圖形）421，以及該第三功能模組包含一具有輸入/輸出介面的一第二直接記憶體存取(DMA)引擎422 (存儲器/網路/通用串列匯流排），其中該第二直接記憶體存取(DMA) 引擎422連接至一第三介面408。請注意，依據應用層的需要，可以有更多的功能模組連接至該記憶體通道橋接器，以存取該記憶體模組。在一個實施例中，如第4C圖所示，該第一功能模組是一個記憶體模組430；以及該記憶體通道橋接器401還包括耦接至該仲裁器407和該第一介面404的一個記憶體控制器431，以控制該記憶體模組。

請參考第5A圖，根據本發明的一個實施例中，圖500揭露具有一記憶體通道橋接器501的一系統單晶片（SOC）。如第5A圖所示，連接著一內建自我測試（BIST）模組502和一第二功能模組506的一仲裁器510經由一個記憶體控制器504，以存取一記憶體模組503。依據該記憶體模組的類型，該記憶體控制器504可包括一個實體層，以連接至由雙倍資料率動態隨機存取記憶體(DDR DRAM)或類似裝置的記憶體模組。在一實施例中，系統單晶片還包括耦接至該仲裁器510的一第三功能模組507，其中，該仲裁器510在內建自我測試（BIST）模組502，該第二功能模組506和該第三功能模組507之間進行仲裁，以存取記憶體模組503，其中，當該內建自我測試（BIST）模組502測試該記憶體模組503時，該內建自我測試（BIST）模組502，該第二功能模組506，和該第三功能模組507同時存取該記憶體模組503。依據應用層的需要，可以有更多的功能模組連接至該記憶體通道橋接器，以存取該記憶體模組。

如第5B圖中所示，該第二個功能模組包含一具有連接至一第二介面508的一應用層引擎 511（視頻/音頻/圖形）以及該第三功能模組包含一具有輸入/輸出介面之第二直接記憶體存取(DMA)引擎 512（存儲體/網路/通用串列匯流排（USB），其中該第二直接記憶體存取(DMA)引擎 512連接至一第三介面509。

在一個實施例中，第6圖示出了用於執行可測性設計（DFT）測試的流程圖，其中包括，提供一第一功能模組 (步驟601)；提供一耦接至該第一功能模組的內建自我測試（BIST）模組，以測試該第一功能模組 (步驟602)；提供一耦接至該第一功能模組的一第二功能模組，以測試該第一功能模組 (步驟603)；以及仲裁該內建自我測試模組以及該第二功能模組之間對該第一功能模組之存取，其中，當該內建自我測試模組測試該第一功能模組時，該第二功能模組和該內建自我測試模組同時存取該第一功能模組 (步驟604)。

本發明之最佳實施例詳述如上。然而此實施例非用以限制本發明，顯而易見地，在不脫離本發明之精神與範圍內，任何熟習技藝者得以完成許多更動及潤飾。本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

100‧‧‧系統單晶片
101‧‧‧雙倍數據速率動態隨機存取記憶體(DDR DRAM)模組
102‧‧‧中央處理單元(CPU)
103、421、511‧‧‧直接記憶體存取(DMA)引擎
104、422 、512‧‧‧具有輸入/輸出介面之直接記憶體存取(DMA)引擎
106‧‧‧記憶體實體層(PHY)智慧財產元件(IP)
107‧‧‧雙倍數據速率動態隨機存取記憶體(DDR DRAM)控制器智慧財產元件(IP)
105、401、501‧‧‧記憶體通道橋接器
108、402、502‧‧‧記憶體內建自我測試（BIST）模組
110‧‧‧雙倍數據速率動態隨機存取記憶體(DDR SDRAM)使用介面模組
111‧‧‧雙倍數據速率動態隨機存取記憶體(DDR SDRAM)控制器核心
112‧‧‧系統單晶片(SOC)其他部分
301‧‧‧系統模組上的實際的系統單晶片（SOC）功能測試
302‧‧‧掃描電壓與記憶體內建自我測試（BIST）測試條件
403‧‧‧第一功能模組
404‧‧‧第一介面
405、508‧‧‧第二介面
406、506‧‧‧第二功能模組
407、510‧‧‧仲裁器
408、509‧‧‧第三介面
409、507‧‧‧第三功能模組
420‧‧‧記憶體控制器和記憶體模組
430、503‧‧‧記憶體模組
431、504‧‧‧記憶體控制器

第1圖係記憶體通道橋接器智慧財產（IP）元件的一傳統可測性設計（DFT）之示意圖  。

第2圖係具有使用介面之記憶體通道橋接器的一傳統可測性設計（DFT）之示意圖。

第3圖係執行內建自我測試（BIST）和系統單晶片（SOC）功能測試的傳統方式之示意圖。

第4A圖至第4C圖係根據本發明的一個實施例之一記憶體通道橋接器之示意圖。

第5A圖至第5B圖係根據本發明的一個實施例之一具有記憶體通道橋接器的系統單晶片（SOC）之示意圖。

第6圖係測試可測性設計（DFT）的流程圖。

401‧‧‧記憶體通道橋接器

402‧‧‧內建自我測試(BIST)模組

403‧‧‧第一功能模組

404‧‧‧第一介面

405‧‧‧第二介面

406‧‧‧第二功能模組

407‧‧‧仲裁器

408‧‧‧第三介面

409‧‧‧第三功能模組

Claims (18)

1. 一種通道橋接器，包括：          一第一介面，用以連接一第一功能模組；          一耦接至該第一介面之內建自我測試模組，用於測試該第一功能模組；          一第二介面，用以連接至一第二功能模組；以及          一耦接至該內建自我測試模組以及該第二介面的一仲裁器，用以在該內建自我測試模組和該第二功能模組之間進行仲裁，以存取該第一功能模組；          其中，當該內建自我測試模組測試該第一功能模組時，該第二功能模組以及該內建自我測試模組同時存取該第一功能模組。
2. 根據申請專利範圍1所述的通道橋接器，其中，該第一功能模組包括一記憶體模組及一控制該記憶體模組之記憶體控制器。
3. 根據申請專利範圍1所述的通道橋接器，其中，該第一功能模組係一記憶體模組，該通道橋接器更包括耦接至該仲裁器及該第一介面之一記憶體控制器，以控制該記憶體模組，其中，當該內建自我測試模組測試該第一功能模組時，該第二功能模組和該內建自我測試模組經由該記憶體控制器同時存取該記憶體模組。
4. 根據申請專利範圍3所述的通道橋接器，其中，該記憶體模組包括雙倍數據速率動態隨機存取記憶體裝置。
5. 根據申請專利範圍1所述的通道橋接器，更包括用以連接至一第三功能模組之一第三介面，其中，該仲裁器更耦接至該第三介面，以在該內建自我測試模組，該第二功能模組和該第三功能模組之間進行仲裁以存取該第一功能模組，其中，當該內建自我測試模組測試該第一功能模組時，該內建自我測試模組，該第二功能模組和該第三功能模組同時存取該第一功能模組。
6. 根據申請專利範圍3所述的通道橋接器，其中，該第二功能模組係一圖形處理引擎，該圖形處理引擎具有連接至該第二介面之一直接記憶體存取(DMA)介面。
7. 根據申請專利範圍3所述的通道橋接器，其中，該第二功能模組係一網路控制器，該網路控制器具有連接至該第二介面之一直接記憶體存取介面。
8. 根據申請專利範圍5所述的通道橋接器，其中，該第二功能模組係一 圖形處理引擎，該圖形處理引擎具有連接至該第二介面之一第一直接記憶體存取(DMA)介面，以及該第三功能模組係一網路控制器，該網路控制器具有連接至該第三介面的一第二直接記憶體存取介面。
9. 一個系統單晶片，包括：           一第一介面，用以連接至一個記憶體模組；           一耦接至該第一介面之內建自我測試模組，用以測試該記憶體模組；           一第二功能模組；           一耦接至該內建自我測試模組及該第二功能模組的一仲裁器，用以在該內建自我測試模組和該第二功能模組之間進行仲裁，以存取該記憶體模組；以及           一耦接至該仲裁器以及該第一介面之一記憶體控制器，用以控制該記憶體模組；          其中，當該內建自我測試模組測試該記憶體模組時，該內建自我測試模組以及該第二功能模組經由該仲裁器及該記憶體控制器同時存取該記憶體模組。
10. 根據申請專利範圍9所述的系統單晶片，其中，該記憶體模組包括雙倍數據速率動態隨機存取記憶體裝置。
11. 根據申請專利範圍9所述的系統單晶片，其中，該第二功能模組係連接至該仲裁器的一圖形引擎。
12. 根據申請專利範圍9所述的系統單晶片，其中，該第二功能模組係連接至該仲裁器的一網路控制器。
13. 根據申請專利範圍9所述的系統單晶片，更包括耦接至該仲裁器之一第三功能模組，其中，該仲裁器在該內建自我測試模組，該第二功能模組和該第三功能模組之間進行仲裁，以存取該記憶體模組，其中，當該內建自我測試模組測試該記憶體模組時，該內建自我測試模組，該第二功能模組和該第三功能模組同時存取該記憶體模組。
14. 根據申請專利範圍13所述的系統單晶片，其中，該第二功能模組係一圖形引擎以及該第三功能模組係一網路控制器。
15. 一種執行可測性設計測試之方法，包括：           提供一第一功能模組；           提供耦接至該第一功能模組之一內建自我測試模組，以測試該第一功能模組；           提供耦接至該第一功能模組之一第二功能模組，以測試該第一功能模組；以及           仲裁該內建自我測試模組以及該第二功能模組之間對該第一功能模組之存取，其中，當該內建自我測試模組測試該第一功能模組時，該第二功能模組和該內建自我測試模組同時存取該第一功能模組。
16. 根據申請專利範圍15所述的方法，其中，該第一功能模組包括一記憶體模組及一控制該記憶體模組之記憶體控制器。
17. 根據申請專利範圍15所述的方法，其中，該第一功能模組係一記憶體模組。
18. 根據申請專利範圍17所述的方法，其中，該記憶體模組包括雙倍數據速率動態隨機存取記憶體裝置。