TW201349167A - 顯卡裝置 - Google Patents
顯卡裝置 Download PDFInfo
- Publication number
- TW201349167A TW201349167A TW101118092A TW101118092A TW201349167A TW 201349167 A TW201349167 A TW 201349167A TW 101118092 A TW101118092 A TW 101118092A TW 101118092 A TW101118092 A TW 101118092A TW 201349167 A TW201349167 A TW 201349167A
- Authority
- TW
- Taiwan
- Prior art keywords
- memory
- controller
- graphics
- data
- graphics processor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Graphics (AREA)
- Multimedia (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
本發明提供一種顯卡裝置,其包括圖形處理器、記憶體、偵測模組、控制器及資料讀寫介面,該圖形處理器用於從外界接收圖形資料,該偵測模組與圖形處理器及控制器電性連接,以判斷圖形處理器接收的圖形資料所需佔用記憶體的比例,並將判斷結果傳送至控制器,所述控制器與記憶體電性連接,用於依據判斷結果為圖形處理器劃分出對應比例的記憶體以存儲圖形資料,該資料讀寫介面與控制器電性連接,以通過控制器向未劃分給圖形處理器的記憶體存取資料。
Description
本發明涉及一種顯卡裝置。
目前,部分電子設備的顯卡上集成的記憶體的容量已經達到2G,但一般使用者很少可以把所有的記憶體的容量使用完。通常,對於單純的上網或文檔處理,記憶體的容量使用率低於50%,即使玩3D遊戲,記憶體的容量使用率也只有約70%。顯然,若能有效地利用顯卡上的記憶體,將進一步增加顯卡的功能。
鑒於以上情況,有必要提供一種記憶體的容量利用率較高的顯卡裝置。
一種顯卡裝置,其包括圖形處理器、記憶體、偵測模組、控制器及資料讀寫介面,該圖形處理器用於從外界接收圖形資料,該偵測模組與圖形處理器及控制器電性連接,以判斷圖形處理器接收的圖形資料所需佔用記憶體的比例,並將判斷結果傳送至控制器,所述控制器與記憶體電性連接,用於依據判斷結果為圖形處理器劃分出對應比例的記憶體以存儲圖形資料,該資料讀寫介面與控制器電性連接,以通過控制器向未劃分給圖形處理器的記憶體存取資料。
一種顯卡裝置,其包括圖形處理器、記憶體、偵測模組、控制器及資料讀寫介面,該圖形處理器用於從外界接收圖形資料,該偵測模組與圖形處理器及控制器電性連接,以判斷圖形處理器接收的圖形資料所需佔用記憶體的存儲區域,並將判斷結果傳送至控制器,所述控制器與記憶體及資料讀寫介面電性連接,所述控制器用於依據偵測模組的判斷結果劃分記憶體的複數存儲區域,使得圖形處理器向一部分存儲區域內存儲圖形資料,並使得一存儲裝置透過資料讀寫介面向另一部分存儲區域內存取資料。
本發明的顯卡裝置通過偵測模組判斷圖形處理器接收的圖形資料所需佔用的記憶體的比例,以通過控制器為圖形處理器劃分記憶體,從而將未劃分給圖形處理器的記憶體作為備用的存儲空間,以便外部的存儲裝置通過資料讀寫介面存取資料。該顯卡裝置可有效地利用記憶體的存儲區域,提高了記憶體的利用率。
請參閱圖1,本發明的較佳實施方式提供一種顯卡裝置100,其應用於個人電腦等電子設備。該顯卡裝置100包括圖形處理器(Graphic Processing Unit,GPU)10、記憶體20、偵測模組30、控制器40及資料讀寫介面50。該GPU10、記憶體20、偵測模組30、控制器40及資料讀寫介面50均集成於一板體(圖未示)上。
該GPU10用於接收電子設備的主板(圖未示)傳送的各種圖形資料,例如3D圖形資料及文檔圖形資料。該GPU10與記憶體20電性連接,以先將所述圖形資料存儲於記憶體20內,再從記憶體20內讀取圖形資料。該GPU10還用於對圖形資料進行轉換,以向電子設備的顯示器(圖未示)提供掃描訊號,進而控制顯示器正確顯示。
該記憶體20用於暫存GPU10傳送的各種圖形資料,該記憶體20劃分為複數存儲區域(BANK),通常圖形資料的訊息量越大,需要佔用的存儲區域也就越多。在本實施例中,該記憶體20的容量為2G,其包括四個容量接近的存儲區域,分別標記為BANK1-BANK4。
該偵測模組30與GPU10電性連接,以依據GPU10當前接收的圖形資料的訊息量判斷該圖形資料所需佔用的記憶體20的比例。例如,當GPU10當前接收的圖形資料的訊息量為1.5G時,則偵測模組30判斷該圖形資料需要佔用記憶體20的3/4。該偵測模組30進一步與控制器40電性連接,以將判斷結果傳送至控制器40。在本實施例中,該偵測模組30為一硬體模組,如訊息檢測器。
在本實施例中,該控制器40為現場可編程閘陣列(Field Programmable Gate Array,FPGA)。該控制器40電性連接於記憶體20與GPU10之間,該控制器40用於依據偵測模組30傳送的判斷結果劃分記憶體20,以為GPU10劃分出獨立的存儲區域。例如,當偵測模組30判斷該圖形資料需要佔用記憶體20的3/4時,該控制器40即將記憶體20的3/4(BANK1-BANK3)劃分給GPU10,而將記憶體20另外的1/4(BANK4)作為備用的存儲空間。
同時,該控制器40還將記憶體20劃分的結果回饋至GPU10,以便GPU10將接收的圖形資料存儲於記憶體20的存儲區域內(如BANK1-BANK3),並從該存儲區域內(如BANK1-BANK3)讀取圖形資料。
在本實施例中,該資料讀寫介面50為USB介面。該資料讀寫介面50與控制器40電性連接,以通過控制器40向記憶體20未劃分給GPU10的存儲區域內(如BANK4)存取資料。
下面進一步說明該顯卡裝置100的工作原理,當GPU10接收到電子設備的主板傳送的圖形資料後,該偵測模組30依據GPU10當前接收的圖形資料的訊息量判斷該圖形資料所需佔用記憶體20的比例,並將判斷結果傳送至控制器40。該控制器40隨即將記憶體20相應容量的存儲區域劃分給GPU10,以便於存儲圖形資料。隨後,控制器40將劃分結果回饋至GPU10,使得GPU10將接收的圖形資料先存儲於所述相應容量的存儲區域內,再從所述相應容量的存儲區域內讀取圖形資料,進而對圖形資料進行轉換驅動。
當需要通過資料讀寫介面50向記憶體20存儲資料時,將一存儲裝置(如USB)插接於資料讀寫介面50上,並通過控制器40將存儲裝置內的資料存儲於記憶體20未劃分給GPU10的存儲區域內,或通過控制器讀取記憶體20未劃分給GPU10的存儲區域內的資料。如此,該存儲裝置即可通過資料讀寫介面50向記憶體20存取資料。相較於習知技術中存儲裝置向硬碟存取資料,由於受硬碟物理結構限制,其存取速度較慢,而本案可使用存儲裝置向記憶體20存取資料,其存取速度得到明顯提高。
本發明的顯卡裝置100通過偵測模組30判斷GPU10接收的圖形資料所需佔用的記憶體20的比例,以通過控制器40為GPU10劃分記憶體20,從而將未劃分給GPU10的記憶體20作為備用的存儲空間,以便外部的存儲裝置通過資料讀寫介面50存取資料。該顯卡裝置100可有效地利用記憶體20的存儲區域,提高了記憶體20的利用率。
綜上所述,本發明符合發明專利要件,爰依法提出專利申請。惟,以上所述者僅為本發明之較佳實施方式,舉凡熟悉本案技藝之人士,於爰依本發明精神所作之等效修飾或變化,皆應涵蓋於以下之申請專利範圍內。
100...顯卡裝置
10...圖形處理器
20...記憶體
30...偵測模組
40...控制器
50...資料讀寫介面
圖1係本發明較佳實施方式的顯卡裝置的功能模組圖。
100...顯卡裝置
10...圖形處理器
20...記憶體
30...偵測模組
40...控制器
50...資料讀寫介面
Claims (9)
- 一種顯卡裝置,其包括圖形處理器及記憶體,該圖形處理器用於從外界接收圖形資料,其改良在於:該顯卡裝置還包括偵測模組、控制器及資料讀寫介面,該偵測模組與圖形處理器及控制器電性連接,以判斷圖形處理器接收的圖形資料所需佔用記憶體的比例,並將判斷結果傳送至控制器,所述控制器與記憶體電性連接,用於依據判斷結果為圖形處理器劃分出對應比例的記憶體以存儲圖形資料,該資料讀寫介面與控制器電性連接,以通過控制器向未劃分給圖形處理器的記憶體存取資料。
- 如申請專利範圍第1項所述之顯卡裝置,其中所述控制器與圖形處理器電性連接,用於向圖形處理器回饋記憶體的劃分結果。
- 如申請專利範圍第2項所述之顯卡裝置,其中所述圖形處理器與記憶體電性連接,所述圖形處理器依據控制器回饋的結果向劃分給圖形處理器的記憶體內存儲和讀取圖形資料。
- 如申請專利範圍第1項所述之顯卡裝置,其中所述資料讀寫介面為USB介面,所述資料讀寫介面用於供一存儲裝置插接,以向記憶體內存取資料。
- 一種顯卡裝置,其包括圖形處理器及記憶體,該圖形處理器用於從外界接收圖形資料,該記憶體包括複數存儲區域,其改良在於:該顯卡裝置還包括偵測模組、控制器及資料讀寫介面,該偵測模組與圖形處理器及控制器電性連接,以判斷圖形處理器接收的圖形資料所需佔用記憶體的存儲區域,並將判斷結果傳送至控制器,所述控制器與記憶體及資料讀寫介面電性連接,所述控制器用於依據偵測模組的判斷結果劃分記憶體的複數存儲區域,使得圖形處理器向一部分存儲區域內存儲圖形資料,並使得一存儲裝置透過資料讀寫介面向另一部分存儲區域內存取資料。
- 如申請專利範圍第5項所述之顯卡裝置,其中所述控制器與圖形處理器電性連接,用於向圖形處理器回饋記憶體的複數存儲區域的劃分結果。
- 如申請專利範圍第6項所述之顯卡裝置,其中所述圖形處理器與記憶體電性連接,所述圖形處理器依據控制器回饋的結果向所述一部分存儲區域內存儲和讀取圖形資料。
- 如申請專利範圍第5項所述之顯卡裝置,其中所述資料讀寫介面為USB介面,所述資料讀寫介面用於供存儲裝置插接,以向記憶體內存取資料。
- 如申請專利範圍第5項所述之顯卡裝置,其中所述控制器為現場可編程閘陣列。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101118092A TW201349167A (zh) | 2012-05-22 | 2012-05-22 | 顯卡裝置 |
US13/854,984 US20130314426A1 (en) | 2012-05-22 | 2013-04-02 | Graphics card device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101118092A TW201349167A (zh) | 2012-05-22 | 2012-05-22 | 顯卡裝置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201349167A true TW201349167A (zh) | 2013-12-01 |
Family
ID=49621251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101118092A TW201349167A (zh) | 2012-05-22 | 2012-05-22 | 顯卡裝置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20130314426A1 (zh) |
TW (1) | TW201349167A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI780926B (zh) * | 2021-09-24 | 2022-10-11 | 伸興工業股份有限公司 | 高壓直流馬達電控裝置及其控制方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5450542A (en) * | 1993-11-30 | 1995-09-12 | Vlsi Technology, Inc. | Bus interface with graphics and system paths for an integrated memory system |
US8199158B2 (en) * | 2008-06-11 | 2012-06-12 | Intel Corporation | Performance allocation method and apparatus |
US8854387B2 (en) * | 2010-12-22 | 2014-10-07 | Advanced Micro Devices, Inc. | Bundle-based CPU/GPU memory controller coordination mechanism |
-
2012
- 2012-05-22 TW TW101118092A patent/TW201349167A/zh unknown
-
2013
- 2013-04-02 US US13/854,984 patent/US20130314426A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20130314426A1 (en) | 2013-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8866830B2 (en) | Memory controller interface for micro-tiled memory access | |
US10163180B2 (en) | Adaptive memory address scanning based on surface format for graphics processing | |
US10061537B2 (en) | Data reordering using buffers and memory | |
KR20160142882A (ko) | 미드-프레임 블랭킹 | |
KR20180054797A (ko) | 프리-페칭에 의한 효율적 디스플레이 프로세싱 | |
US9811873B2 (en) | Scaler circuit for generating various resolution images from single image and devices including the same | |
US10142607B2 (en) | Single display pipe multi-view frame composer method and apparatus | |
KR102474035B1 (ko) | 데이터 저장 장치 및 그것의 동작 방법 | |
US11710213B2 (en) | Application processor including reconfigurable scaler and devices including the processor | |
US8669993B2 (en) | User interface unit for fetching only active regions of a frame | |
JP2017528813A (ja) | システムオンチップ用のメモリを拡張するためのシステムおよび方法 | |
KR102248789B1 (ko) | 이미지 해상도에 따라 리소스를 공유할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들 | |
TW201503098A (zh) | 偵測閒置螢幕開啓之機構 | |
US20130326158A1 (en) | Memory channel selection in a multi-channel memory system | |
US10362267B2 (en) | Image processing apparatus and electronic device including the same | |
US7612780B2 (en) | Optimized memory addressing | |
TW201349167A (zh) | 顯卡裝置 | |
CN109614086B (zh) | 基于SystemC和TLM模型的GPU纹理缓冲区数据存储硬件及存储装置 | |
US10692171B2 (en) | Method of operating virtual address generator and method of operating system including the same | |
US11960410B2 (en) | Unified kernel virtual address space for heterogeneous computing | |
KR20170038282A (ko) | 전자 장치 및 그 부팅 방법 | |
JP2005228073A (ja) | 画像処理装置、マイクロコンピュータ及び電子機器 | |
US9564186B1 (en) | Method and apparatus for memory access | |
JP2009205410A (ja) | メモリコントローラおよびメモリシステム | |
KR101719273B1 (ko) | 디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치 |