TW201122811A - Flash memory storage system and controller and data writing method thereof - Google Patents

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Description

201122811 咖1>2 ⑻9-0036 33086twf.d〇c/n 六、發明說明： 【發明所屬之技術領域】 古^㈣是㈣於—種㈣記憶體儲衫統，且特別是 =-，夠快速地儲存資料的快閃記憶體儲存系統及 其快閃圮憶體控制器與資料寫入方法。 【先前技術】 • 數位相機、手機與MP3在這幾年來的成長十分迅速， 使得消費者對儲存媒體的需求也急速增加。由於快閃記憶 體(Flash Memory)具有資料非揮發性、省f、體積小與無 機械結構等的特性，適合可攜式應用，最適合使用於這類 可攜式由電池供電的產品上。記憶卡就是一種以nand快 閃體作為儲存媒體的儲存裝置。由於快閃記憶體體積 小容量大，所以已廣泛用於個人重要資料的儲存。因此， 近年快閃記憶體產業成為電子產業中相當熱門的一環。 φ 在目刖NAND型快閃記憶體技術中，NAND型快閃 s己憶體可根據每-記憶胞中可儲存的位元數區分為單層記 憶胞(Single Level Cell，SLC) NAND型快閃記憶體與多層 §己憶胞(Multi Level Cell，MLC) NAND型快閃記憶體。具體 來說’在對SLC NAND型快閃記憶體的記憶胞進行程式化 (program)時僅能執行單階的程式化，因此每一記憶胞僅能 儲存一個位元。而MLC NAND型快閃記憶體之實體區塊 的％式化可分為多階段。例如，以2層記憶胞為例，實體 區塊的程式化可分為2階段。第一階段是下頁面(1〇wer 201122811 PSFU-2U〇y-0〇36 33086twf.doc/n page)的寫入部分，其物理特性類似於單層記憶胞(Single Level Cell，SLC)NAND快閃記憶體，在完成第一階段之後 才會程式化上頁面(upperpage)，其中下頁面的寫入速度會 快於上頁面。因此’每一實體區塊的頁面可區分為慢速頁 面（即’上頁面)與快速頁面（即，下頁面）。 類似地，在8層記憶胞或16層記憶胞的案例中，記 憶胞會包括更多個頁面並且會以更多階段來寫入。在此， 將寫入速度最快的頁面稱為下頁面，其他寫入速度較慢的 頁面統稱為上頁面。例如，上頁面包括具有不同寫入速度 的多個頁面。此外，在其他實施例中，上頁面也可為寫入 速度最慢的頁面，或者寫入速度最慢與部份寫入速度快於 寫入速度最t更頁面的頁面。例如，在4層記憶胞中，下頁 面為寫入速度最快與寫入速度次快的頁面，上頁面則為寫 入速度最慢與寫入速度次慢的頁面。 相較於MLC NAND型快閃記憶體來說，SLC NAND 型快閃記憶體的存取速度較快。但MLC NAND型快閃記 憶體的儲存容量較大且成本較低。因此，如何增加MLc NAND型快閃圮憶體的存取速度以提升快閃記憶體儲存裝 置的效能是此領域技術人員所致力的目標。 【發明内容】 θ本發明提供一種快閃記憶體儲存系統，其能夠有效地 提升寫入資料至快閃記憶體的速度。 本發明提供一種快閃記憶體控制器，其能夠有效地提 201122811 PSPD-2009-0036 33086twf.doc/n 升寫入資料至快閃記憶體的速度。 本發明提供一種資料寫入方法，其能夠有效地提升寫 入資料至快閃記憶體的速度。 ‘ 本發明範例實施例提出一種快閃記憶體儲存系統，其 包括快閃記憶體晶片與快閃記憶體控制器。快閃記憶體^ 片具有多個實體區塊’每一實體區塊具有多個實體位址阳 此些實體位址包括多個快速實體位址與多個慢速實體位 址’並且寫入資料至快速實體位址的速度快於寫入資料至 f笑速貫體位址的速度。供閃5己憶體控制搞接至快閃記憶 體晶片，用以從主機系統中接收多筆第三資料並且將此些 第三資料暫存至快速實體位址中，其中此些第三資料是對 應慢速實體位址。此外’當暫存至快速實體位址中之第三 資料之數量達到一預定值時’快閃記憶體控制器將此些第 三資料之至少二筆第三資料的至少一部分以一同步方式寫 入至此些第三資料對應的慢速實體位址中，其中此預定值 不小於2。 • 本發明範例實施例提出一種快閃記憶體儲存系統，其 包括快閃記憶體晶片、連接器與快閃記憶體控制器。快閃 記憶體晶片具有/第产區塊面與一第二區塊面，其中第一 區塊面與第二區塊面分別地包括多個實體區塊，每一實體 區塊具有多個實體位址’此些實體位址包括多個快速實體 位址與多個慢速實體位址’並且寫入資料至快速實體位址 的速度快於寫入資料至丨艾速貫體位址的速度。連接器用以 耦接至一主機系統。快閃記憶體控制器耦接至快閃記憶體 201122811 PSPD-2009-0036 33086twf.doc/n 晶片與連接m將第—區塊面與第二區塊面的 塊分組為多個實體單元並且將部分的實體單元分二;
，r每—實體單元包括第—區塊面的實 體區塊的其中之-與第二區塊面的實體區塊的 I 在此，快航憶體控繼更Μ從主麵統中接收對應第 :主！寫入指令的第一資料，其中此第—資料對應一；一 貫體单兀的-第-實體區塊，並且此第—實g 一 實體區塊屬於上述第一區塊面。此外 二第: ==?:個:r元作為對_-= 以判斷上，一資料是否為一小資料並且對應第」實:單 兀的第-實體區塊的-第—慢速實體位址，並且 資料為小資料且對應此第-慢速實體位址時，^記憶體 控制器更用以將此第-資料暫存於中途快二第 -實體區塊的快速實體位址的其中之—中，其中=中= 取貫體單几的第一實體區塊屬於上述第一區塊面、 寫入ΐϊϊίΓΓ提出—種快閃記憶體控制器’用於 寫入夕#資枓至-快閃記憶體晶片。快閃 i個實體區塊，每-實體區塊具有多個實體㈣0，1ιί ^位址包括實齡址衫個慢速實體他，鼓 寫入資料至快速實體位址的速度快於寫人資料至慢 位址的速度。本快閃記憶體控制器包括微處理哭單元、快 閃記憶體介Φ單元與記憶鮮理單^。 單 元輕接至微纽料元，並W叫魅 201122811 yayu-2U09-0036 33086twf.doc/n 片。記憶體管理單元耗接至微處理 個;式碼用以供微處理器單元執行多個程序。微二 料暫存至快速實體位址三資 實體位址。在此，當暫存至—斗是對應慢速 子至丨夬速貫體位址中之第三資 =達到-預隸時，微處理器單元更用 : ，中之至少二筆第三資料的至少―部分以—同步 至所對應的慢速實體位財，其中此預定值不小於2。 寫入施例提出一種快閃記憶體控制器，用於 寫入夕筆育枓至一快閃記憶體晶片，其中此快 面與第二區塊面，第—區塊面與第1區= 二，1 Λ?夕個實體區塊’每一實體區塊具有多個實體位 =些實體位址包括多個快速實體位址與多個慢速實體 ㈣且寫入資料至快速實體位址的速度快於寫入資料 =逮貧體位址的速度。本快閃記憶體控制器包括微處理 理肖閃5己憶體介面單元、主機介面單元與記憶體管 早7G快閃5己憶體介面單元輕接至微處理器單元，用以 轉接至快閃記憶體晶片。主機介面單元搞接至微處理器單 以输至一主機系統。記憶體管理單元麵接至微處 以輕接至微處理器單元，並且具有複數個程式碼用 =微處理器單元執行多個程序。微處理器單元用以將第 塊面與第二區塊面的實體區塊分組為多個實體單元並 j部t的實體單元分組為一資料區與一備用區，其中每 Λ體單元包括第一區塊面的實體區塊的其中之一與第二 7 201122811 PSPD-2009-0036 33086twf.doc/n 區塊面的實體區塊的其中之一。在此’微處理器單元更用 以從主機系統中接收對應第一主機寫入指令的第一資料， 其中第一資料對應一第一實體單元的一第一實體區塊，並 且此第一實體單元的第一實體區塊屬於上述第一區塊面。 此外’微處理单元更用以從備用區中選取一個實體單元 作為對應此第一實體單元的中途快取實體單元。再者，微 處理器单元更用以判斷此第一資料是否為小資料且對應此 第一實體單元的第一實體區塊的第一慢速實體位址:並 且，當此第一資料為小資料且對應此第一慢速實體位址 時，微處理器單元更用以將此第一資料暫存於中途快取實 體單元的第一實體區塊的快速實體位址的其中之一中，其 中此中途快取實體單元的第一實體區塊屬於上述第—區塊 面。 本發明範例實施例提出一種資料寫入方法，用於將來 自於-主機系統的多筆資料寫入至一快閃記憶體晶片中， 其中快閃錢體晶片具有多個實體區塊，每—實體區塊具 有多個實齡址，此些實触址包括彡錄速實體位址盘 ^固慢速^位址，並且寫人·至快速實體位址的速度 括：料至慢速實體位址的速度。本資料寫入方法包 、、統巾接好筆帛三:#料並且將此些帛三資料暫 發她中’其中此些第三資料是對應慢= 址中料寫人方法更包括#暫輕快速實體位 中之至少:筆第預定值時，將此些第三資料 弟一資枓的至少一部分以一同步方式寫入至 201122811 ι^5>κυ-/υ09-0036 33〇86twf.doc/n 對應的慢速實體位址中，其中此預定值不小於2。 本發明範例實施例提出一種資料寫入方法，用於將來 自於一主機系統的多筆資料寫入至一快閃記憶體晶片中， 其中此快閃記醴晶片具有第一區塊面與第二區塊面，第一 區塊面與第二區塊面分別地包括多個實體區境，每一實體 區塊具有多個實體位址’此些實體位址包括多個快速實體 位址與多個慢速實體位址’並且寫入資料至快速實體位址 擊 的速度快於寫入資料至慢速實體位址的速度。本資料寫入 方法包括將第一區塊面與第二區塊面的實體區塊分組為多 個實體單元並且將部分的實體單元分組為一資料區與一備 用區’其中每一實體單元包括第一區塊面的實體區塊的其 中之一與第二區塊面的實體區塊的其中之一。本資料寫入 方法也包括從主機系統中接收對應第一主機寫入指令的第 一資料，其中此第一資料對應第一實體單元的第一實體區 塊，並且此第一實體單元的第一實體區塊屬於上述第一區 塊面。本資料寫入方法也包括從備用區中選取—個實體單 鲁 元作為對應第/貫體單元的中途快取實體單元，並且判斷 第一資料是否為小資料且對應第一實體單元的第一實體區 塊的第一慢速實體位址。本資料寫入方法更包括當第—資 料為小資料且對應第一慢速實體位址時，將第一資料暫存 於中途快取實體單元的第一實體區塊的快速實體位址的其 中之一中，其中此中途快取實體單元的第一實體區塊屬於 上述第一區塊面。 基於上述，本發明範例實施例能夠大幅地縮短寫入資 201122811 i-b^u-zuuy-0036 33086twf.doc/n 料至快閃記憶體所需的時間，由 置的效能。 由此體儲存裝 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉實施例’並配合所附圖式作詳細說明如下。 ’ 【實施方式】 -般而言’快閃記憶體儲存裝置(亦稱，快閃記憶體儲 存糸統)包括㈣記紐晶片與控制器（亦稱，控制電 通常快閃記憶體齡裝置會與主齡統—起使用，以使主 機系統可將資料寫人至㈣記憶贿存裝置或從快閃記憶 體儲存裝置中讀取資料。另外，亦有快閃記憶體儲存裝置 是包括獻式快閃記碰與可執行於主機祕上以實質地 作為此嵌入式快閃記憶體之控制器的軟體。 圖1A疋根據本發明一範例實施例繪示使用快閃記憶 體儲存裝置的主機系統。 睛參照圖1A，主機系統1〇〇〇 一般包括電腦11〇〇與輸 入/輸出(mput/output，I/O)裝置11〇6。電腦1100包括微處 理器 1102、隨機存取記憶體(randotn access mem〇ry，mm) 1104、系統匯流排ii〇8以及資料傳輸介面111〇。輸入/輸 出裝·置1106包括如圖2B的滑鼠1202、鍵盤1204、顯示器 1206與印表機1208。必須瞭解的是，圖2B所示的裝置非 限制輸入/輸出裝置1106,輸入/輸出裝置11〇6可更包括其 他裝置。 在本發明實施例中快閃記憶體儲存裝置100是透過資 201122811 FbFD-2U09-0036 33086twf.doc/n 料傳輸介面mo與主機系統1000的其他元件耦接。藉由 微處理n 11〇2、隨機存取記紐1104與輸入/輸出裂置 1106的處理可將資料寫入至快閃記憶體儲存裝置1〇〇或從 快閃記憶體儲存裝f 100中讀取資料。例如，快閃記憶體 儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡 1214 或固態硬碟(Solid State Drive, SSD)1216。 一般而言’主機1000可實質地為可儲存資料的任意系 統。雖然在本範例實施例中，主機系統i 000是以電腦系統 來作說明’然而，在本發㈣—範例實施射主機系統 1000可以是數位相機' 攝影機、通信裝置、音訊播放器或 視訊播放nm例如，在域系統為數位相機(攝影 機)1310 Btj*，快閃§己憶體儲存裝置則為其所使用的sd卡 1312、MMC 卡 1314、記憶棒(memory stick)1316、CF 卡
1318或肷入式儲存裝置1320(如圖1C所示）。嵌入式儲存 裝置1320包括後入式多媒體卡（Embe(jded MMC eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主 機糸統的基板上。 圖2是繪示圖ία所示的快閃記憶體儲存裝置的概要 方塊圖。 請參照圖2,快閃記憶體儲存裝置1〇〇包括連接器 102、快閃記憶體控制器1〇4與快閃記憶體晶片1〇6。 連接器102是耦接至快閃記憶體控制器1〇4並且用以 耦接至主機系統1000。在本範例實施例中，連接器1〇2為 安全數位(secure digital，SD)介面連接器。然而，必須瞭解 11 201122811 PSPD-2009-0036 33086twf.doc/n 的是本發明不限於此’連接器102亦可以是通用序列匯流 排(Universal Serial Bus，USB)連接器、電氣和電子工程師協 會(Institute of Electrical and Electronic Engineers，IEEE) 1394連接器、高速周邊零件連接介面（peripheral
Component Interconnect Express，PCI Express)連接器、序列 先進附件(Serial Advanced Technology Attachment，SATA)連 接器、記憶棒(Memory Stick，MS)介面連接器、多媒體儲存 卡（Multi Media Card, MMC)介面連接器、小型快閃 (Compact Flash, CF)介面連接器、整合式驅動電子介面 (Integrated Device Electronics，IDE)連接器或其他適合的連 接器。 快閃記憶體控制器104會執行以硬體型式或韌體型式 實作的多㈣輯閘或控織令’並且根據域系統刚^ 的指令在快閃記憶體晶片106中進行資料的寫人、讀I 抹除等運作。 〃 圖3是根據本發明一範例實施例所繪示的快閃記 控制器的概要方塊圖。 ~ —請參照圖3，快閃記憶體控制器刚包括微處理 疋202、記憶體管理單元2〇4、主機介面單元 憶體介面單元208。 微處理器單元2〇2為快閃記憶體控制器刚的主^ 用以執行-記憶體管_體碼以與主機介面單元工早 ”快閃記憶體介面單元观等協同合作以 儲存裝置10G的各種運作。 心己憶體 12 201122811 r:^L»-z_-〇〇36 33086twf.doc/n 記憶體管理單元204是耦接至微處理器單元2〇2，用 以搭配微處理器單元202以使微處理器單元202執行根據 本範例實施例的資料存取機制與區塊管理機制，記憶體管 理單元204的運作將於以下配合圖式作詳細說明。 在本範例實施例中，記憶體管理單元2〇4是以一韌體 型式實作在快閃記憶體控制器1〇4中。例如，將包括多個 控制指令的記憶體管理單元204燒錄至一程式記憶體(例 如，唯§賣§己憶體(Read Only Memory，ROM))中並且將此程 式記憶體嵌入在快閃記憶體控制器1〇4中，當快.閃記憶體 儲存裝置100運作時，記憶體管理單元204的多個杵制指 令會由微處理器單元202來執行以完成根據本發明^施^ 的資料存取機制與區塊管理機制。 在本發明另一範例實施例中，記憶體管理單元204的 控制指令亦可錄式碼型_存於㈣記，隨^ ι〇6的 特定區域(例如，快閃記憶體晶#巾專肢魏系統資料的 系統區）中。此外，記憶體管理單元2〇4可具有一唯讀記憶 體（圖未示）’及一隨機存取記憶體（Random Ac°cJs ’ ramx圖未示）。其中，此唯讀記憶體具有一驅 動碼段，用以當快閃記憶體控制器104致能時，透過微處 ，單元202先執行該驅動碼段，以使微處理器 先將儲存於快閃記憶體晶片1〇6中之記憶體管 2〇4 送至記憶體管理單元204之隨機存取記憶體 乃另一乾例實施例中，記憶體管 13 201122811
Pt>FD-20〇y-〇〇36 33086twf.doc/n 理單元204亦可以一硬體型式實作在快閃記憶體控 104 中。 主機介面單元206是耦接至微處理器單元2〇2並且用 以接收與識別主機系統丨〇 〇 〇所傳送的指令與資料^也就是 忒，主機系統1〇〇〇所傳送的指令與資料會透過主機介面單 元206來傳送至微處理器單元2〇2。在本範例實施例中， 主機介面單元206是對應連接器1〇2為SD介面。然而， 必須瞭解的是本發明不限於此，主機介面單元21〇亦可以 ^ PATA 介面、USB 介面、IEEE 1394 介面、pci Εχρ職 介面、SATA介面、MS介面、MMC介面、CF介面、IDE 介面或其他適合的資料傳輸介面。 、快閃記憶體介面單元208是耦接至微處理器單元2〇2 並且用以存取快閃記憶體晶片1〇6。也就是說，欲寫入至 快閃記憶體晶片106的資料會經由快閃記憶體介面單元 208轉換為快閃記憶體晶片106所能接受的格式。 在本發明一範例實施例中，快閃記憶體控制器1〇4還 士括緩衝記憶體252。緩衝記憶體252是耦接至微處理器 單7L 202並且用以暫存來自於主機系統1〇〇〇的資料與指令 或來自於快閃記憶體晶片106的資料。 在本發明一範例實施例中，快閃記憶體控制器1〇4還 包$源管理單元254。電源管理單元254是_至微處 理益單元202並且用以控制快閃記憶體儲存裝置1〇〇 源。 ％ 在本發明一範例實施例中，快閃記憶體控制器1〇4還 14 201122811 ^ϋΐ?Ό^υ〇9-0036 33086twf.doc/n 包括錯誤校正單it 256。錯誤校正單元256 理器單元搬並且用以執行一錯誤校正程序以確保資= ^性。具體來說，當微處理器單元2〇2從主機系統ι〇〇〇 接收到主機寫入指令時，錯誤校正單元256會為對應此 主機寫入指令的寫人資料產生對應的錯誤檢查與校正碼 (Error Checking and Correcting Code，ECC Code)，並且微處
理器單元202會將此寫入資料與對應的錯誤校正碼寫入至 快閃記憶體晶片106中。之後，當微處理器單元2〇2從快 閃記憶體晶片.106中讀取資料時會同時讀取此資料對應的 錯誤杈正碼，並且錯誤校正單元256會依據此錯誤校正碼 對所讀取的資料執行錯誤校正程序。 請再參照圖2，快閃記憶體晶片106是快閃記憶體儲 存裝置100的儲存媒體，用以儲存來自於主機系統1000 的資料。快閃5己憶體晶片1 〇6是透過一資料匯流排(Data Bus)108與一晶片致能接腳(Chip Enable pin)u〇與快閃記 憶體控制器104耦接。在本範例實施例中，快閃記憶體晶 片106為多層記憶胞(Multi Level Cell，MLQNAND快閃記 憶體晶片。 圖4A是根據本發明一範例實施例所繪示的快閃記憶 體晶片的概要方塊圖，且圖4B是根據本發明一範例實施 例所繪示的實體區塊的概要方塊圖。 請參照圖4A與4B，快閃記憶體晶片106是由一個快 閃記憶體晶粒(die)402所組成。必須瞭解的是，雖然本發 明範例實施例快閃記憶體晶片106是由1個快閃記憶體晶 15 201122811 ^5ϋ"υ-^υυν-0036 33086twf.doc/n 粒所組成’然而’本發明不限於此，在本發明另一範例實 施例中，快閃記憶體晶片可由多個快閃記憶體晶粒所組成。 快閃記憶體晶粒402具有第一區塊面(Plane)412與第 二區塊面414。第一區塊面412具有實體區塊 422(0)〜422(N)，並且第二區塊面414具有實體區塊 424(0)〜424(N)。實體區塊為抹除之最小單位。亦即，每一 實體區塊含有最小數目之一併被抹除之記憶胞。每一實體 區塊通常會分割為數個實體位址(即，實體頁面(page))。由 於在本範例實施例中，快閃記憶體晶片1 〇6為MLC NAND # 快閃記憶體晶片’因此，實體頁面為程式化(program)的最 小單元。換言之，實體頁面為寫入資料或讀取資料的最小 單元。每一實體頁面通常包括使用者資料區與冗餘區。使 用者資料區用以儲存使用者的資料，而冗餘區用以儲存系 統的資料（例如，錯誤檢查與校正碼(Error Checking and Correcting Code，ECC Code)。在本範例實施例中，每一實 體頁面的容量為8千位元組(kilobyte，KB)。此外，在本範 例只把例中’快閃5己憶體晶片1〇6為2層記憶胞快閃記憶 鲁 體晶片’並且實體區塊422(0)〜422(N)與實體區塊 424(0)~424(N)的實體位址依據其程式化速度可區快速實 體位址（亦稱為快速頁面）與慢速實體位址（亦稱為慢速頁 面）。特別是，寫入資料至快速實體位址的速度是遠快於寫 入資料至丨文速實體位址的速度。例如，以實體區塊430(8+1) 為例，實體區塊的第（0)實體位址、第(2)實體位址、第(4) 貫體位址…第(K-1)為快速實體位址，而第（1)實體位址、第 16 201122811 f^u-2009-0036 33086twf.doc/n (3)實體位址、第（5)實體位址…第(K)實體位址為慢速實體 位址，其中K為奇整數。然而，必須瞭解的是，在本發明 另一範例實施例中’快閃記憶體晶片106亦可為3層記憶 胞快閃記憶體晶片、4層記憶胞快閃記憶體晶片或其他多 層記憶胞快閃記憶體晶片。
值得一提的是，在本範例實施例中，第一區塊面412 與第二區塊面414是配置在快閃記憶體晶粒402中，並且 快閃記憶體控制器104透過單一資料匯流排1〇8傳送資料 至第一區塊面412與第二區塊面414或從第一區塊面412 與第二區塊面414中接收資料。然而，在快閃記憶體晶片 具有多個快閃記憶體晶粒的例子中’第一區塊面412與第 —區塊面414亦可以是配置在不同快閃記憶體晶粒中，並 且快閃記憶體控制器1〇4透過不同的資料匯流排來分別地 傳輪資料至第一區塊面412與第二區塊面414。 在本範例實施例中，每—實體區塊的實體頁面數為有 128 ’然而，必須瞭解的是，本發明不限於此，每一實體區 ，的實體頁面數亦可為192、256或其他適當頁面數。此 ，、’第一區塊面412與第二區塊面414的實體區塊通常也 =被分組為數個區域(z〇ne)，以每一獨立的區域來管理 作=422(0—)〜422(N)與實體區塊424(())〜424(N)可增 執行的平行程度且簡化管理的複雜度。 ’、 牌窜此外’快閃記憶體控制器104的微處理器單元202备 包i夕區塊面412與第二區塊面414的實體區塊邏輯地八 、、且為多個實體單元來管理。例如，〗個實體單元包括^ 17 201122811 PSPD-2009-0036 33086twf.doc/n 實體區塊’並且以實體單元作為抹除的單位。在本發明範 例實施例中，實體區塊422⑼〜422⑼與實體區塊 424(0)〜424(N)會被邏輯地分組為實體單 43_”必須瞭解的是’儘f本制實施例是以2 個實體區塊所組成的實體單元來進行管理。然而，本發明 不限於此，在本發明另一範例實施例中，丨個實體單元 可由3個以上的實體區塊所組成。 ' ’、
憶體:二:據本發明一範例實施例繪示管理快閃記 必須瞭解的是，在此描述快閃記憶體之實體區 體區塊是邏輯上的概念。也就是說，快閃記憶體之實體區 塊的實際位置並未更動，而是邏輯上對快閃記憶體的實體 區塊進行操作。 肢 請參照圖5 A，微處理器單元202會將實體單元 430(0)〜430(N)邏輯地分組為系統區3〇2、儲存區3〇4與取 代區306。
邏輯上屬於系統區302的實體單元用以記錄系統資 料，其中此系統資料包括關於快閃記憶體晶片的製造商與 型號、母一快閃記憶體晶粒的區塊面數目，每—區塊面的 實體區塊數、每一實體區塊的頁面數等。 邏輯上屬於儲存區304的實體單元是用以儲存主機系 統1000所寫入的資料。也就是說，快閃記憶體儲存農^ 100會使用分組為儲存區304的實體單元來實際地儲存主 18 201122811 FSFD-2009-0036 33086twf.doc/n 機系統1000所寫入的資料。特別S，在本範例實施例中， 微處理器單元202將儲存區304的實體單元更分纟且為 區她與備用區獅。資料⑤304a的實體單元就是主= 系統1000所存取之邏輯單元所映射的實體單元。也就曰 說，資料區304a的實體單元為儲存有效資料的單元。備 區304b的實體單元是用以輪替資料區3〇知中的實體單 元。因此，在備用區304b中的實體單元為空或可使用的單 元，即無5己錄寅料或;|示§己為已沒用的無效資料。也就是戈， 資料區304a與備用區306b的實體單元會以輪替方式來儲 存主機系統1000對快閃記憶體儲存裝置100寫入的資料。 請同時參照圖5B〜5D，例如，當快閃記憶體控制器 104從主機系統1000中接收到主機寫入指令而欲寫入資料 至資料區304a的實體單元430(S+1)時，微處理器單元2〇2 會從備用區304b中提取實體單元430(D+1)來輪替資料區 304a的實體單元430(S+1)。然而，當微處理器單元2〇2將 新資料寫入至貫體單元430(D+1)的同時，微處理器單元 202不會立刻將實體單元43〇(s+1)中的所有有效資料搬移 至貫體單元430(D+1)而抹除實體單元430(S+1)。具體來 說’微處理器單元202會將實體單元430(S+1)中欲寫入實 體位址之前的有效資料（即，第〇實體位址與第1實體位址) 複製至貫體單元430(D+1)(如圖5B所示），並且將新資料 (即，實體單元310-ffHl)的第2實體位址與第3實體位址) 寫入至實體單元430(D+1)(如圖5C所示）。此時，微處理 器單元202即完成寫入的動作。因為實體單元430(S+1)中 201122811 PSPD-2U〇y-0036 33086twf.doc/n 的有效資料有可能在下個操作(例如，域寫人指令）中變 成無效，因此立刻將實體單元獨(s+1)中的所有有效 搬移至替換實體單it43〇(D+1)可能會造成無謂的搬移。在 本範例實施例中，暫時地維持此等母子暫態關係(即，實體 單元43G(S+1)與實體單元43Q(D+1))的動作稱為開 母子單元。
之後，當需要將實體單元430(S+1)與實體單元 430(D+1)的内容真正合併時，微處理器單元2〇2會將實體 單元430(S+1)與實體單元430(D+1)整併為—個實體單元， 由此提升區塊的使用效率，在此，合併母子單元的動作稱 為關閉(close)母子單元。例如，如圖5D所示，當進行關閉 母子單元時，微處理器單元202會將實體單元43〇(s+1)中 剩餘的有效資料（即’第4實體位址頁〜第κ實體位址)複 製至替換實體單元433(D+1)，然後將實體單元43〇(s+1) 抹除並關聯至備用區304b，同時，將實體單元43〇(D+1) 關聯至資料區304a。
邏輯上屬於取代區306中的實體單元是替代實體單 元。例如，快閃s己憶體晶片106於出薇時會預留4%的實 體區塊作為更換使用。也就是說’當系統區3〇2與儲存區 304中之貫體早元損毁時，預留於取代區306中的實體單 元是用以取代損壞的實體單元（即，壞實體區塊(bad block))。因此’倘若取代區306中仍存有正常之實體區塊 且發生實體區塊損毀時，記憶體管理模組204會從取代區 306中提取正常的實體區塊來更換損毁的實體區塊。倘若 20 201122811 F^U-2U〇9-〇〇36 33086twf.doc/n =區306中無正常之實體區塊且發生實體區塊損毁時， 則快閃記憶雜縣置⑽將會被宣告衫人賴㈣化 protect)狀態，而無法再寫入資料。
特別是，系統區302、儲存區304與取代區3〇6之實 體早凡的數量會依據不_快閃記憶體規格而有所不同。、 此外」必須瞭解的是’在㈣記憶雜存裝置則的運作 中’實體單元關聯至系統區3G2、儲存區綱與取代區3〇6 的分組關係會動態地變動。例如，當儲存區中的實體單元 損，時而娜代區的實料元取代時，卿本取代區的實 體單元會被關聯至儲存區。 在本範例實施例中，微處理器單元2〇2配置邏輯位址 給主機系統1000以利於在以上述輪替方式的實體單元中 進行資料存取。此外，微處理器單元202會將所提供的邏 輯位址分組為邏輯單元460(0)〜460(H)，並且將邏輯單元 460(0)〜460(H)映射至資料區304a的實體單元(如圖5A所 示）。 例如’在邏輯單元460(0)是映射於實體單元43〇(S+l) 的例子中，當主機系統1000欲將資料寫入至屬於邏輯單元 460(0)的邏輯位址時，微處理器單元2〇2會根據一配置單 元（圖未示）或一運算式來識別此邏輯位址所屬的邏輯單元 460(0)。之後’微處理器單元2〇2會根據邏輯單元_實體單 元映射表(logical unit-physical unit mapping table)來識別映 射邏輯單元460(0)的實體單元430(S+1);從備用區304b 中提取實體單元430(D+1);並且將實體單元430(S+1)中的 21 201122811 PSPD-2009-0036 33〇86twf.doc/n 有效舊與域“麵 然後’微處理器單元-會更新邏輯单: 雜單元働⑼錄映射至實體單元 ^特別是’在本範例實施财，除了上述—般寫入操作 -5B〜5D所不)之外，微處理器 ％ 3_中提—取實體單元作為中途快取實體單元，並且 實體位址的小資料暫存於巾途快取倾單元内的
'、、實-位址中。特別是，微處理器單元202會將多筆暫 存於中途錄龍單元㈣·步軸式化至此些資料所 ^應的慢速實體位址巾，以提升寫人㈣的速度。在此， 當欲寫入之資料為小於或等於—個實體錄(即，實體頁面 的容量時，微處理器單元搬會將此資料視為小資料。例 如丄如上所述，每—實體位址的容量為8KB，因此微處理 器單元202會將資料量小於或等於㈣的資料視為小資 料。 、
圖6〜14是根據本發明一範例實施例所繪示之寫入連 續小資料的範例。 請參照圖6，假設在邏輯單元46〇(〇)是映射實體單元 430(s+1)的狀態下，倘若主機系統1000下達第一主機寫入 指令來從邏輯單元楊⑼的第(〇)邏輯位址開始寫入資料且 欲寫入的資料為小資料時，微處理器單元2〇2會從備用區 304b中提取貫體單元430(：D+1)並且微處理器單元2〇2會判 畊用於寫入此主機寫入指令的資料之實體單元430(D+1) 22 201122811 PSPD-2009-0036 33086twf.doc/n 的第(〇)，體位址(即，實體區塊422(D+1)的第(〇)實體位址) 為快速實體位址。基此，微處理器單元2〇2會將對應此主 機寫入指令的資料直接地寫入至實體單元43〇(D+1)的實 體區塊422(D+1)的第（〇)實體位址中。值得一提的是，如上 所述，快閃記憶體晶片1〇6的程式化是以實體位址為單 位，因此倘若對應主機寫入指令的資料的大小不滿一個實 體位址時，微處理器單元202會將資料填補為一個實體位 鲁 址的大小來進行程式化。 清參照圖7，倘若在圖6所示的狀態下主機系統1〇〇〇 下達第二主機寫入指令來從邏輯單元46〇(〇)的第（1)邏輯位 址開始寫入資料且欲寫入的資料為小資料時，微處理器單 元202會判斷用於寫入此主機寫入指令的資料之實體單元 430(D+1)的第（1)實體位址(即，實體區塊424(D+1)的第(〇) 實體位址)為快速實體位址。基此，微處理器單元2〇2會將 對應此主機寫入指令的資料直接地寫入至實體單元 430(D+1)的實體區塊424(〇)的第(〇)實體位址中。 φ 請參照圖8，倘若在圖7所示的狀態下主機系統1〇〇〇 下達第三主機寫入指令來從邏輯單元46〇(〇)的第(2)邏輯位 址開始寫入資料且欲寫入的資料為小資料時’微處理器單 元202會判斷用於寫入此主機寫入指令的資料之實體單元 430(D+1)的第(2)實體位址(即，實體區塊422(D+1)的第⑴ 實體位址)為慢速實體位址。基此，微處理器單元202會從 備用區304b中提取實體單元430(D+2)作為對應實體單元 430(D+1)的中途快取實體單元，並且將對應此主機寫入指 23 201122811 PSPD-2009-0036 33086twf.doc/n 令的資料暫存至中途快取實體單元430(D+2)的快速實體 位址（即，實體區塊422(D+2)的第(〇)實體位址）。在此，中 途快取實體單元430(D+2)的實體區塊亦稱為中途快取實 體區塊。 請參照圖9，倘若在圖8所示的狀態下主機系統1〇〇〇 下達第四主機寫入指令來從邏輯單元460(0)的第（3)邏輯位 址開始寫入貧料且欲寫入的貢料為小資料時，微處理器單 元202會判斷用於寫入此主機寫入指令的資料之實體單元 43〇(D+l)的第(3)實體位址(即，實體區塊424(D+1)的第（1) 實體位址)為慢速實體位址。基此，微處理器單元202會將 對應此主機寫入指令的資料暫存至中途快取實體單元 430(D+2)的快速實體位址(即，中途快取實體區塊424(D+2) 的第（0)實體位址）。 請參照圖10’倘若在圖9所示的狀態下主機系統1〇〇〇 下達第五主機寫入指令來從邏輯單元460(0)的第(4)邏輯位 址開始寫入資料且欲寫入的資料為小資料時，微處理器單 元202會判斷用於寫入此主機寫入指令的資料之實體單元 430(D+1)的第(4)實體位址(即，實體區塊422(D+1)的第(2) 實體位址)為快速實體位址。基此，微處理器單元202會將 暫存於中途快取實體單元430(D+2)中對應實體單元 430〇D+1)的第（2)實體位址與第（3)實體位址的資料複製回 實體區塊422(D+1)的第（1)實體位址與實體區塊424(D+1) 的第（1)實體位址中’之後再將對應此主機寫入指令的資料 寫入至實體單元430(D+1)的實體區塊422(D+1)的第(2)實 24 201122811 FSFU-2U09-0036 33086twf.doc/n 體位址中。值得提的是，由於對應實體單元43〇(D+l) 的第⑺實體位址與第（3)實體位址已複製回實體區塊 422(D+1)的第⑴實體位址與實體區塊424(D+1)的第⑴實 體位址中’因此暫存於中途快取實體單元43〇(D+2)的中途 快取實體區塊422(D+2)的第（0)實體位址與中途快取實體 區塊424(D+2)的第（〇)實體位址中的資料會被標記為無效 資料。 特別是’實體區塊422(D+1)與實體區塊424(D+1)是 分別地屬於第一區塊面412與第二區塊面414，因此微處 理器單元202會以同步方式將對應實體單元430(D+1)的第 (2)實體位址與第（3)實體位址的資料程式化至實體區塊 422(D+1)的第（1)實體位址與實體區塊424(d+1)的第（1)實 體位址中。基此’寫入資料的時間可有效地被縮短。例如， 在本範例實施例中，由於第一區塊面412與第二區塊面414 是配置在同一個快閃記憶體晶粒402中，微處理器單元202 疋使用雙頁面寫入(two plane program)指令或雙頁面複製 回存(two plane copyback)指令來同步地將兩個實體位址的 資料從中途快取實體單元430(D+2)中複製至實體單元 430(D+1)。必須暸解的是，同時寫入之實體位址不限於兩 個，亦可以是三個或其他多數個實體位址。 值得一提的是，在本發明另一範例實施例中，當第一 區塊面412與第二區塊面414是配置在不同快閃記憶體晶 粒時’例如，微處理器單元202是以交錯模式(interleave m 〇 de)將兩個實體位址的資料以部分同步方式從中途快取 25 201122811
Fb>FU-2Uuy-〇〇36 33086twf.doc/n 實體單元430(D+2)中複製至實體單元43〇(D+1)。具體來 說，寫入資料至快閃記憶體晶粒的程序可區分為資料傳輸 (transfer)以及資料程式化(pr〇gram)兩個部分。當主機系統 1000欲在快閃記憶體儲存裝置1〇〇中儲存資料時，快閃記 憶體控制器104的微處理器單元202會透過資料輸入/輸出 匯流排將資料傳輸至快閃記憶體晶粒内的缓衝區，之後快 閃記憶體晶粒會將緩衝區内的資料程式化至快閃記憶體模 組晶粒的記憶胞中。在此所謂交錯模式，就是在使用同一 條資料輸入/輸出匯流排傳輸資料的兩個快閃記憶體晶粒 的例子中，利用其中一個快閃記憶體晶粒正執行資料程式 化的期間傳送資料給另一個快閃記憶體晶粒。接著，在兩 個快閃記憶體晶粒中至少部分的資料是以同步地方式被程 式化至對應的記憶胞中。 請參照圖11，倘若在圖10所示的狀態下主機系統 1000下達第六主機寫入指令來從邏輯單元460(0)的第（5) 邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處 理器單元202會判斷用於寫入此主機寫入指令的資料之實 體單元430(D+1)的第（5)實體位址(即’實體區塊424(D+1) 的第(2)實體位址)為快速實體位址。基此，微處理器單元 202會將對應此主機寫入指令的資料直接地寫入至實體單 元430(D+1)的實體區塊424(D+1)的第（2)實體位址中。 請參照圖12’倘若在圖η所示的狀態下主機系統 1000下達第七主機寫入指令來從邏輯單元460(0)的第(6) 邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處 26 201122811 r〇rj-f-^009-0036 33086twf.doc/n 理器單元202會判斷用於寫入此主機寫入指令的資料之實 體單元430(D+1)的第（6)實體位址（即，實體區塊422(D+1) 的第（3)實體位址)為慢速實體位址。基此，微處理器單元 202會將對應此主機寫入指令的資料暫存至中途快取實體 單元430(D+2)的快速實體位址（即，中途快取實體區塊 422(D+2)的第(2)實體位址）。 請參照圖13,倘若在圖12所示的狀態下主機系統 1000下達第八主機寫入指令來從邏輯單元460(0)的第（7) 邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處 理器單元202會判斷用於寫入此主機寫入指令的資料之實 體單元430(D+1)的第⑺實體位址（即，實體區塊424(D+1) 的第（3)實體位址)為慢速實體位址。基此，微處理器單元 202會將對應此主機寫入指令的資料暫存至中途快取實體 單元430(D+2)的快速實體位址（即，中途快取實體區塊 424(D+2)的第(2)實體位址）。 請參照圖14,倘若在圖13所示的狀態下主機系統 1〇〇〇下達第九主機寫入指令來從邏輯單元460(0)的第（8) 邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處 理器單元202會判斷用於寫入此主機寫入指令的資料之實 體單元430(D+1)的第（8)實體位址(即，實體區塊422(D+1) 的第(4)貫體位址)為快速貫體位址。基此，微處理器單元 202會將暫存於中途快取貫體單元43〇(d+2)中對應實體單 元430(D+1)的第⑹貫體位址與第⑺實體位址的資料複製 回實體區塊422(D+1)的第(3)實體位址與實體區塊424(D+1) 27 201122811 ^briJ-^uuy-0036 33086twf.doc/n
的第(3)實體位址中，之後再將對應此主機寫入指令的資料 寫入至實體單元430(D+1)的實體區塊422(D+1)的第(句實 體位址中。並且，暫存於中途快取實體單元43〇(D+2)的中 途快取實體區塊422(D+2)的第（2)實體位址與中途快取實 體區塊424(D+2)的第（2)實體位址中的資料會被標記為無 效資料。同樣的’實體區塊422(D+1)與實體區塊424(D+1) 是分別地屬於第一區塊面412與第二區塊面414，因此微 處理器單元202會同步地將對應實體單元43〇(D+1)的第(6) 實體位址與第（7)實體位址的資料程式化至實體區塊 422(D+1)的第(3)實體位址與實體區塊424(D+1)的第(3)實 體位址中。基此，寫入資料的時間可有效地被縮短。 。。在本範例實施例中，當中途快取實體單元所對應的實 月豆單元的貫體位址已被寫滿資料時，微處 單
對齡途快取實趙單元進行抹除操作，i且 體早70關聯至備用區3G4b。值得-提的是，在快閃記憶體 裝置100的運作期間，微處理器單元202可為多個邏輯單 元所映射之實辟元配置中賴取實體單元。也就是說， 在備用區304b有足夠可用實體區塊下，微處理器單元2〇2 地為㈣賴單元所映射之實料元崎中途快取 貫體早TG，以提升寫入資料的速度。 斤速^^述範例，微處理器單S搬會先將欲程式化至 速二體立:tr、資料暫存於對應的中途快取實體單元的 信^ 巾 #暫存的小㈣的數量達到-預定 、再使用同步程式化的方式將對應於多個慢逮實體位址 28 201122811 ^6ku-zu09-0036 33086twf.doc/n 的小資料一起寫入至實體單元中，由此提升資料寫入的效 率。值得一提是在上述範例，由於快閃記憶體晶片1〇6為 2層記憶胞快閃記憶體晶片，因此，當在實體單元中連續 寫入2筆屬於慢速實體位址的資料時，微處理器單元2〇2 就會將暫存的小資料寫入至對應的實體位址中。基此，此 預定值是設定為2。然而’必須瞭解的是，本發明不限於 此’此預定值可因不同的多層記憶體快閃記憶體晶片而對 應的設定為其他適當的數值。 例如，以上述圖6〜圖10所述的主機寫入指令為例， 在本範例實施例中，程式化5個主機系統指令所需的時間 包括程式化5個快速實體位址的時間以及程式化丨個慢速 貫體位址的時間。然而’在同樣的例子中，在傳統的寫入 方法中’程式化5個主機系統指令所需的時間包括程式化 3個快速實體位址的時間以及程式化2個慢速實體位址的 時間。如上所述’由於寫入資料至快速實體位址的時間是 遠快於寫入資料至慢速實體位址的時間。因此，相較於傳 統的資料寫入方法’在多執行2次程式化快速實體位址而 能節省1次程式化慢速實體位址的情況下，本範例實施例 的快閃記憶體儲存裝置1〇〇能夠大幅縮短寫入資料所需的 時間。 依據上述原理’在3層記憶胞(three bits per cell)或其 他數目多層記憶胞之MLC NAND型快閃記憶體中，亦可 將要寫入丨笑速貫體位址之資料先暫存至中速或快速實體位 址，或將要寫入慢速或中速實體位址之資料先暫存至快速 29 201122811 ^bi-u-^uuy-0036 33086twf.doc/n 實體位址。之後，當暫存於快速實體位址的資料的大小相 荨於多頁面複製回存(multi-plane copyback)指令或多頁面 寫入指令(multi-plane program)指令可在一次寫入程序内寫 入之預定實體位址數目時，再利用多頁面複製回存指令或 多頁面寫入來將所暫存的資料寫入至對應的中速實體位址 或慢速實體位址中。 同樣地’在另一範例實施例中，在3層記憶胞(three bits per cell)或其他數目多層記憶胞之ML(： NAND型快閃記憶 體中’亦可將要寫入慢速實體位址之資料先暫存至中速或 快速實體位址’或將要寫入慢速或中速實體位址之資料先 暫存至快速實體位址。之後，當暫存於快速實體位址的資 料的大小不小於二個頁面時，再利用交錯模式(interleave mode)將此等實體位址的資料以部分同步方式從快速實體 位址寫入至對應的中速實體位址或慢速實體位址中。 圖15是根據本發明一範例實施例所繪的資料寫入的 流程圖。 請參照圖15’在步驟S1501中微處理器單元2〇2從主 機系統1000接收主機寫入指令與對應此主機寫入指令的 資料。 在步驟S1503中微處理器單元搬依據此域寫入指 令對應的邏輯位址判斷此邏輯位址所屬的邏輯單元，並且 ，據邏輯單元-實體單元映射表獲知此邏輯單元所映射之 實體單元，並且在步驟S1505中微處理器單元2〇2判斷 應此主機寫入指令的資料是否為小資料。 30 201122811 ^υ-ζυ09-0036 33086twf.doc/n 倘若對應此主機寫入指令的資料非為小資料，則在步 驟Si507十微處理器單元2〇2會執行一般寫入操作程序(如 圖5B〜5C所不)將此資料寫入至所映射的實體單元中。 倘若在步驟S1505中判_應此主機寫入指令的資料 為小資料’則在步驟S1509中微處理器單元2〇2會判斷此 資料所對應的實齡址(即，此域g人指令對應的賴位 址所映射之實體恤為錢實體她。倘若此資料所 對應的實體位址為快速實ϋ位址，貞彳在步驟SbU中微處 理器單元2G2會判斷是否存有對應此邏輯單元所映射之實 體單元的中途快取實體單元。 捣右無存有對應此邏輯單元所映射之實體單元的中 途快取實體單元時’則在步驟S1513巾微處理器單元2〇2 會將資料直接寫人至此資料所對應的實體位址 6 與圖7的運作所示）。 倘若存有對應此邏輯單元所映射之實體單元的中途 快取實體單元時’則在步驟S1515中微處理器單元搬會 判斷在對應的巾途快取實體單元巾是否存有有效資二 (即」對應此主機寫人指令之實體位址之前之實體位址的有 效資料是否被暫存於對應的中途快取實體單元中）。 倘若在步驟S1515中判斷在對應財途快取實體 中無存有有效資料時，則步驟S1517微處理器單元2〇2合 將資料直接寫人至此資料所對應的實體健巾(如圖^ ς 運作所示）。倘若在對應的中途快取實體單元中存有 料時，則在步驟S⑸9中微處理器單元2〇2會從對應^ 201122811 0036 33086twf.doc/n 途快取實體單το巾複S有效資料至此賴單元所映射之實 體單元’並且之後將㈣寫人至此資料所對應的實體位址 中（如圖1〇的運作所示）。 倘J在步驟si5〇9*_此請所對應的實體位址非 為快速貫體位址，則在步驟S1521中微處理器單元2〇2會 判斷是否存有對應此邏輯單元所映射之實體單元的中途快 取貫體單元倘若存有對應此邏輯單元所映射之實體單元 的中途快取實體單元時，則在步驟S1523中微處理器單元 202會將資料暫存於至此中途快取實體單元的快速實體位 址中（如圖9、圖12與圖13的運作所示）。 倘若在步驟S1521中判斷無存有對應此邏輯單元所映 射之貫體單元的中途快取實體單元時，則在步驟S1525中 微處理器單元202會從備用區3〇4b中提取一個實體單元作 為對應的中途快取貫體單元，並且將資料暫存於至所提取 之中途快取實體單元的快速實體位址中（如圖8的運作所 示）。 綜上所述，本發明範例實施例的資料寫入方法會將對 應慢速實體位址的多筆小資料暫存於中途快取實體單元的 快速貫體位址中，並且之後藉由同步地於多個區塊面的實 體區塊中執行程式化指令以將此些小資料以平行的方式寫 入至對應的慢速實體位址中。基此，寫入資料所需的時間 可有效地被縮短，進而快閃記憶體儲存裝置的效能可有效 地被提升。 雖然本發明已以實施例揭露如上，然其並非用以限定 32 201122811 ^^09-0036 33086twf.d〇c/n 本發明’任何所屬技術領域中具有通常知識者，在不脫離 本發明之精神和範圍内，當可作些許之更動與潤飾，故本 發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A是根據本發明一範例實施例繪示使用快閃記憶 體儲存裝置的主機系統。 φ 圖1B是根據本發明範例實施例所繪示的電腦、輸入/ 輸出裝置與快閃記憶體儲存裝置的示意圖。 圖1C是根據本發明另一範例實施例所繪示的主機系 統與快閃記憶體儲存裝置的示意圖。 圖2是綠示圖1A所示的快閃記憶體儲存裝置的概要 方塊圖。 圖3疋根據本發明一範例實施例所繪示的快閃記憶體 控制器的概要方塊圖。 圖4A疋根據本發明一範例實施例所緣示的快閃記憶 鲁體晶片的概要方塊圖。 圖4B疋根據本發明一範例實施例所緣示的實體區塊 的概要方塊圖。 圖5A〜5D根據本發明一範例實施例繪示管理快閃記 憶體晶片的示意圖。 ^ 3 6 14疋根據本發明一範例實施例所緣示之寫入 小資料的範例。 圖15是根據本發明一範例實施例所繪的資料寫入的 201122811 r^ru-zuuy-0036 33086twf.doc/n 流程圖。 【主要元件符號說明】 1000 :主機系統 1100 :電腦 1102 :微處理器 1104:隨機存取記憶體 1106 :輸入/輸出裝置 1108:系統匯流排 * 1110 :資料傳輸介面 1202 :滑鼠 1204 :鍵盤 1206 :顯示器 1208 :印表機 1212 :隨身碟 1214 :記憶卡 1216 :固態硬碟 φ 1310 :數位相機 1312 : SD 卡 1314 : MMC 卡 1316 :記憶棒 1318 : CF 卡 1320 :嵌入式儲存裝置 100 :快閃記憶體儲存裝置 102 :連接器 34 33086twf.doc/n 201122811 1 ΟΑ 104 :快閃記憶體控制器 106 :快閃記憶體晶片 108 :貧料匯流排 110 :晶片致能接腳 202 :微處理器單元 204 :記憶體管理單元 206 :主機介面單元 208 .快閃記憶體介面單元 252 :緩衝記憶體 254 :電源管理單元 256 :錯誤校正單元 402 :快閃記憶體晶粒 412 :第一區塊面 414 :第二區塊面 422(0)〜422(N)、424(0)〜424(N):實體區塊 430(0)〜430(N):實體單元 460(0)〜460(H):邏輯單元 302 :系統區 304 :儲存區 304a :資料區 304b :備用區 306 :取代區 S1501、S1503、S1505、S1507、S1509、S1511、S1513、 S1515、S1517、S1519、S152卜 S1523、S1525 :資料寫入 的步驟 35

Claims (1)

  1. 201122811 r〇ru-^\j\jy~0036 33086twf.doc/n 七、申請專利範圍： 1. 一種快閃記憶體儲存系統，包括： 一快閃記憶體晶片，具有多個實體區塊，每一該些實 體區塊具有多個實體位址，該些實體位址包括多個快速實 體位址與多個慢速實體位址，並且寫入資料至該些快速實 體位址的速度快於寫入資料至該些慢速實體位址的速度； 以及
    、—快閃記憶體控制器，耦接至該快閃記憶體晶片，用 以執行至少下列程序： 一從一主機系統中接收多筆第三資料並且將該些第 二資料暫存至該些快速實體位址中，其中該些第三資 料之寫入位址是對應至該些慢速實體位址；以及 當暫存至該些快速實體位址中的該些第三資料之 數量達到一預定值時’將該些第三資料中之至少二筆 第f資料的至少一部分以一同步方式寫入至該些第 三資料對應的該些慢速實體位址中，其中該預 小於2。
    2·如申吻專利範圍第1項所述之快閃記憶體儲存 、·死’其中該快閃記憶體晶片包括多個區塊面，並且每― 些實體區塊屬於該些區塊面的其中之一， 1 其中δ玄些第二資料對應的該些慢速實體位址 該些區塊面之中列的區塊面。 I 3·如申請專利範圍第】項所述之快閃記憶體儲存 、、先，其中該快閃記憶體“包括多個㈣記憶體晶粒，且 36 ^009-0036 33086twf.doc/n 201122811 每j些實體區塊屬於該些快閃記憶體晶粒的其中之一， 該此㈣些慢速實齡址是屬於 該二陕門》己隐體曰曰粒之中不同的快閃記憶體晶粒。 統項料之快閃記憶體儲存系 該些^快閃職㈣器細龍流軸接至 5如中請專利範圍第i項所述之快閃記憶體_系 、·/、從該主機系統中接收該些第三資料並且將該此第 三貧料暫存至該些快速實體位址中的程序包括：二第 (a)從該主機系統中接收—筆資料； …（^)判斷該筆資料是否對應至該些慢速實體位址，且备 5亥筆貝料對應至該些慢迷實體健巾時，職^ :該些第三資料的其中之—且暫存至該些快速實= Ί ，以及 (c)判斷暫存至該些快速實體位址中的該些第三資 之數量是否達_預定值，並且倘若暫存至該些快^實 位址中輯些第三資料之數量未達_預定值 驟 ⑷與步驟(b)。 艾驟 6· 一種快閃記憶體儲存系統，包括： -快閃記憶體晶片’具有一第一區塊面與一第二區塊 面，其中該第-區塊面與該第二區塊面分別地包括多個實 體區塊，每—該些實體區塊具有多個實體位址，該些實體 位址包括多個快速實體位址與多個慢速實體位址，並且寫 37 201122811 ri>riJ-zuuy-0036 33086twf.doc/n 入資料至該些快速實體位址的速度快於寫入資料至該些慢 速實體位址的速度； 一連接器，用以耦接至一主機系統；以及 一快閃記憶體控制器，耦接至該快閃記憶體晶片與該 連接器，用以執行至少下列動作： 將該第一區塊面與該第二區塊面的該些實體區 塊分組為多個實體單元並且將部分的該些實體單元 分組為一資料區與一備用區，其中每一該些實體單元 包括該第一區塊面的該些實體區塊的其中之一與該 第二區塊面的該些實體區塊的其中之一； 從該主機系統中接收對應一第一主機寫入指令 的一第一資料，其中該第一資料對應該些實體單元之 中一第一實體單元的一第一實體區塊，並且該第一實 體單元的該第一實體區塊屬於該第一區塊面； 從該備用區的該些實體單元之中選取一個實體 單元作為對應該第一實體單元的一中途快取實體單 元； 判斷該第一資料是否為一小資料並且對應該第 一實體單元的該第一實體區塊的該些慢速實體位址 之中的一第一慢速實體位址；以及 當該第一資料為該小資料且對應該第一慢速實 體位址時，將該第一資料暫存於該中途快取實體單元 的一第一實體區塊的該些快速實體位址的其中之一 中， 38 201122811 raru-^〇09-0036 33086twf.doc/n 其中該中途快取實料元_第—實體 於該第一區塊面。 瓜蜀 7.如申料利㈣第6項所述之快閃滅體儲 統，其中該快閃記憶體控制器更用以執行下列動作：系 〃麟主機系統中接收對應―第二主機寫人指令的„ 第一資料’其中料二I料對應該些實體單元之中 —
    貫體早兀的-第二實體區塊，並且該第—實體單元的該 二實體區塊屬於該第二區塊面； 乐 —判斷該第二資料是否為—小#料且對應該第— 單兀的該第二實體區塊的該些慢速實體位址之巾的— 慢速實體位址；以及 #一 當該第二資料為該小資料且該第二資料對 慢速實體健時，將該第二資料暫存於該中途快^實^ 兀的一第二實體區塊的該些快速實體位址的其中之一中， 其巾該巾途快取實體單元的該第二實魏塊屬於該 第二區塊面。 8.如申請專利制第7項所述之㈣記憶體儲 統，其中該快閃記憶體控制器更用以執行下列動作· μ —從該中途快取實體單元中讀出該第一資料與該 資料並且將該第一資料與該第二資料分別地寫入至^ : 慢速實體位址與該第二慢速實體位址中，. "一 其中至少部分的該第一資料與至少部分的該第二次 料是以-同步方式被寫人至該第—慢速實體位 慢速實體位址中。 乐一 39 201122811 PSPD-2009-0036 33086twf.doc/n 统，===”所述之快閃記憶體儲存系 統，、中該决門5己隐體控制益更用以執行下 當該第-實體單元已被寫滿資料時 體單元執行-抹除操作並轉該中途 實 該備用區巾。 ㊉h體早兀關聯至 10. 如申請專利範圍第8項所述之快閃_儲存系 統’其中該快閃記憶體控制器更用以使用ί 從該中途快取實體單元中讀出該第—資料 ΐΓ=Τ資料與該第二資料分別 該第一t艾速貫體位址與該第二慢速實體位址中。 11. -種快閃記憶體蝴H，用於寫人多 快閃記憶體晶片’其巾該快閃記體晶個^ 塊，每-該些實體區塊具有多個實體位址，該 料至該些快速實體位址的速度快於寫入資料至該此 體位址的速度，該快閃記憶體控制器包括： ~"'Λ 一微處理器單元； · 、-快閃錢體介面單元，_至额驗科元 以雜接至該快閃記憶體晶片；以及 ;-槐，管理單t输至該微處理器單元， Z憶體官理早7L具有複數個程式碼用以供該微 ^ 執行至少下列程序： °°早力 一^-主機系統中接收多筆第三資料並且將該 二貪料暫存至該些快速實體位址巾，其中該些第三資 201122811 i^bi"u-zu09-0036 33086twf.doc/n 料之寫入位址是對應至該些慢速實體位址；以及 當暫存至該些快速實體位址中的該些第三資料之 數量達到一預定值時，將該些第三資料中之至少二筆 第三資料的至少一部分以一同步方式寫入至該些第 三資料對應的該些慢速實體位址中，其中該預定值不 小於2。 12. 如申請專利範圍第11項所述之快閃記憶體控制 器，其中該快閃記憶體晶片包括多個區塊面，並且每一該 * 些實體區塊屬於該些區塊面的其中之一， 其中該些第一資料對應的該些慢速實體位址是屬於 該些區塊面之中不同的區塊面。 13. 如申請專利範圍第11項所述之快閃記憶體控制 器，其中該快閃記憶體晶片包括多個快閃記憶體晶粒，且 每一該些實體區塊屬於該些快閃記憶體晶粒的其中之一， 其中該些第一資料對應的該些慢速實體位址是屬於 該些快閃記憶體晶粒之中不同的快閃記憶體晶粒。 • 14.如申請專利範圍第12項所述之快閃記憶體控制 器，其中該快閃記憶體介面單元透過一資料匯流排耦接至 該些區塊面。 15.如申請專利範圍第13項所述之快閃記憶體控制 器，其中從該主機系統中接收該些第三資料並且將該些第 三資料暫存至該些快速實體位址中的.程序包括： ⑻從該主機系統中接收一筆資料； (b)判斷該筆資料是否對應至該些慢速實體位址，且當 41 201122811 PSPD-2009-0036 33086twf.doc/n 該筆資料對應至該些慢速實體位址中時，將該 為該些第三資料的其中之-且暫存至該些快速實斗= 中；以及 (C)判斷暫存至該些快速實體位址中的該此 之數量是否達到該預定值，並且倘若暫存至該些快 三資料之數量未達到該預定值時執行“ 16. -種快閃記憶體控制器，用於寫人多 快閃記憶體晶片，其中該快閃記體.晶片具有一第二區 與一第二區塊面，該第一區塊面與診 °° 體區塊，每一該些實體區塊具有多個實包 立址包括多個快速實體位址與多個慢速實體位 /且寫入貢料至該些快速實體位址的速度快於寫 ’至该=速實體位址的速度，該快閃記憶體控制器貝: —微處理器單元； 〇任 ㈣介面單元，输至織處理$單元，用 以祕至該快閃記憶體晶片； 早兀用 至-，接至該微處理器單元，用以麵接 ^ 隐體官理單元，耦接至該微處理器單元，1中守 =隐J理早％具有複數個程式碼用以供 ^ 執打至少下列程序·· 处主m早凡 坡八第—區塊面與該第二區塊面的該些實體區 刀、，且為多個實體單元並且將部分的該些實 42 201122811 [sjtaj-zU09-0036 33086twf.doc/n 分組為一資料區與一備用區，其中每一該些實體單元 包括該第一區塊面的該些實體區塊的其中之一與該 第二區塊面的該些實體區塊的其中之一； 從該主機系統中接收對應一第一主機寫入指令 的一第一資料，其中該第一資料對應該些實體單元之 中一第一實體單元的一第一實體區塊，並且該第一實 體單元的該第一實體區塊屬於該第一區塊面； 從該備用區的該些實體單元之中選取一個實體 * 單元作為對應該第一實體單元的一中途快取實體單 元； 判斷該第一資料是否為一小資料且對應該第一 實體單元的該第一實體區塊的該些慢速實體位址之 中的一第一慢速實體位址；以及 當該第一資料為該小資料且對應該第一慢速實 體位址時，將該第一資料暫存於該中途快取實體單元 的一第一實體區塊的該些快速實體位址的其中之一 φ 中， 其中該中途快取實體單元的該第一實體區塊屬 於該第一區塊面。 17.如申請專利範圍第16項所述之快閃記憶體控制 器，其中該微處理器單元更用以執行至少下列動作： 從該主機系統中接收對應一第二主機寫入指令的一 第二資料，其中該第二資料對應該些實體單元之中該第一 實體單元的一第二實體區塊，並且該第一實體單元的該第 43 201122811 , r 33086twf.doc/n 二實體區塊屬於該第二區塊面； 判斷該第二資料是否為一小資料且對應該第—實體 單元的該第二實體區塊的該些慢速實體位址之中的一第二 慢速實體位址；以及 當該第二資料為該小資料且對應該第二慢速實體位 址時，將該第二資料暫存於該中途快取實體單元的—第二 實體區塊的該些快速實體位址的其中之一中，
    其中該中途快取實體單元的該第二實體區塊屬於該 第二區塊面。 I8.如申請專利範圍第17項所述之快閃記憶體控制 器，其中該微處理器單元更用以執行下列動作： 從該中途快取實體單元中讀出該第一資料與該第二 資料並且將該第一資料與該第二資料分別地寫入至該第一 k速貫體位址與該第二慢速實體位址中， β其中至少部分的該第一資料與至少部分的該第
    該備用區巾。 取倾單元關: 器，20.#申請專利範圍第18項所述之快閃記憶體: 44 201122811 raru-^u09-0036 33086twf.doc/n /、中該該微處理H單元更用以使用—複製回存指令 從該中途快取實體單元中讀出該第_資料與該第二資料並 且以該同步料將該第—資料與科二熱分別地寫入至 該第一f艾速實體位址與該第二慢速實體位址中。
    21. -種資料寫人方法，用於將來自於—主機系統的 多筆育料寫人至-快閃記憶體晶片中’其中該快閃記體晶 片具有多個實體區塊，每一該些實體區塊具有多個實體位 址，該些實體位址包括多個快速實體位址與多個慢速實體 位址’並且寫入資料至該些快速實I體位址的速度快於寫入 資料至該些慢速實體位址的速度，該資料寫入方法包括： 從一主機系統中接收多筆第三資料並且將該些第三 資料暫存至該些快速實體位址中，其中該些第三資料之寫 入位址是對應至該些慢速實體位址；以及 當暫存至該些快速實體位址中的該些第三資料之數 量達到一預定值時，將該些第三資料中之至少二筆第三資 料的至少一部分以一同步方式寫入至該些第三資料對應的 該些慢速實體位址中，其中該預定值不小於2。 22.如申請專利範圍第21項所述之資料寫入方法，其 中從該主機系統中接收該些第三資料並且將該些第三資料 暫存至該些快速實體位址中的步驟包括： (a) 從該主機系統中接收一筆資料； (b) 判斷該筆資料是否對應至該些慢速實體位址，且當 該筆資料對應至該些慢速實體位址中時’將該筆資料識別 為該些第三資料的其中之一且暫存至該些快速實體位址 201122811 ^ ιόγ w^-0036 3〇086twf.doc/n 中；以及 (c)判斷暫存至該些快速實體位址中的該些第三資料 之數量是否達到該預定值，並且倘若暫存至該些快速實體 位址中的該些第三資料之數量未達到該預定值時執行步驟 ⑻與步驟⑻。 23. —種資料寫入方法，用於將來自於一主機系統的 多筆資料寫入至一快閃記憶體晶片中，其中該快閃記體晶 片具有一第一區塊面與一第二區塊面，該第一區塊面與該 第二區塊面分別地包括多個實體區塊，每一該些實體區塊 具有多個實體位址，該些實體位址包括多個快速實體位址 與多個慢速實體位址，並且寫入資料至該些快速實體位址 的速度快於寫入資料至該些慢速實體位址的速度，該資料 寫入方法包括： 將該第一區塊面與該第二區塊面的該些實體區塊分 組為多個實體單元並且將部分的該些實體單元分組為一資 料區與一備用區， 其中每一該些實體單元包括該第一區塊面的該些實 體區塊的其中之一與該第二區塊面的該些實體區塊的其中 之一； 從該主機系統中接收對應一第一主機寫入指令的一 第一資料，其中該第一資料對應該些實體單元之中一第一 實體單元的一第一實體區塊，並且該第一實體單元的該第 一實體區塊屬於該第一區塊面； 從該備用區的該些實體單元之中選取一個實體單元 46 201122811 009-0036 33086twf.doc/n 作為對應該第一實體單元的一中途快取實體單元； 判斷該第一資料是否為一小資料且對應該第一實體 單元的該第一實體區塊的該些慢速實體位址之中的一第一 慢速實體位址；以及 當該第一資料為該小資料且對應該第一慢速實體位 址時，將該第一資料暫存於該中途快取實體單元的一第一 實體區塊的該些快速實體位址的其中之一中， 其中該中途快取實體單元的該第一實體區塊屬於該 第一區塊面。 24. 如申請專利範圍第23項所述之資料寫入方法，更 包括： 從該主機系統中接收對應一第二主機寫入指令的一 第二資料，其中該第二資料對應該些實體單元之中該第一 實體單元的一第二實體區塊，並且該第一實體單元的該第 二實體區塊屬於該第二區塊面； 判斷該第二資料是否為一小資料且對應該第一實體 單元的該第二實體區塊的該些慢速實體位址之中的一第二 慢速實體位址；以及 當該第二資料為該小資料且對應該第二慢速實體位 址時，將該第二資料暫存於該中途快取實體單元的一第二 實體區塊的該些快速實體位址的其中之一中， 其中該中途快取實體單元的該第二實體區塊屬於該 第二區塊面。 25. 如申請專利範圍第24項所述之資料寫入方法，更 47 33086twf.doc/n 201122811 i LJX W-/~00^6 包括： 從該中途快取實體單元中讀出該第一資料與該第二 資料並且將該第一資料與該第二資料分別地寫入至該第一 慢速實體位址與該第二慢速實體位址中， 其中至少部分的該第一資料與至少部分的該第二資 料是以一同步方式被寫入至該第一慢速實體位址與該第二 慢速實體位址中。 26. 如申請專利範圍第25項所述之資料寫入方法，更 包括： 當該第一實體單元已被寫滿資料時，對該中途快取實 體單元執行一抹除操作並且將該中途快取實體單元關聯至 該備用區中。 27. 如申請專利範圍第25項所述之資料寫入方法，其 中從該中途快取實體單元中讀出該第一資料與該第二資料 並且將該第一資料與該第二資料分別地寫入至該第一慢速 實體位址與該第二慢速實體位址中的步驟包括： 使用一複製回存指令從該中途快取實體單元中讀出 該第一資料與該第二資料並且以該同步方式將該第一資料 與該第二資料分別地寫入至該第一慢速實體位址與該第二 慢速實體位址中。 48
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