TW201101075A - Method for chip pins assignment design applicable for common design of chip package and circuit board and program product thereof - Google Patents

Description

201101075 六、發明說明： 【發明所屬之技術領域】 本發明是一種晶片的接腳指派方法，尤其是關於一種 應用於晶片封裝與電路板共同設計之晶片接腳指定設計方 ’法。 【先前技術】 製程技術日益精進，晶片的積集度快速的增加，讓晶 片接腳的指派工作日益困難。 Ο 目 前既有的接腳指派，晶片的設計者通常依據經驗法 則進行接腳指派，當考慮到晶片接腳指派的價格（與封裝 面積有關）與接腳訊號效能之間的因素時’設計者必須不 斷的測試，才能夠得到比較良好的接腳指派，因為，前述 的晶片封裝價格與封裝面積有關，而接腳排列又影響了接 腳Sfl號的品質’其必須考慮的因素繁複，因此經常造成設 計者以人工進行接腳指派時之困擾。舉例而言，設計者在 取得晶片接腳的必須設計參數與規格（訊號工作頻率、丨/〇 〇特性需求、電源設計、電壓準位…等）之後，再依據該些 °又°十參數與規格逐一進彳于接腳指派以及初步獲得一符合規 格的封裝尺寸，這個過程必須耗費約一個星期。前述既有 的接腳指派除了過程中必須反覆的測試與調整之外，所完 成指派的接腳並沒有妥善的考慮訊號的電氣特性（如抗干 擾、串音等），以及沒有辦法配合印刷電路板之組件進行 接腳指派協同設計以改良電路板繞線網路複雜度及佈線品 質’使整體設計過程產生過度依賴人力、設計時間冗長而 產生成本增加、無法協同印刷電路板之組件之位置進行接 201101075 腳指派而造成繞線效能降低等門題 【發明内容】

為了解決既有之接腳指 之組件而自動化進行接腳指 及設計成本增加的技術問題 進行的方式’於預先設定晶 及必要電氣特性需求後，自 派’達到可自動化且具有電 最佳化進行晶片之接腳指派 配合前述的技術問題， 裳與電路板共同設計之晶片 含： 派技術’無法配合印刷電路板 派，造成效能不彰、時間浪費 ，本發明提出全新且可自動化 片與印刷電路才反之組件的關係 動產生具有良好效能的接腳指 路佈局、訊號效能 '封裂面積 之效果。 本發明提供一種應用於晶片封 接腳指定設計方法，其步驟包 接受設定接腳規袼與需求：取得一設計標的晶片的規 格與限制，該規格與限制包含該設計標的晶片與一印刷電 路板之複數組件的連結位置配置關係、該晶片之訊號完整 ϋ性要求、該晶片的訊號接腳名稱及數量以及該晶片之 接腳數量； ’' 產生複數個接腳圖塊：依據該規格與限制以產生符合 該規格與限制的複數個接腳圖塊(PAi)，各接腳圖塊具有不 同::訊號接腳數量以及主要作為提升每一接腳圖塊内訊號 品質的電源接腳或接地接腳； 接腳模塊的建構與群組化··依據該晶片與該印刷電路 板之各組件的配置關係以及連接關係，產生複數個與各組 件分別對應的接腳模塊，其中，該接腳模塊包含滿足所對 4 201101075 一雨、件之°亥規格與限制要求的其中之一種接腳圖塊以及 笔源接㈣塊’且各接腳模塊依據所對應的各組件之位 置關係編，给順序，並使用預先設定之—邊界條件限制接聊 杈塊群組化決定策略（boundary-c〇nstrained pin_blC)Ck ’Mng Strategy，BCPG)或一繞線阻塞排除接腳模塊群組 化決定策略（congestion七ee pin她ck㈣咖哪， 0 ❹ =G)將各接腳模塊以順時針或逆時針的方式排列於圍繞 -玄曰曰片四個邊的一接腳指派區域，並將對應置於該晶片四 個^的接㈣塊進行群組化而成為四個群組化的接腳模塊 ’每個群組化的接腳模塊分別置於與該晶片四個邊對應的 接腳指派區域’每個群組化的接腳模塊與對應的接腳指派 區域各產生一個尺寸關係參數Ei，i e 1,2,3,4 ;及 接腳模塊的平面位置配置：將各群組化的接腳模塊， 依據該四個尺寸關係參數Ej計算取得具有一最小化的封裝 尺寸的接腳指派區$，之後’每一群組化的接腳模塊以一 再配置之演算法，將超過該最小化的封農尺寸的接腳指派 區域的一超出區以移動或切割方式填入鄰近的一空位區。 〃中忒產生複數個接腳圖塊步驟中，係將該規格與 限制以一整數線性程序問題（丨Lp，|ntege「Unea「

Programming)描述並求解，以產生該複數個接腳圖塊（pAi) ，其中’該整數線性程序問題之公式如下：

77.,=11 fors'gn^Pins V/Ό A 尸《Μ l〇 for power/ground pins 5 y Γ Ai (3)

Xp7,,<Q.5 \/PA„CkeN (4) 201101075 3P‘D，N k 二] (5) SN·--<SRRr yPAs col · /wv - SNt (6) ?--—-^SSR,. 3 4 —十尸广U +尸# +丨+芦/，々-!) (7) npr — I1 for usinS P°vver Pins vy n l j 一 \〇 for using ground pins ? ^ x /. (8) 其中： pj k代表產生的每一接腳圖塊（PAi)的接腳型態（1代表 〇 —訊號接腳，〇代表一電源接腳或一接地接腳）； 代表一個該接腳圖塊（paj之訊號接腳數 量，row及col代表一個該接腳圖塊（pAi)所包含之接腳的 歹丨J 數及行數（signal pin number per pattern); 公式（4)規範一 號接腳容納量（Sjgna| pjn capacjty,

Ck)，其限制了所有接腳圖塊（PAJ於每一行之訊號接腳個數 么式（5)規範一差分讯號限制條件（differential signal constrain, ，係指一個該接腳圖塊（pA|)作為差分用途的 差分訊號接腳（differential signal pins)必須被分配在同一 列中的相鄰位置； 公式（6)為一訊號接腳相對於作為一迴路路徑接腳的比 例（ratio of signa卜to-return path pin, SRRJ ; 公式（7)是一訊號接腳相對於作為一屏蔽接腳的比例 (ratio of signal-to-shielding pin，SSRJ ;以及 公式（8)是一迴路路徑接腳之型態（type 〇f retum path 6 201101075 pin，RPTi) ’該迴路路徑接腳之型態與該迴路路徑接腳所 對應的該印刷電路板（PCB)之參考面（reference p丨ane)的型 悲有關’該芬考面的型態包含在該印刷電路板的一接地層 或一電源層。 其中，該接腳模塊的建構與群組化步驟中，該邊界條 件限制接腳模塊群組化決定策略（BCPG)使用一安全範圍 (safe range)： φ ! · AVGs^Smg φ 2 . AVGS o 其中：

Sm是一群組化的接腳模塊（gr〇uped pjn_b|〇ck)的尺寸 9 Φ 1及Φ 2為使用者可以定義的數值； AVGs=UnWn)/4為群組化的接腳模塊的平均尺寸；以 及 w η是每個群組化的接腳模塊的寬度。 其中，該接腳模塊的建構與群組化步驟中，該繞線阻 Q 塞排除接腳模塊群組化決定策略（CFPG)使用一安全範圍 (safe range)： Φ , · AVGp^ ΤΡ^ φ 2 . AVGp ...(10) 其中： ΤΡ!是群組化的接腳模塊的訊號接腳總數； ^^及是使用者定義參數； AVGp = ( Σ jPj)/4是每個君夺組化的接腳模塊平均訊號接 腳數量；

Pj是每個各接腳模塊的訊號接腳數量。 7 201101075 其中’該接腳模塊的平面位置配置中， 寸關係參數Ei計算取得具有—最小 二四個尺 派區域之計算，係將該規格與限制表示的f腳指 求解，該線性問題如下： ’ 問題予以 最小化（Minimize): / \ ,

W (11) (12) (13) (14) (15) (16) Σ Σ^+^. 7=2.4\ i 並滿足（subject to): K,n = % + Σ= % + + U, +p2, +4 =/73 / U W Ί ^mm + h3 + hc〇re ^min - Hmin，W(:〇K = hCniv + E2 + E3 + E4 >〇 其中：

W-為該最小化的封裝尺寸的接腳指派區域之寬度； H m i n為該最小化的封裝尺寸的接腳指派區域之高：. 气4分別代表與該晶片之第2邊、第4邊對^各接 腳模塊的寬度； H3,.分別代表與該晶片第 瓊第3邊對應的各接 腳模塊的寬度，其中i代表不同的接腳模塊； W分別代表與該晶片之第1邊、 您弟d邊對應的各接腳 杈塊的面度； 4邊對應的各接 心、分別代表與該晶片之第2邊、 8 201101075 腳模塊的高度’其中丨代表不同的接腳模塊；及 、卜,w分別代表該晶片於嗜# 小化的封裝尺寸的接腳 4曰派Q或中心的一核心的寬度與高度。 本發明再提供一種内儲用於晶片封裝與電路板丑同設 1之晶片接腳^設計之電腦程式產品，#電腦載人該電 月1^耘式亚執行後，可完成該声用於日h _ 4用於日日片封裝與電路板i£同 設計之晶片接腳指定設計方法。 、 派過程完整地考量接腳 以及封裝面積，因此， 件自動化進行接腳指派 讓本發明達到可與印刷 動化及郎省設計成本之

藉此，本發明具有可在接腳指 訊號品質、印刷電路板的繞線效能 本發明不僅可配合印刷電路板的組 ，而且還可進行封裝面積最佳化， 電路板共同設計且具有高效率、自 技術效果。 【實施方式】 為了能夠更為容易瞭解本發明之技術内容，首先分析 〇配置接腳的諸多考量。請參考第一 A、B圖，一晶片（1〇) 在指定接腳（pin-out designati〇n)時，設計者必須考慮下列 幾個重要的限制及考量： *0 印刷電路板（Printed circuit Board，PCB}的組件 位置配置·請參考第一 A圖，一印刷電路板（pcB)上有許 多不同的的元件以及連接器（分別編號為①②③④⑤），而 該晶片（1〇)包含與該些元件與連接器對應的接腳模塊（pjn blocks ’分別編號為①②③④⑤）則透該過印刷電路板 (PCB)與該些元件與連接器完成電性連接。該晶片（1〇)之 9 201101075 寄生電感（parasitic inductance)的主要成因之一即為該晶 片（1〇)與元件及連接器之間之訊號線網路長度（丨ength 〇f signal net)，所以，可以推知該晶片（1 〇)之接腳封裝配置 型態決定了部分的寄生電感，使該晶片（1 ◦)之接腳可能對 整體的電路產品產生嚴重的瞬間切換雜訊（simu|fane〇us switching noise，VSSN)如下列公式（1): ^SSN = NLtot(dl/dt) ...(1) 其中： 〇 Ν 是切換驅動訊號（number of switching drivers)的個 數；

Ltot是電流必須經過的等效電感抗（equiva丨ent inductance);及 I是驅動訊號的電流。 為了縮短訊號線網路長度以降低前述的寄生電感問題 ，該晶片（1 0)之接腳的配置必須分配在適當的位置，在印 刷電路板（PCB)上的元件及連接器的位置不變的條件下， ◎透過重新適當安排該晶片（10)之接腳模塊的位置，使不同 的接腳模塊與印刷電路板（PCB)中所欲連接的元件或連接 器位置接近，則可以有效的縮短訊號線網路長度，如第二 A圖轉換成第二B圖即是一例。 2)繞線效能（routability) 在考量繞線時，僵化的電路板繞線規則 board「outing「u丨e)經常限制該晶片（1〇)之接腳模塊的列數 (row number)、該印刷電路板（pcB)之訊號線網路寬产及 201101075 間距等。 請參考第二圖，其為—種採覆晶封裝⑴ip_chip package)之晶片（1〇)接合於該印刷電路板（pCB)之剖面示 意圖；在一般的4層印刷電路板（PcB)製程規則，只有上（ 第一層）、下（第四層）兩層允許走繞訊號網路’夾合於該上 下兩層之間的一第二層及一第三層則作為供電及接地板用 途。覆晶封裝之該晶片（1 〇)包含一晶片本體（die, ] i)、複 數個電性連接於該晶片本體（1彳）之複數個焊料件（s〇|de「 〇 bump，12)以及包覆封裝該晶片本體（11)及各焊料件（12) 之覆晶封裝結構（1 3 )，該覆晶封裝結構（1 3)包含一上蓋 (Mold cap，131)及一晶片封裝基座（132)，其中，位於該 晶片本體（11)外緣的焊料件（12)經由該晶片封裝基座（132) 之通道（Via)與固定設於該晶片封裝基座（132)外緣的焊料 球（Solder ball, 133)電連接，其中，置於該晶片封裝基座 (132)之焊料球（彳33)因為位置的關係，不可避免地必須用 於與該印刷電路板（PCB)之一上層訊號線網路（21)連接。 Ο因此，接近於該晶片本體（11)之中間的焊料件（12)則依前 述颂似的方式，穿過該電路接合座（132)之通道（Via)與置 於名ββ片封装基座（1 32)其他接近中央的焊料球（1 33)連接 ’且該晶本體⑴）之巾間的料件（12)必須㈣該印刷 電路板（PCB)之-通道（22)而與該印刷電路板（pcB)之一下 層訊號線網路（23)連接。除了前述的印刷電路板（pcB)與 該晶片(1 0)之電性連線方式已受到之限制之外，第三A、巳 圖试舉一個該晶片（10)與該印席,j電路板（pCB)之佈局限制 範例，第三A圖及該第三B圖分別為該印刷電路板（pcB) 201101075 之上層的俯視及該晶片封裝基座(132)之仰視圖，宜中，該 印刷電路板（PCB)之上層包含複數個訊號接點㈣_㈣ 21”以及複數個接地點(213)，在此例假設限制如下：每一 訊號接點（211)之尺寸為14m•丨丨（_丨= 25 4um)、訊號接點之 間距㈣__ 39.37mil、tfl號線寬度及其間距均為

5m丨丨、在兩個訊號接點(211)之間只能通過兩條訊號線，該 電路接合座（132)之各項尺寸限制則如第三B圖所示。換 言之，基於前述範例的尺寸限制關係，其代表該晶片（1〇) 只能包含3排的接腳係連接於該印刷電路板（pcB)之上層 ，也因為如此，若該晶片（10)具有更多的晶片接腳，則將 造成該印刷電路板（P C B)之訊號線網路之壅塞冗長的問題 。請參考第四圖以及表1，基於前述的問題，讓該晶片 (1 〇)的最大的外圍接腳列數目（row number of outer-pjn， 即與該印刷電路板（P C B)上層訊號線網路連接的接腳）受到 了限制而與該晶片（1〇)之封裝尺寸（寬、高）（Package size(Width X Height))及接腳總數（列數目、行數目）（pin number (Row X Column))無關，使即便擴大了封裝尺寸， 也未能解決接腳數量、安排及訊號線網路之限制之窘境。 表1 封裝尺寸 (mm)(寬 X 高） 接腳數量（列X 行） 輸出接腳的列 數（電源、接地 及訊號接腳） 輸出接腳的 列數（訊號接 —腳） Max. Avg. Max. Avq. 37.5x37.5 36x36 9 8 7 6 35x35 34x34 9 8 71 6 31x31 30x30 9 8 1 7] 6 27x27 26x26 9 8 Γ T 1 6 … … 9 1 8 「7 6 201101075

3)訊號完整性（Signal丨ntegrity)之考量：如第三A、B 圖所示的範例中，目前的接腳位置指派有一個常定的規則 ，係為當訊號接腳（signal pins)被安排放置於同一列（r〇w) 時’其會具有較佳的阻抗匹配（matched impedance)性能 ’但若號接腳被擺置於相同的行（c 〇丨u m η)時，訊號線網 路中只有某些可以有比較好的阻抗匹配性。而前述的阻抗 匹配對於該晶片（10)之整體性能有很重要的影響，尤其是 0 用在高運行速度的系統中’因為其可消除共模雜訊 (common mode noise)而增加訊號的品質。另外，為了取 得更好的號完整性’設計時也必須考慮訊號接腳與電源 接腳（power pins)及接地接腳（ground pins)之間的位置擺 s又’由於不同的接腳擺設關係會影響訊號的一迴路路徑電 感抗（return path inductance)，且因為該電源接腳與該接 地接腳可作為提供鄰近的訊號接腳之迴路路徑，因此，不 良的接腳關係位置配置將增大電流迴路路徑（current 〇 return loops)之長度而增加迴路路徑電感抗。如此，除了 會造成訊號完整性之下降之外’也會造成電磁波逸散的問 題’其數學模型與前述公式（1)類似。 考慮串音雜訊（crosstalk noise)之影響，其主要的影 響因素為互電容（mutual capacitance，Cm)(S. Hall，G.

Hall, and J. McCall. High-Speed Digital System Design .Wiley-lnterscience Publication, 2000·)，因為訊號線 之間會注入鄰近之訊號線電流。其中’感應的電流雜訊 (induced noise, ln(3ise，Cm)與該互電容呈正比且與驅動之訊 13 201101075 (rate in change of voltage ^ ^ driver/dt) (2) 可知，最佳的訊號接腳配置方式係將 源接腳或接地接腳的旁邊，這樣可以 一個迴路路徑接腳（即鄰近之電壓接腳 依據此一方式，則可以有效降低迴路 號接腳的電壓變化率 關係如下列公式（2). 'noisa-Cn, = Cm(dV 依據月彳述的探^寸 s亥说號接腳配置於電 使訊號接腳緊密地與 或接地接腳）轉合，而 j?各 I*4* 口 二 另外’若訊號接腳被接地接腳包圍，前述的

互電容效應也會改善’而雜訊也將受到隔離。 基於d述幾個晶片接腳指派配置的限制與考量，且為 了此夠自動化的進行該晶片（1 Q )之一接腳圖塊（P丨n 3 ^ e「门 ，PAJ的接腳自動指派，將前述的限制與考量寫成一整數 線性釭序（ILP ’ integer Linear Programming)問題，透過 解出該ILP問題即可得到適當且滿足前述之限制與考量的

該接腳圖，（PAJ。其中，該|Lp問題之公式（3卜如下： ^ 二 jl for signal pins VV Ό A 厂l〇 for power/ground pins， y ± ΣΡί,κ^，\/PA 丨，CkeN Π col k=\ SN. col · row - SNi <SRR,, \/PA, + PjM\ +Pj,k-\) <SSR,, 3PA, (3) (4) (5) (6) (7) (8)

ΌΌψ _ Jl for using power pins Ό A 八一 \〇 for using ground pins， ^ 其中，Pj.k代表產生的每一接腳圖塊（PAi)的接腳型態（i 14 201101075 代表訊號接腳’ 〇代表電源或接地接腳）；狀冬)代 表一個該接腳圖塊（PAi)之訊號接腳數量，r〇w及c〇丨代表 .一個該接腳圖塊（PAi)所包含之接腳的列數及行數 pin number per pattern) ° ’公式（4)規範訊號接腳容納量（signa| pin capaeity| ck) ，限制了所有接腳圖塊（PAi)於每一行之訊號接腳個數，一 般而言，該接腳容納量之平均值為6，如表彳所述。 公式（5)規範一差分訊號限制條件（differentia| sjgna丨 〇 Constrain，Dj)。在一個該接腳圖塊（PAi)作為差分用途的差 分訊號接腳（differential signal pins)必須被分配在同一列 中的相鄰位置（例如：=]邱& =1丨。 公式（6)為一訊號接腳對迴路路徑接腳的比例（ratj〇 〇f signal-to-retum path pin, SRRO，該迴路路徑接腳對於訊 號完整性有重要的影響，因此設計者比需此係考量每一圖 塊之該S R R丨之數值比例。 公式（7)是一訊號接腳對屏蔽接腳的比例（rat|.〇 〇f 〇 signal-to-shielding pin，SSRi)，為了隔絕串音的問題，設 計者必須將SSRi提高，讓更多的接地接腳鄰近於訊號接腳 。當SSR)之數值降低，則代表設計者加入了更多比例的經 濟效益考量，也就是在-定的面積内填入更多的訊號接腳 ，而這樣必然影響串音隔絕的效能。顯然地，前述兩個比 例SRRi及SSRi是設計者決定該接腳圖塊（⑽）之接腳位置 編排時，考量電路效能與價格之間的㈣的重點。 公式（8)是-迴路路捏接腳之型態（type 〇f _ pin ’ RPT」’该迴路路#之型態與該迴路路捏接腳所對應 15 201101075 的該印刷電路板（pcb)之參考面（「efe「ence p|ane)的型 關，所謂的參考面的型態包含在該印刷電路板（pcB)的— -* 接也層或电源層。當迴路路徑之型態與該印刷電路 、（PCB)之型態匹配時，則寄生電感，下降。 乂引述的具有上、下兩層可繞線的該印刷電路板 (PCB)為範例，求解該丨Lp @題之各限制參數範例可如下 表2所述： 表2 -------- Ι^τη IFT] SRR；~~ SSRi~~ 接腳圖塊1(ΡΑ·!) Ρ八1。 Ρ Αι 1 6 6 —J_ 1/2 1/3 0 1/2 1/3 —-—. 〇 接腳圖塊2(ΡΑ2) 接腳圖塊3(ΡΑ3) PA2。 6 1/2 1/3 0 pa21 PA 3。 6 ~6 n/a 1 1/3 --— 0 N/A 1 1/3 0 PA31 6 1/2 1/3 —-—. 〇 接腳圖塊4(ΡΑ4) p a40 6 N/A 1 1/3 0 pa41 6 n/a 1 1/3 〇 接腳圖塊5(ΡΑ5) PA50 6 N/A 1 1/3 1 PA51 6 N/A 1 1/3 --—-- 〇 接腳圖塊6(ΡΑ6) ΡΑβο 6 N/A 3 N/A —-~~—.. 1 PA61 6 N/A 3 N/A 0 ... 上表2的PAi0、ΡΑμ代表每一個接腳圖塊（pjn pattern ’ PAJ的前半（fore-half)以及後半（back-half)圖塊。 晴參考第五（1)〜（6)圖，其為表2所述的範例之六種接 腳圖塊（PAJ的以及其分別對應之簡化阻抗匹配模型 (simplified impedance models)，該簡化阻抗匹配模型（zj 由一串聯電組（serial resistor，R)、一串聯電感（serial inductor，j&L)以及一分流電容（shunt capacitor，1/ jwC) ，其中ZL=R+ jwL+1/ jwC。以該接腳圖塊1(PAJ為例 16 201101075 說明，作為差分訊號之每—對 對接卿（differentia丨 signal pins)都被接地接腳包圍，該 必些接地接腳可以作為鄰近的迴 路路徑接腳已減少總體電威 以抗及作為隔絕訊號接腳與訊號 接腳之間的串音雜訊。由於羔八4_ 、是刀Λ嬈之設計最重要的考量 是訊號繞線網路的阻抗匹配特性，所以本範例的該接腳圖 塊戰，）在該印刷電路板（pcB)或該晶片⑽之該晶片封 裝基座（132)都可達到優異的網路平衡特性，如帛三a、b Ο 圖之左圖所示。因&’以效能觀點考量，該接腳圖塊 1 (PAJ達到可最佳化的差分訊號接腳之接腳圖塊設計，盆 對應的阻抗匹配模型如第五⑴〜⑹圖所示。該接腳圖塊 1 (PA!)唯一的缺漏是該接腳圖塊（pAj)範圍内所能容納的訊 號接腳受到限制。 在最常見的情形中，如果某一訊號接腳的迴路路徑電 流（return current)流經該印刷電路板（pcB)之接地層時， 該訊號接腳應該要與該接地層耦合而使迴路路徑電流減小 ，反之亦然。第五（1)〜（6)圖中的接腳圖塊4(pA4)及接腳 〇圖塊5(PA5)分別是為了 S到某些具有特別功能的佈線網路 所設計的接腳圖塊，例如因為電源接腳之位置配置的關係 ，讓該接腳圖塊5(PAS)比該接腳圖塊々（PA」具有比較優異 的電源傳輸特性。該接腳圖塊5(PA5)與該接腳圖塊4(pA4) 相較於接腳圖塊1 (PA!)具有更好的接腳配置密度及效率， 但是，使用接腳圖塊4、5(PA4,5)將在該印刷電路板（pcB) 及該晶片封裝基座（1 32)上因為阻抗匹配特性較為不佳而讓 訊號完整性變差，其可如第三A、B圖之右圖所示，這讓 使用接腳圖塊4、5(PA(5)的設計之阻抗匹配模型必須擔負 17 201101075 其他來自該印刷電路板（PCB)的阻抗（Zpcb)或該晶片封裝基 座（Ί 32)之阻抗（zsub)，這兩個多出來的阻抗可能均包含一 等效電阻（eqUjva|ent resistance)、電感（jnductance)及電 容（capacitance)。 相較於前述兩個接腳圖塊4、5(Pa4,5)，表2及第五 ()(6)圖的接腳圖塊2、3(PAS 3)則是介於該接腳圖塊4 、5(PA4.5)及該接腳圖塊1(pA1)之間，基於接腳訊號品質 與封裝價格的妥協方案。接腳圖塊6(PA6)是第五（1)〜（6) ◎圖中最有:率且具有最㊅的訊號接腳密度的接腳圖塊（pAi) ’其可在單位面積内容那最多的接腳，使總體封裝面積縮 小’但該接腳圖塊6(PA6)的主要缺點在於其忽略訊號完整 性而使訊號接腳只能作為測試輸出入（tesMn，心卜〇叫或 傳輸延遲脈衝（l〇ng pulse G她。丨si_⑽該些比較不會 產生牟音的訊號接腳之配置用途。因此，在第五⑴〜⑹ 圖中使用了 Zext(Zex·^3)作為標示對應接腳圖塊（ρ')中不要 或不可預期的阻抗，這些不要或不可預期的阻抗主要來自 於該印刷電路板（PCB)或該晶片封裝基座（132)。在第五⑴ 二⑹圖中’ AD一P0/AD一N0代表成對的差分訊號，作為傳 輸咖號之用；AD代表高速傳輸的終端訊5虎㈣_ 二…；在接腳圖塊6中的SEL^RAp代表低速或延 遲脈衝之訊號。 根據一般的設計常規以及經驗法則可以知道，前述解 出ILP問題所得的6個接腳圖塊（pAi)的特性則可表示於下 表：:因此’基於本實施範例所提出的6個接腳圖塊(pAi) “者可以依據其設計需求及用途，將6個接腳圖塊 18 201101075 (A,)作為接腳位置指派的樣版，並配合該印刷電路板 (PCB)或該晶片封裝基座（132)之某個特定的匯流排佈線之 .特，需求（訊號完整度、接腳密度、抗干擾特性、屏蔽效能 • …等），選擇適當的接腳圖塊（PAi)予以對應排列，如此，可 以達到接腳指派的有效性。 ^如前所述的接腳圖塊（PAj)只是一個範例，其形式並不 限疋於別述的六種模式，因為設計者可以依據所需的接腳 密度、繞線效率、訊號完整性等特性要求，重新解該|Lp 〇問題’達到客製化的接腳圖塊(PAi)作為接腳指定的樣版。 此自接腳圖塊（PAi)之指定及至圖塊與印刷電路板 (P^B)與晶片封裝基座（132)之接腳指派工作，使用本發明 之月）述方法’都可以有效率且自動化的完成接腳指派工作 〇 __表3

L下，更進一步說明使用前述的接腳圖塊⑴')進行與 該印刷電路板（PCB)元件或連接器之位置對應的接腳模塊^ 自動化指派時，所需考量的各項事項及方法： 設計者依據電氣特性之需求完成接腳圖塊（ρΑι)的設計 19 201101075 ^，可利用所產生的接腳圖塊（PAi)組合完成如苐—A圖中 與連接器或元件對應的接腳模塊（pin b|〇cks)，也就是說， . 利用所元成的接腳圖塊（PAJ作為組成接腳模塊的基本元素 „ ，每個接腳模塊内部可以包含一種接腳圖塊（PAj)。其=’，' 由：該晶片(10)之封裝尺寸直接與該接腳模塊之形狀與位 置安排有關’因此，有效的配置接腳模塊及針對接腳模塊 之平面位置配置（f|00rpiannjng)將對該晶片之封裝尺寸 、响】、有非常大的繁助。基於此一理由，本發明提出一個可 〇以利用前述的接腳圖塊(PAi)自動化進行接腳模塊之平面位 置配置的方法，以下詳述之： A.接腳模塊的建構與群組化（Gr〇upjng)方法 ❹ 在目前習用的技術中，設計者必須耗費半天至一天的 時間定義該晶片(10)接腳之位置佈局，其係因為目前的接 :之位置佈局的方式都是利用手動設計方式完成，S此非 常耗費時間而沒有效率。相較於既有技術以手動的方式指 派接腳纟發明提出可以在初步確定該印刷電路板的 元件或連接器的配置位置後，配合已知的接腳名稱(pjn name)、接腳模塊放置順序（pjn_b|〇ck sequence, order)、所選擇的接腳圖塊（ρΑί)以及電源接腳 ㈣量（圆ber of p。而pins)等主要晶片接腳指派必要特 被，即可自動化的步驟完成接腳的指派及接腳模塊的平面 位置配置。 之放置順序：當印刷電 確定之後，該晶(10) 其中，首先必須確認接腳模塊 路板（P C B)上面的元件或連接器位置 20 201101075 與該些元件或連接器相對庫的垃 一士 對[的接腳模塊可循著直觀的模式 以順時針或逆蚪針的編排順序 貝斤配置於各π件或連接器附近 。之後，再依據所對應的元件或 4運接為的電氣特性需求選 擇適當的接腳圖塊（PAi)填入垃肪n y 1 ,. 異入接腳核塊内。最後，依據已知 的接腳名稱及所選擇的接腳圖蟥（Ρ Δ、 w塊（PAi) ’可再重新架構及指 派各接腳模塊内的訊號接腳的位置。 電源接腳的數量可以用也+Λ 用末協助處理電源傳輸的問題 (power delivery issue)，本發 Ο ❹ 知月所才木用的朿略是增設—電 源接腳模塊（power-pin block)，兮堂社 ;°亥電源接腳模塊可以作為 該印刷電路板（PCB)各種不同電泝愛 J电/愿冷求的—電源通道（power channel)。設計者可以自由宏基 疋義電源接腳所需的設計條件 ，讓個別的訊號接腳滿足盆所+ 疋再所需的電源特性分析要求 (power analysis results)。如此，告 4 咕枝 此 ®汛戒接腳之該接腳模 塊完成配置後，電源接腳之接腳模塊（ρ。肅__ 可 自動地緊鄰配置於相關連的訊號接腳模塊，如Λ，即可完 成與—訊號匯流排（signal bus)連接之☆敫a处μ & 几 逆接之几整功能的接腳模塊 。第六圖舉出-個範例，其為一個該晶片(1〇)所包含九個 編號為〜#9的接腳模塊，其分別用以與九個不同介面（元 件連接益...）連接，最後，使用前述的接腳模塊放置順序 之手段用於一接腳模塊群組化策略（pjn_b|〇ck gr〇upjng strategies)，該接腳模塊群組化策略主要是將該晶片（1 _ 有的接腳模塊依據該晶片（1〇)的四個邊分成四個群組。為 了可以進一步調整所配置的接腳未來繞線複雜度的問題， p讓所有的接腳模塊可以順利地包含進入該晶片（1〇)之封 裒範圍内，本發明提出了兩種不同的接腳模塊群組化策略 201101075 ’分別為一邊界條件限制接腳模塊群組化決定策略 (boundary-const rained pin-block grouping strategy BCPG)以及一繞線阻塞排除接腳模塊群組化決定策略 (congestion-free pin-block grouping strategy, CFPG)。這 兩個策略的使用方面，依據設計者所欲進行的晶片設計用 途或限制條件不同，可以依據需求自行選擇或事先設定， 舉例而言’當設計晶片組（chip set)之輸出接腳時，由於晶 片組的作用在於橋架連接主機板的其他組件之動作，所以 〇 主機板上的其他组件的位置是主要的考慮重點，所以，在 這樣的狀況下可使用該邊界條件限制接腳模塊群組化決定 策略（BCPG)，第七圖即是使用該邊界條件限制接腳模塊群 組化決定策略（BCPG)之範例。由第七圖可以很明顯可知， 使用這個滚略或許可以讓晶片接腳與對應的組件、元件或 連接器繞線路徑縮短，但是，其可能造成各個區塊之間的 繞線密度分配差異變大，如第七圖之（3)與（匕）分別表示稀疏 與稠密繞線狀況的範例。 〇 另外，可以為該邊界條件限制接腳模塊群組化決定策 略（BCPG)之使用設定一安全範圍（safe range)： Ψ 1 · AVGS^ sm^ Ψ 2 . AVGS ...(9) /、中Sm疋一群組化的接腳模塊（gr〇uped 丨加匕） 的尺寸，妒,及妒2為使用者可以定義的數值；AVGs二（Σ Α)Μ為群組化的接腳模塊的平均尺寸； ' 是每個群組化 的接腳模塊的寬度。由上列公式⑼可以知道，採用此一策 略的主要考里重點在於接聊模塊的尺寸，當配合接腳特性 而完成該接腳模塊放置顺序之編排後，各接腳模塊將會被 22 201101075 群組化而形成數個群組化的接腳模塊，直到群組化的接腳 模塊在前述的安全範圍内。使用BCPG這個策略時，每個 - 組群化的接腳模塊被縮小到群組化的接腳模塊平均尺寸， 、 付到如第六圖中該晶片（1 〇)各邊的E·,數值之最小值，因此 ’使用BCPG f略可以有效的縮短縮小封裝尺寸之接腳配 置所需的時間。雖BCPG策略可以很快獲取良好的尺寸縮 Jσ果仁疋其可旎因為在配置的過程中，忽略每個接腳 模塊的訊號線㈣數量而造成前述的第t圖（b)之繞線過度 0 稠密的問題。 & 而在該繞線阻塞排除接腳模塊群組化決定策略（cFpG)( 以下簡稱CFPG策略)方面’其主要的考量是達成平均地分 佈訊號接腳於該晶片(1〇)的四個邊的群組化的接腳模塊内 ，避免訊號接腳於各個群組化的接腳模塊分佈不均的問題 ，讓該印刷電路板（PCB)的,繞線效能更好而可以有更多的彈 性讓重要的訊號網路取得更好的阻抗匹配性能或更有彈性 地調整元件或組件的位置。第八圖揭示一個採用CFPG策 Q略下的君f 且化的接腳模塊之範例’其相較⑨BCpG策略可 以讓每個群組化的接腳模土鬼内的訊號接腳數量分佈更為平 均’因此，CFPG策略適用於對於繞線效能（r〇utabi|ity)要 ，高的曰曰曰K列如可程式邏輯閘元件（FPGA)。因為CFPG 策略對於接腳模塊的配置位置並非完全依照該印刷電路板 (PCB)各組件之初始配置，因此，該印刷電路板（peg)的各 組件最終的位置配置，可能需要隨CFPG執行後該晶片 (〇)知出接腳之只際配置位置而有所調整。與該BCpG近 似，該CFPG策略之一安全範圍如下公式（1〇): 201101075 φ , - AVGp^TP^ φ 2 . AVGp ...(10) 其中，ΤΡ,是群組化的接腳模塊的訊號接腳總數；^ ι 及02是使用者定義參數；AVGp= ( Σ丨p.)M县且加 1 P A"4疋母個群組化的 接腳㈣平均㈣接腳數量；Pj {每個各接_塊_號 接腳數量。因為平均化後的訊號接腳數量通常大於群组^ 的接腳模塊的尺寸，所a CFPG f略必須有更嚴格的安全 範圍，例如10,-0 2!，，1,1，以達到相同的封裝範圍内 〇

D Ο 因為接腳模塊放置順序將在進行BCPG策略被先考量 ，本實施例採用一最先適合啟發式演算法（first_fjt hewistie algorithm)完成接腳模塊之群組化，該啟發式演算法係為解 裝箱問題（bin-packing problem)的近似解算法，該啟發式 演算法係有次序的將物件配置進入—第—箱（fjrst 並且在第一箱裝滿後產生一個新箱。 而在使用CFPG策略時，主要的考量是為了平均分配 每個模塊的訊號接腳數量，目此，其可以採用另—種啟發 式演算法，例如一最佳適合啟發式演算法(best-m 丨c a丨gorithm)處理接腳模塊模組化，該最佳適合啟發 式=算法忽略物件的先後次序’而是將物件塞進大小合適 的箱内，讓箱内的冗餘空間維持最小。 如前述關於接腳圖塊的各種考量，諸如訊號完整性、 電源傳輸狀況、繞線效能等，均需要在接聊位置配置過程 被考慮所以，在所有的接腳模塊位置配置完成後，一個 概略的接腳指派結果已經完成，如第六圖所示。同時，第 六圖中分別代表該晶片⑽之四個邊⑷心卜4)的接腳指派 24 201101075 區域之夕於减未填滿區間的寬度與高度的參數E1〜E4也 可以一併在概略的接腳指派結果中得知，而參數E1〜E4 係用來將各接腳模塊執行平面位置再配置（floorplanning)以 得到最小的封裝尺寸，將詳述如下。 B·封裝尺寸最小化及接腳模塊之平面位置配置 〇

請參考第六圖，本發明將該晶片（1 〇)之封裝尺寸最小 化的所有的必要條件及限制公式化為一線性問題如下： 最小化（Minimize): / . w 並滿足（subject to):

Wmin = >t;4 + 2 1V!/ + = 1V2 + 2 M/3) + £3 (11) (12) (13) (14) (15) ' /

Hmn = hx + +E2=h2+ ^/74. + ' i

Kin ^ W2 + ^-4 + ^Core ^ Λ, + /?3 + hc〇r(, ^min ~ ； M'c〇re = h〇)re 其中 (16) '、~ V〜~心心乂可以在前述的群組化過程 中得到’如第六圖所示。該W_為該最小化的封裝尺寸的 接腳指派區域之寬度；Hmin為該最小化 扣、、r 、 。可戒尺寸的接腳 曰區域之高度；W2 4分別代表與該晶片之第2邊、第4 邊對應的各接腳模塊的寬度；>v '分別代表與該晶片之第 邊、第3邊對應的各接腳模塊的寬度，其 “ T 1代表不同的 25 201101075 接聊模塊；Μ分別代表與該晶片之第1邊、第3邊對應 嶋腳模塊的高度；別代表與該晶片之第2邊： 第：邊對應的各接腳模塊的高度，其t i代表不同的接聊 換塊，及％為，分別代表該晶片於該最小化的封裝尺 接腳指派區域中心的一核心的寬度與高度。 Ο 該第六圖令所標示的核心（c〇re)，代表一球拇陣列封 裝（BGA)的核部位’基本上，電源與接地接腳配置於封裝 的中心部位，而該晶片本體⑴）則緊鄰設於該些電源與接 ，接腳’目此’該晶片本體⑴）產生的熱可以尋該接電源 人接地接腳傳出。然而，在封裝的中心部位增加更多的電 源與接地接腳雖可以增進熱散逸的性能’但是卻會增加核 心（Core)的面積進而增加整體的封裝尺寸。 命述的公式（13)、（14)即用來定義與該晶片本體⑴ (12)及（15)則限制封裝的外^為以彡，公式⑽）則是為了確 保最小化的封裝尺寸可以填入所有接腳模塊且盡可 〇 產生接腳空位。 當參數E1〜E4確定時，運算而得的最小封裝尺寸的 一超出區（excess area)及一空位區（empty area)即可確定 舉例而5 ，在第六圖左圖的E3即為超出區，而日4 空位區。 丨马 完成前述最小化之後，即可進行接腳模塊之平面位置 配置。所謂的接腳模塊平面位置再配置，才旨將在超出 接:核壤切開而填人附近的空位區，如此，可以將原本超 過取小封裝尺寸的接腳模塊全塞入最小封裝尺寸内: 卜列 26 201101075 舉出執行該接腳模塊平面位置再配置之演算法程式虛擬碼 範例（配合參考第六圖）： 1) 卜1，iei,2,3,4 //start from side 1 2) i—1<-45 iff j = -j ； j + j=4 3) repeat: 4) while (E〆 0f|E丨<0) do 5) 'f > Ej + 1 6) shift pins clockwise // fill the pin-block ◎ into empty area in last side until the E| is zero 7) Ei<-0, ΕΝ1 — EM+ E| 8) else 9) shift pins counter clockwise II split the pin-block in excess area then group it into next side 1〇) Ej —0，Ei + 1 — Ei + 1 + Ej 11) i—i + 1 "check next side 12) until all E value are large than or equal to zero 〇 請參考第九（a)〜（d)圖’其為一個群組化的接腳模塊之 平面位置配置 >貝异之範例’第九（a)圖是經過最小化之配置 後’各群組化的接腳模塊（編號為#1〜#9)的初步配置結果， 其6又疋核心（C 〇 r e)的下邊為第一邊（s j d e 1),並以逆時針方 向之鄰近各邊依序設定為第二〜四邊，在此一範例中，其 包含兩個超出區（編號為E2及E3)分別發生在第二邊以及 第三邊，以及兩個空位區（編號為E1及E4)分別發生在第 -邊以及第四邊。基於前述的演算法，g己置擺設於第一邊 的兩個群組化的接腳模塊（編號#1、#2)在平面位置再配置 27 201101075 的演异過程不動作（該虛擬碼的行4執行結果），因為Ε 〇 °月夺考第九（a)圖，當進行該核心的第二邊所初步配置 的各群組化的接腳模塊之演算時，編號#3的群組化的接腳 核塊因為前述演算法的行5及6判斷結果，而被順時針移 動到第一邊的空位區，完成後，將進行下一邊之再配置。 請參考第九（b)圖，由於E4>E2 ,群組化的接腳模塊#7 所形成的超出區將被切開而再配置於第四邊（基於虛擬碼行 Ο 8、9)。 ，’、、 取後，在第四邊的群组化的接腳模塊#9的演算過程將 如群組化的接腳模塊#7(如第九（c)圖所示），最終得到如第 九（d)圖的最佳化配置結果。 c封裝尺寸後變動的考量（DeaNng with Size Migration Issues) 纟實務應用領域，設計者基於不同的要求或理由而常 〇需要將完成封裳接腳指派的晶片產品的尺寸重新放大或縮 小而改變接腳的配置。 列如’晶片產品的代間產品的變換過程常需要額外安 排：試接腳而使封裳尺寸需要稍微變h或者晶片產品進 -步考量製造成本、晶片執行效率 片產品封裝尺寸的影響成因之—yh另—個改變晶 m曰…，θ成因之。如則述因為執行效率而 廣“封裝尺寸時，目前習用的接聊指派方式可能需 要耗費許多的時間重新指派接腳配置位置，作 例可以再需要增加封裝 π Λ" 了1系改支所使用接腳圖塊 28 201101075

(pm pattern)的型悲’即改變SNj參數，如將更大的sN 由J 9 SNi取代而讓接腳模塊（pin b|〇cks)的寬度變大 〇 : &之，若製造成本取代訊號完整性而為主要考量時， 或者因為該晶片本體⑴）刪除某些功能而縮小尺寸而必須 將封裝尺寸縮小，則參數SNi將由低變高，雖犧牲訊號品 質但卻可提升了接腳的指派效率，並縮小接腳模塊的大小 0 〇 $ 了讓封裝尺寸後變動能夠更為系統化，本發明定義 了-個變動參數(migratj〇n fact〇r，M F )，該變動參數 (M.F·)用於改變接腳圖塊(pA,)時評估接腳模塊的行數 (colUmn(width) 〇f the pin block)，如下： ---L_) SNP SNm) —S J>〇 for enlarging package / -J y \ (<0 for shrinking package ' ) 其中，col是接腳圖塊（PAi)的行數’ SNp及sNm分別 是每個接腳圖塊（PAi)包含的調整前（pervi〇us)、調整後 (modified)的訊號接腳數（signa|_pin numbe「_ 叫 ，以前述本實施例所提的六個接腳圖塊（pAi)為例，下表4 表示了六個接腳圖塊（pAi)的M.F·參數計算結果，其中「+ 」代表變大的接腳模塊’❿「-」代表縮小的接腳模塊。因 此，只要將群組化的接腳模塊的總接腳數（t〇ta| p… number of a group)乘上變動參數（M F )即可估計接腳模塊 所需的行數（寬度）’如此，設計者即可再決定（可以設定判 斷條件’以自動決定接腳圖塊之重新選用)要採用那個接腳 29 201101075 圖塊（ΡΑ|，pin pattern)。 表4 接腳圖塊1 接腳圖塊2,3 接腳圖塊4,5 —----- 接腳圖堍6 接腳圖塊1 Ν/Α — -3/40 -1/8 接腳圖塊2，3 + 3/40 _ JjM ---- -1/20 *5/24 ~ - · •2/15 接腳圖塊4，5 + 1/8 _t.1/20 N/A 接腳圖塊6 + 5/24 _+2/15 + 1 /1 ? i -1/12 ------ 一·— I IN / Μ 综上所述，請參考第十圖，本發明之應用於晶片封裝 與電路板共同設計之晶片接腳指定設計方法的之流程，步 驟包含：接受設定接腳規格與需求（51)、產生複數個接腳 圖綱、接腳模塊的建構與群組化(55)及接腳模塊 位置配置（57)。 ❹ 該接受設定接腳規格與需求（51)步驟中，由於本發明 係為-種配合印刷電路板的組件與自動化指派晶片接腳的 ::二此1首先必須先取得設計標的(即晶片)的-規格與 二：：後續的自動化可以依據設計規袼執行自動化的運 异與指派。該規林愈RP立丨γ & . U制可包含該印刷電路板之組件的位 置配置關係、訊铗6敕k, 1 腳名稱及#日儿"性㈣nal mteg_的要求、訊號接 腳名％及數置、電源接腳數量…等。 該產生複數個接„塊（53)步射，係將步 項設計要求與限制考量 j之各 〜⑽並求解而得到複^ 問題（如前述的公式（3) 塊(PA|')。 數個滿足所設定的丨LP問題的接腳圖 30 201101075 該接腳模塊的建構與群纽 腳模塊（pin block)與該印刷 >驟中’由於一個接 因此，該步驟(51)完成輸入的曰片反二件呈一對一對應’ 俨立曰μ —v 曰曰片接腳限制條件時，即可 付知曰日片之複數個接腳模塊斑 ^ m ” n 、P刷電路板的元件的位置對 ,m , '、特疋要求與電氣特性限制 因此，本步驟（55)貫際上是 换4 分祕— 乂琢（53)完成產生各接腳圖 塊後，依據母一個接腳模塊 甘“ 邛所而的訊號線數量，配合 /、§fl唬線品質要求自動選定冬 Ο Ο k ®的接腳圖塊之後，依據所 品的訊號線數量直接填入而你；士、々 M ^ Μ r ΛΑ ^成各接腳模塊，並將各接腳 換塊依據對應的元件位置關隹 直關係，編給順序而以順時針或逆 時針的方式排列於該晶片之周 .#λ甘π H同時，再填人接腳圖塊 進入某一接腳模塊時，也將—# 併依據戎接腳模塊所需的電 源接腳數量填入該接腳模塊内 |保尼門，形成母一接腳模塊與在印 刷電路板上所對應的組件所需的電源通道。 當完成前述的接腳模塊架構之後，再將完成的接㈣ 塊進行群組化’群組化可採用的策略包含：該邊界條件限 制接腳模塊群組化決定策略（BCPG策略）以及該繞線阻塞 排除接腳模塊群組化決定策略（CFPG策略）。如前所述，執 行接腳模塊群組化的過程可以依據設計需求選擇以該 BCPG策略或該CFPG策略進行群組化而將各接腳模塊分 成四個刀別位於晶月之接腳指派區域之四個邊的群組化的 接腳模塊，且於群組化完成後得到各群組化的接腳模塊與 四個邊接腳指派區域的尺寸關係，而分別為四個尺寸關係 參數Ei，iei,2,3,4，其中，Ei為正代表群組化的接腳模塊 起過接腳指派區域，E i為負代表群組化的接腳模塊超過接 31 201101075 腳指派區域。 =腳模塊之平面位置配置（57)，係將各群組化的接腳 褀塊中，依據該四個尺寸關係m，計算取#具有一最 /化的封裝尺寸的接腳指派區域（可依據前述公式11〜16之 判斷過程卜每一群組化的接腳模塊以一再配置之演算法， 將超過該接㈣派區域的—超出區移動或切割填人:近的 一空位區。 【圖式簡單說明】 第A、B圖為印刷電路板上之組件與晶片之擺設及 繞線關係示意圖。 第二圖為晶片與印刷電路板的剖面示意圖。 第二A、B圖為印刷電路板上及晶片封裝基座上之繞 線示意圖。 第四圖為晶片封裝仰視尺寸示意圖。 第五（1)〜（6)圖為六種接腳圖塊與對應的等效電路模 型示意圖。 第六圖為接腳模塊之尺寸關係與再配置示意圖。 第七圖為使用一邊界條件限制接腳模塊群組化決定策 略之繞線示意圖。 第八圖為使用一繞線阻塞排除接腳模塊群組化決定策 略之繞線示意圖。 第九A~D圖為接腳模塊之平面位置配置之動作示意圖 第十圖為應用於晶片封裝與電路板共同設計之晶片接 腳指定設計方法之流程圖。 32 201101075 【主要元件符號說明】 (10)晶片 (1 1)晶片本體 (12)焊料件 (13)覆晶封裝結構 (131) 上蓋 (132) 晶片封裝基座 (133) 焊料球 ^ (21)上層訊號線網路 〇 (211)訊號接點 (213)接地點 (22) 通道 (23) 下層訊號線網路 (P C B)印刷電路板 (Via)通道 (PAJ接腳圖塊

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Claims (1)

1. 201101075 七、申請專利範圍： Ί. 一種應用於晶片壯·t & 衣兴包路板共同設計 指定設計方法，其步驟包含： 片接腳 接受設定接腳規格與需求：取得一 ’該規格與限制包含該 ’、。14限制 連結位置配置關係、該s 數、，且件的 成日日片之訊號完整性要求、續a 訊號接腳名稱及數量以及該晶片之電源接腳數量；日曰片的 Ο 產生複數個接腳圖塊··依據該規格 規格與限制的複數個接 屋生付口该 聊S鬼（PAD，各接腳圖塊具有 的訊號接腳數量以及主要— 、 „ φ ^ , 要作為k升母一接腳圖塊内訊號品 貝的電源接腳或接地接腳； 之各=的塊配的署建構與群組化：依據該晶片與該印刷電路板 v 置關係以及連接關係，產生複數個與各组件 ,,έ ^ 、龙其中，該接腳模塊包含滿足所對庫 的組件之該規格盥限制 "τ & ^ Γ制要求的其中之一種接腳圖塊以及一 電源接腳模塊，且各接_ ρ u 各接腳杈塊依據所對應的各組件之位置 關ίτ'編給順序，並使 塊群組化決定邊界條件限制接腳模 ..,^ 或，為線阻塞排除接腳模塊群組化決定 束略將各接腳模塊以順時針或逆時斜的古, 晶片四個r^的列於圍繞該 “ $腳才曰派區域’並將對應置於該晶片四個 每個君、'：杈塊進行群組化而成為四個群組化的接腳模塊， U化的接腳模塊分別置於與該晶片四個邊對應的接 M ^ 每個群組化的接腳模塊與對應的接腳指派區 5 生—個尺寸關係參數Ei，i e 1 2 3 4 ;及 接腳模塊的平 ' ， 面位置配置·將各群組化的接腳模塊， 34 201101075 依據該四個尺寸關係參數Ει·計算取得具有一最小化的封裝 尺寸的接腳指派區域，之後，每—群組化的接腳模塊以一 再配置之演算法，將超過該最小化的封裝尺寸的接腳指派 區域的一超出區以移動或切割方式填入鄰近的一空位區。 2.如申凊專利範圍第1項所述之應用於晶片封裝與電 路板共同設計之晶片接腳指定設計方法，該產生複數個接 腳圖塊步驟中’係將該規格與限制以一整數線性程序問題 祂述亚求解，以產生該複數個接腳圖塊（ρΑ〇，其中，該整 Ο 數線性程序問題之公式如下： p = |l for signal pins V/Ό A 尸 Μ l〇 for power/ground pins ^ ^ Γ Aj (3 )

   ^PApCkeN 7-1 col ΣPj,k + PJMl < Dj, 3PA,,Dj&N col row - SN彳 <SRR„ \/PA, + Pm ^SSR, 3 RpT,4 for using power pins for using ground pins ? \fP/. ⑷ (5)(6) (7)(8) 其中： Pj,k代表產生的每一接腳圖塊（PAi)的接腳型態，’代表 一汛唬接腳，〇代表一電源接腳或一接地接腳； 代表一個該接腳圖塊（ρα〇之訊號接腳數 1，「0W及col代表一個該接腳圖塊（ρΑ〇所包含之接腳的 列數及行數； 35 201101075 公式（4)規範一訊號接腳容衲吾 々里（C〇 ’其限制了所有接 腳圖塊（PAi)於每一行之訊號接腳個數； 公式（5)規範一差分訊號限制條 中J俅仵（Dj)，係指一個該接 腳圖塊（PAJ作為差分用途的差分 走刀讯5虎接腳必須被分配在同 一列中的相鄰位置； 么式（6)為一 §fl號接腳相對於、 作為—迴路路徑接腳的比 例（SRRd ; 公式（7)是一 tfl號接腳相肖於作$ „屏蔽接腳的比例 0 (SSRi);以及 公式（8)是一迴路路徑接腳之型態（RpTi)，該迴路路徑 接腳之型態與該迴路路徑接腳所對應的該印刷電路板之參 考面的型態有關，該參考面為—接地層或一電源層。 3·如申請專利範圍第1或2項所述之應用於晶片封裝 與電路板共同設計之晶片接腳指定設計方法，該接腳模塊 的建構與群組化步驟中，該邊界條件限制接腳模塊群組化 決定策略使用一安全範圍： Q φ 1 · AVGS^ φ AVGS 其中： Sm是一群組化的接腳模塊的尺寸； 炉1及屮2為使用者可以定義的數值； AVGS = ( Σ nwn)/4為群組化的接腳模塊的平均尺寸；以 wn是每個群組化的接腳模塊的寬度。 4.如申請專利範圍第1或2項所述之應用於晶片封裝 與電路板共同設計之晶 >;接腳指定設計方法，該接腳模塊 36 201101075 的建構興群殂化步驟中，該繞線阻塞排除接腳模塊群組化 決定策略使用一安全範圍： 01-avgp^tp^02. AVGp (10) 其中： TP|疋群組化的接腳模塊的訊號接腳總數； 01及必2是使用者定義參數； avgp= (Σ jPj)/4是每個群組化的接腳模塊平均訊號接 腳數量； O Pj疋每個各接腳模塊的訊號接腳數量。 5_如申凊專利範圍第]$ 2項所述之應用於晶片封麥 與電路板共同設計之晶片接腳指定設計方法，該接腳模塊 勺平面位置配置中’依據該四個尺寸關係參數&計曾取得 具有-最小化的封裝尺寸的接腳指派區域之計算，:將該 規格與限制表示為一線性問題予 • 求解，该線性問題如下 最小化： 〇 並滿足： ^rnin ~ + Σ W]> + £, = W2 + ^ Vt’3/ + £3 (11) (12) (13) (14) (15) ; / ^ + ΣΛ2/ + £2 - + ΣΛ4, + i Kin ^ + VV4 + M^〇rc ^min — + + ^Core n础;uCwe 37 201101075 ex+e2+ e, +e4>〇 其中： M 6) 的封裝尺寸的接腳指派區域之寬度； 4 J. U4- 一 iin巧咏取 Hmin為該最小化的封穿 哉之I度； 衣尺寸的接腳指派區 4分別代表與該晶片之 > 之阿度， 腳模塊的寬度，· 弟邊對應的各接

   〜分別代表與該晶片之第 腳模塊的寬度，其中i代表不同 1邊、第3邊 的接腳模塊； 對應的各接 分別代表與該晶片之第彳邊、第 模塊的高度； 3邊對應的各接腳 广分別代表與該晶片之第2邊、第4邊對應的各接 聊拉塊的高度，其中i代表不同的接腳模塊；及 心。,.《分別代表該晶片於該最小化的封裝尺寸的接腳 指派區域中心的一核心的寬度與高度。 6.如申請專利範圍第3項所述之應用於晶片封裝與電 路板共同設計之晶片接腳指定設計方法，該接腳模塊的平 〇面位置配置中，依據該四個尺寸關係參數Ei計算取得具有 —最小化的封裝尺寸的接腳指派區域之計算，係將該規格 與限制表示為一線性問題予以求解，該線性問題如下： 最小化： = Σ [ς wm+ej ^ + Σ [ς hj< + Ej 並滿足： Kin = + X yfu + £, = + 2； iv3(. + E, 38 (11) 201101075 ^mi>, - Λ, + Τ Λ2, +E2= h3 +^hAi + Ea (12) (13) (14) (15) (16) ' i Kin ^ + W, + Wc〇re ^min - + h, + hc〇).e Wmn = ^mm；WCore = Kotc Ei + E2+E, + E4>0 其中： wmin為該最小化的封裝尺寸的接腳指派區域之寬度； o G Hmin為該最小化的封裝尺寸的接腳指派區域之高^ . w2,4分別代表與該晶片之第2邊、第4邊^各 腳模塊的寬度； 、：、'.分別代表與該晶片之第，邊、第3邊對應的各接 腳核塊的寬度，其中i代表不同的接腳模塊； 分別代表與該晶片之第，邊、第3邊對應的各接腳 模塊的高度； 、V/',分別代表與該晶片之第2邊、第4邊對應的各接 腳核塊的高度’其中表不同的接腳模塊；及 -分別代表該晶片於該最小化的封裝尺寸的接腳 指派區域中心的一核心的寬度與高度。 7.如申請專利範圍第4項料之應用於晶片封裝與電 路板共同設計之晶片接腳指定設計方法，該接腳模塊的平 面位置配置中’依據該四個尺寸關係參數E丨計算取得具有 一最小化的封裂尺寸的接腳指派區域之計#，係將該規格 與限制表示為—線性問題予以求解，該線性問題如下： 最小化： 39 201101075 ’=石{》〜+五} + Σ[Σ A V 1 )户2A / ' J 並滿足： = W4 + Σ ' + A =川2 + Σ、V3, + £3 (11) (12) (13) (14) (15) (16) i Hm,n = Λ1 + Σ + = + + E, ' , U '1,2 + u w Hmm +K+hC„re Kin = Hmm'，WCore = hCu>.e E} + E2 + E3 + E4 > 〇 其中： wmin為該最小化的封裝尺寸的接腳指派區域 · Hmin為該最小化的封裝尺寸的接腳指派區域之 W2,4分別代表與該晶片之第2邊、 阿X， 腳模塊的寬度； 應的各接 O ⑽分別代表與該晶片之第，邊、第3邊 腳模塊的寬度，其中丨代表不同的接腳模塊； 各接 V %分別代表與該晶片之第1邊、笫 模塊的高度； "邊對應的各接腳 V咖代表與該晶片之第2邊、第4邊對應 腳模塊的高度，其中i代表不同的接腳模塊；及 心⑽、分別代表該晶片於該最小化的封裝尺寸的接腳 私派區域中心的一核心的寬度與高度。 8_ —種内儲用於晶片封裝與電路板共同設計之晶片接 腳指定設計之電腦程式產品，當電腦載入該電腦程式並執 40 201101075 行後，可完成申請專利範圍1所述之方法。 八、圖式：（如次頁） 41