201044205 六、發明說明： 【發明所屬之技術領域】 本揭示的實施例係相關於電路模擬器和電路分析。尤 其是，本揭示的實施例係相關於使用用於個別串音侵略者 的隨機變數來估計信號路徑中之串音引發的時間延遲之技 術。 Ο 【先前技術】 當串音存在於信號網路或路徑之間時，它們對時序分 析期間所計算之延遲値的影響通常以一級一級爲基礎來決 定（其中每一級包括耦合到至少一接收器之至少一驅動器 )。而且，爲了偵測可能的時序違反，最壞情況値通常被 用於來自級的每一個之時間延遲貢獻。 然而，將最壞情況値用於時間延遲貢獻典型上太過保 守，因爲在給定時脈循環期間，一些串音侵略者可能不轉 〇 換、可能在相反方向轉換、及/或可能在準確的想要時間 不轉換。因此，最壞情況延遲値將出現在一般操作期間之 機率典型上非常小。考慮在十級信號路徑中，每一級具有 四個串音侵略者之例子。假設給定串音侵略者轉換的機率 是50%，且犧牲品的相反方向之轉換機率是50%。然後’ 最壞情況串音時間延遲出現在信號路徑上之機率將是（ 0.5.0.5) -4G，其對應於38,300,000年才故障之不合理的高 平均時間。 在試圖降低此種最壞情況爲基礎的時間延遲分析之悲 -5- 201044205 觀中，一些方法模型化來自級的每一個之時間延遲貢獻當 作統計隨機變數。然而，使用此種方法所計算之總路徑延 遲典型上總太過於保守。結果，電路設計者將結束重新設 計電路，以固定一般操作期間可能出現之時序違反’如此 增加設計電路的時間和成本。 因此，需要計算串音引發的時間延遲卻沒有上述問題 之分析技術。 【發明內容】 此揭示的一實施例提供一種電腦系統，以使用電子裝 置模擬第一群信號路徑的一信號路徑中的串音。此信號路 徑可包括一或更多串聯耦合級，其中這些級的每—個包括 耦合到接收器的驅動器。在模擬期間，電子裝置計算第一 群串音侵略者對信號路徑的總時間延遲之時間延遲貢獻’ 其中第一群串音侵略者係與第一群信號路徑相關聯’及其 中第一群串音侵略者引起該信號路徑中的串音延遲。需注 意的是，第一群串音侵略者的個別時間延遲貢獻係利用對 應的隨機變數加以模型化。然後，電子裝置至少部分依據 所計算的時間延遲貢獻來決定該信號路徑的總時間延遲。 該信號路徑中的串音係部分由該信號路徑和第一群信 號路徑之間的電容耦合所產生。而且，給定串音侵略者的 時間延遲貢獻之給定隨機變數係與其他信號路徑的對應信 號路徑中之轉換圖案相關聯。此外，第一群串音侵略者中 之串音侵略者的數目遠大於該信號路徑中之級的數目。 -6- 201044205 在一些實施例中，電子裝置計算第二群串音侵略者對 該信號路徑的總時間延遲之時間延遲貢獻’其中第二群串 音侵略者的時間延遲貢獻係使用對應的非統計最大値加以 模型化。例如，該信號路徑中之一或更多串聯耦合級的每 一串聯耦合級中，第二群串音侵略者可包括每一串聯耦合 級中之串音侵略者的第一排序中之一群前N串音侵略者， 其中串音侵略者的第一排序係可至少部分依據對應的最大 〇 時間延遲貢獻來決定。另一選擇是’第二群串音侵略者可 包括該信號路徑之串音侵略者的第二排序中之一群前N串 音侵略者’其中串音侵略者的第一排序至少部分依據#應 的最大時間延遲貢獻來決定。 而且，第一群串音侵略者未包括具有已知轉換圖案之 串音侵略者及/或具有邏輯相關的至少一些串音侵略者。 例如，若已知第一群信號路徑中之第一信號路徑的轉換圖 案，則決定性模型化第一信號路徑的時間延遲貢獻。同樣 〇 地，若兩或更多串音侵略者在邏輯上相關，則它們的時間 延遲貢獻係使用單一隨機變數加以模型化。 隨機變數可包括獨立的隨機變數。而且’隨機變數可 對應於Gaussian (高斯）分佈或除了 Gaussian分佈之外 的統計分佈類型。需注意的是’給定串音侵略者之時間延 遲貢獻的給定隨機變數可具有最小値和最大値之間的値。 例如，最大値（或最小値的大小）可以是該信號路徑中之 給定級的總時間延遲之分數。此分數可對應··在給定級的 第一群串音侵略者中對應於給定串音侵略者之串音的一串 201044205 音峰値電壓，除以對應於串音侵略者之串音的一串音峰値 電壓總和。 在一些實施例中，電子裝置估計該信號路徑的總時間 延遲之機率。需注意的是此機率的上界限係使用諸如 Hoeffding的不等式等不等式關係來計算。 另一實施例提供一種用以使用諸如電腦系統或積體電 路等電子裝置模擬第一群信號路徑的一信號路徑中的串音 之方法。此方法可包括前面操作的至少一些。 另一實施例提供電腦系統。此電腦系統可被組配成執 行先前操作的至少一些。 另一實施例提供一種連同電腦系統一起使用之電腦程 式產品。此電腦程式產品可包括對應於先前操作的至少一 些之指令。 另一實施例提供積體電路。此積體電路可被組配成執 行前面操作的至少一些。 【實施方式】 提供下面說明讓精於本技藝之人士能夠進行和使用本 揭示，並且按特定應用和其要求來提供下面說明。只要不 違背本揭示的精神和範疇，精於本技藝之人士將容易出現 針對所揭示的實施例之各種修正，及此處所定義之通則可 應用到其他實施例和應用。如此，本揭示並不侷限於所示 之實施例，而是符合與此處所揭示之原則和特徵一致的最 廣泛範圍。 -8- 201044205 說明電腦系統、方法、積體電路、和與電腦系統一起 使用的電腦程式產品（即、軟體）之實施例。這些裝置和 技術可被用於計算信號路徑中的總時間延遲，總時間延遲 係由於來自與一群信號路徑相關聯之一群串音侵略者的串 音。爲了適當說明此群信號路徑中之轉換圖案的轉換時間 和方向之統計行爲，來自這些串音侵略者的每一個之時間 延遲貢獻可被模型化成對應的統計隨機變數。因爲串音侵 〇 略者的數目通常遠大於信號路徑中之級的數目，所以所計 算的總路徑延遲較不悲觀。而且，爲了偵測可能的時序違 反，來自其他主要串音侵略者的時間延遲貢獻係可使用非 統計性決定値加以模型化。 藉由統計性計算總時間延遲，此時序分析技術可降低 由時序分析工具所報導之不必要的時序違反數目。結果’ 此時序分析技術可減少電路設計的時間和成本’藉以增加 顧客滿意和保留。 〇 現在說明積體電路或晶片的設計和製造之實施例。圖 1爲積體電路的設計和製造之各種操作的流程圖100。此 處理開始於產品槪念的產生（11〇) ’其在使用電子設計 自動化（EDA )軟體之設計處理期間實現（步驟112)。 當完成設計時’可將其下線（1 34 ) °在下線之後’製造 半導體晶錠（1 3 6 )’與執行封裝及組裝處理（1 3 8 )’其 最終產生成品晶片（140 )。 需注意的是，使用EDA軟體之設計處理（I 1 2 )包括 下面說明之操作1 1 4-1 3 2。此設計流說明係僅用於圖解。 -9 - 201044205 尤其是，此說明並不意圖侷限本揭示。例如’實際積體電 路設計需要設計者以除了此處所說明的順序以外的不胃丨頓 序來執行設計操作。 在系統設計期間（1 1 4 )，設計者說明實施的功能。 它們亦執行”會如何”規畫以使功能更加提升以及核對成本 。需注意的是，硬體-軟體架構劃分亦可出現在此階段° 可用於此階段之來自Mountain View, CA的Synopsys，Inc· 之例示 EDA軟體產品包括：Model Architect®、Saber®、 S y s t e m S t u d i ο ®、及 D e s i g n W a r e ® 產品。 然後，在邏輯設計和功能查驗期間（1 1 6 )，可寫入 用於電路中之模組的VHDL或Verilog碼，及可爲功能準 確性核對設計。尤其是，可核對設計以確保其產生正確輸 出。可用於此階段之來自Mountain View, CA的Synopsys, Inc.之例示 EDA 軟體產品包括：VCS®、Vera®、 DesignWare®、Magellan®、Formality®、ESP® 和 Leda® 產 品。 接著，在測試的合成和設計期間（1 1 8 )，可將 VHDL/Verilog翻譯成網路連線表。可爲目標技術最佳化 此網路連線表。此外，可設計和實施測試，以核對完成的 晶片。可 用於此階 段之來自 Mount ai n View, C A 的 Synopsys， Inc.之例 示 EDA 軟 體產 品包括： Design Compiler® 、Physical Compiler®、 Test Compiler® 、Power Compiler® 、 FPGA Compiler® 、 TetraMAX® 、 及
DesignWare®產品。 -10- 201044205 而且，在網路連線表查驗期間（1 20 )，可爲遵循時 序限制和爲與VHDL/Veril〇g來源碼的對應性核對網路連 線表。可用於此階段之來自 Mountain View, CA的 Synopsys，Inc.之例示 EDA 軟體產品包括：Formality®、 PrimeTime®、及 VCS®產品。 而且，在設計規劃期間（1 22 )，可爲時序和最高位 準的路由構製和分析晶片的整個平面設計。可用於此階段 G 之來自Synopsys, Inc.的例示EDA軟體產品包括：Astro® 和 IC Compiler®產品》 此外，在實體實施期間（124)，發生置放（電路元 件的定位）和路由（電路元件的連接）。可用於此階段之 來自 Mountain View，CA 的 Synopsys，Inc.之例示 EDA 軟 體產品包括：Astro®和IC Compiler®產品。 然後，在分析和析取期間（1 26 )，可以能夠精鍊之 電晶體位準查驗電路的功能。可用於此階段之來自 O Mountain View, CA 的 Synopsys，Inc.之例示 EDA 軟體產 品包括：Astr〇rai 1 ®、Primerai 1 ®、Primetime®、及 Star RC/XT®產品。 接著，在實體查驗期間（128 )，可核對設計，以確 保製造、電議題、微影議題、和電路系統的正確性。可用 於此階段之來自Mountain View, CA的Synopsys，Inc.之例 示EDA軟體產品包括Hercules®產品。 而且，在解析度增強期間（1 3 0 )，可在布局上執行 幾何控制，以提高設計的可製造性。可用於此階段之來自 -11 - 201044205
Mountain View, CA 的 Synopsys，Inc.之例不 EDA 軟體產 品包括：Proteus®、Pr〇teus®AF、及 PSMGED®產品。 此外，在遮罩資料備製期間（1 3 2 )，提供生產完成 晶片之遮罩生產用的”下線”資料。可用於此階段之來自
Mountain View, CA 的 Synopsys, Inc.之例不 EDA 軟體產 品包括Cats®產品家族。 可在一或更多上述階段期間使用本揭示的實施例。尤 其是，在一些實施例中，可在系統設計（1 1 4 )及/或邏 輯設計和功能查驗（1 1 6 )期間使用本揭示，例如’在電 路的時序分析期間。 現在說明用以模擬信號路徑中的串音之技術的實施例 。圖2爲電路和串音侵略者216中的信號路徑2 00之方塊 圖。在信號路徑2 0 0中，正反器212 (或埠）電耦合到一 連串串聯耦合級，諸如級2 1 0 -1等。這些級的每一個包括 一或更多驅動器（諸如邏輯閘2 1 4 -1等）和一或更多接收 器（諸如邏輯閘2 1 4 - 2等）。例如’在類比電路中、數位 電路、或混合信號電路中’邏輯閘2 1 4的每一個可以是 NAND或NOR閘。尤其是’邏輯閘2 1 4可包括具有一或更 多電晶體之閘。 而且，與一群信號路徑（未圖不）中之對應轉換圖案 相關聯的具有串音侵略者2 1 6之稱合電容導致信號路徑 2 〇 〇中所傳送之電信號的時間延遲。例如’電容耦合可與 信號路徑200和一群信號路徑之間的寄生電容相關聯。 在下面的討論中’由於來自第一群串音侵略者之串首 -12- 201044205 所導致的時間延遲貢獻係使用統計隨機變數加以模型化’ 第一群串音侵略者包括用於每一級的至少一子組串音侵略 者（諸如串音侵略者216-1及216-3等）。因爲被模型化 作統計隨機變數之串音侵略者的數目遠大於路徑中之級的 數目，所以轉換路徑2 0 0之所計算的總時間延遲較實際可 行及較不悲觀，藉以防止不必要的時序違反。例如’在轉 換路徑200中總共至少二十個或至少四十個串音侵略者中 〇 ，每一級至少四串音侵略者的時間延遲貢獻可被模型化作 統計隨機變數。 需注意的是，統計隨機變數可包括獨立的隨機變數。 然而，在其他實施例中，統計隨機變數並不獨立。而且’ 統計隨機變數可對應於 Gaussian分佈及/或除了 G a u s s i a η分佈之外的統計分佈類型。此外，用於第—群串 音侵略者中之給定串音侵略者的時間延遲貢獻之給定統計 隨機變數可具有最小値和最大値之間的値。可以許多方式 〇 獲得用於給定串音侵略者的時間延遲貢獻。當作例子’最 大値（或最小値的大小）可以是信號路徑2 0 0中之給定級 的總時間延遲之分數。尤其是，給定串音侵略者的時間延 遲貢獻之最大値可以是 Σκ /=1 其中 Vi是給定串音侵略者的凸塊高度（或峰値串音 電壓），用於給定級中之N串音侵略者的V i之總和是給 定級的總凸塊高度，及Δ是給定級的總時間延遲。使用此 -13 - 201044205 統計方法，與第一群串音侵略者相關聯之最壞情況總時間 延遲（△ s t a t i s t i e a I )是
其中E ( S )是分佈的期待値，k是根據想要的自信程 度所選定（如、在99.7%自信中k等於3)，及Μ是第一 群串音侵略者中的串音侵略者之總數目。（當最壞情況時 Μ 間延遲貢獻被用於所有串音侵略者時，這與= 相反。） 通常，串音侵略者216包括：主要或重要的串音侵略 者，具有已知轉換圖案之串音侵略者，及/或具有邏輯相 關的串音侵略者。爲了偵測可能的時間違反，在一些實施 例中，決定性模型化用於一些串音侵略者2 1 6的時間延遲 貢獻。例如，用於包括重要的串音侵略者之第二群串音侵 略者（諸如串音侵略者216-2及216-4等）的時間延遲貢 獻係可使用最壞情況或最大値加以模型化。可逐級地或就 整個信號路徑來識別這些重要的串音侵略者。例如’就信 號路徑200中的每一級而言，第二群串音侵略者可包括前 Ν個串音侵略者。或者，第二群串音侵略者可包括用於信 號路徑200的前Ν個串音侵略者。在任一例子中’前Ν 個串音侵略者係可藉由排序串音侵略者216的時間延遲貢 獻，以及選擇具有大於臨界値之時間延遲貢獻的串音侵略 器2 1 6來識別。 而且，在一些實施例中，亦可決定性模型化具有已知 -14- 201044205 轉換圖案及/或邏輯相關之串音侵略者。例如’若已知給 定串音侵略者的轉換圖案，則最後的時間延遲貢獻係可從 已知的轉換圖案來計算。同樣地’若兩或更多串音侵略者 在邏輯上相關，則它們的時間延遲貢獻係可使用單一隨機 變數加以模型化。需注意的是，兩或更多串音侵略者可邏 輯相關，因爲兩或更多信號路徑中的電信號來自共同源（ 諸如正反器或埠等）。 〇 圖3爲用以模擬信號路徑200 (圖2 )中的串音之方 法3 0 0的流程圖，其係可由電子裝置（諸如電腦系統或積 體電路等）來執行。在模擬期間，電子裝置計算第一群串 音侵略者對信號路徑的總時間延遲之時間延遲貢獻（3 1 0 )，其中第一群串音侵略者與第一群信號路徑相關聯，且 引起信號路徑中的串音延遲。需注意的是，第一群串音侵 略者的個別時間延遲貢獻係利用對應的隨機變數加以模型 化。 €) 在一些實施例中，電子裝置選用地計算第二群串音侵 略者對信號路徑的總時間延遲之時間延遲貢獻（3 1 2 ) ’ 其中第二群串音侵略者的時間延遲貢獻係使用對應的非統 計最大値加以模型化。 然後，電子裝置至少部分依據所計算的時間延遲貢獻 來決定信號路徑的總時間延遲（3 1 4 )。 在一些實施例中，電子裝置選用地估計信號路徑的總 時間延遲之機率P ( 3 1 6 )。例如，若使用獨立的隨機變 數’則此機率的上界限係可使用Η o e f f d i n g的不寺式來5十 -15- 201044205 算，即、 , M\ P < exp(-—). 至少部分依據所估計的機率，若任何模擬時序違反具 有低於機率臨界値之機率（諸如用於3σ、5σ、7σ、或9σ 事件的機率臨界値等）’則電路設計者能夠在電路設計上 簽出。因此，在一些實施例中，電路設計者可使用”統計 簽出”。尤其是，電路設計者可利用依據諸如故障的平均 時間等一或更多統計度量衡的統計把握來下線。若諸如具 有I 〇 〇年的故障之平均時間的時序違反等之剩下一或更多 低機率時序違反，則此方法是有用的。另一選擇是，電路 設計者可只在沒有時序違反的電路設計上簽出。 在方法3 0 0的一些實施例中，具有額外或較少的操作 。而且，操作的順序可改變及/或兩或更多操作可被組合 成單一操作。 現在說明模擬信號路徑200 (圖2 )中的串音之電腦 系統的實施例。圖4爲電腦系統400之方塊圖。電腦系統 400包括：一或更多處理器410、通訊介面412、使用者介 面4 1 4、及將這些組件耦合在一起之一或更多信號線422 。需注意的是，一或更多處理單元410可支援平行處理及 /或多串接操作，通訊介面4 1 2可具有持續性通訊連結， 及一或更多信號線422可構成通訊匯流排。而且，使用者 介面414可包括：顯示器416、鍵盤418、及/或諸如滑 鼠等指標420。 電腦系統400中的記憶體424可包括揮發性記憶體及 -16- 201044205 /或非揮發性記憶體。尤其是’記憶體4 2 4可包括： 、RAM、EPROM、EEPROM、快閃記憶體、一或更多 卡、一或更多磁碟儲存裝置、及/或一或更多光學儲 置。記憶體424可儲存作業系統426 ’其包括用以處 以執行硬體相依工作的各種基礎系統服務之程序（或 指令）。記憶體424亦可儲存通訊模組42 8中的程序 一組指令）。這些通訊程序可被用於與一或更多電腦 〇 或伺服器通訊，包括相對於電腦系統400距離遙遠之 及/或伺服器。 記億體424亦可包括多重程式模組（或幾組指令 包括電路模擬模組43 0 (或一組指令）。而且，電路 模組43 0可包括：時間延遲模組432 (或一組指令） 或機率模組4 3 4 (或一組指令）。 從與諸如信號路徑A 43 8 - 1及信號路徑B 43 8-2 可包括在一或更多電路中）等一或更多信號路徑43 6 Ο 聯的串音侵略者，時間延遲模組4 3 2可計算給定信號 中的時間延遲貢獻440。這些時間延遲貢獻係可使用 性資訊446及/或串音侵略者參數448來計算。需注 是，用於一些串音侵略者的一些時間延遲貢獻可以是 變數（諸如獨立的隨機變數等）。然而，一些串音侵 的時間延遲貢獻可以是決定性的，諸如使用最壞情況 關時間延遲貢獻的最大値等。例如，若已知一或更多 路徑436中的轉換圖案，則用於對應的串音侵略者之 延遲貢獻係可藉由時間延遲模組432來決定性計算。 ROM 智慧 存裝 理用 一組 (或 及/ 電腦 模擬 及/ (其 相關 路徑 決定 意的 隨機 略者 或相 信號 時間 而且 -17- 201044205 ，若兩或更多信號路徑436在邏輯上相關’則對應的串音 侵略者可使用單一隨機變數加以模型化。有關轉換圖案及 /或邏輯相關的資訊可儲存在決定性資訊446中。 然後，至少部分依據所估計的（隨機及/或決定性） 時間延遲貢獻4 4 0 ’時間延遲模組4 3 2可決定給定信號路 徑中的總時間延遲442。而且’在一些實施例中，機率模 組434可估計總時間延遲442的選用機率444。 記憶體424內各種模組中之指令可以下列語言實施： 高階程序語言、物件導向程式化語言、及/或組裝或機器 語言。需注意的是，程式化語言可被編譯或解釋成（如、 可組配或組配成）由一或更多處理單元4 1 0來執行。 電腦系統400可包括各種裝置，諸如：個人電腦、膝 上型電腦、伺服器、工作站、大型主機電腦、及/或能夠 操縱電腦可讀式資料之其他裝置等。 雖然電腦系統400被圖解成具有一些分離項目，但是 圖4用於功能性說明除了此處所說明之實施例的結構槪要 之外的存在於電腦系統400中之各種特徵。尤其是，如精 於本技藝之人士所明白一般，電腦系統400的功能可分佈 在大量伺服器或電腦上，各群伺服器或電腦執行特定子組 的功能。結果，電腦系統400可以在一位置上或可分佈遍 及多個位置，諸如透過網路（諸如網際網路或企業內部網 路等）通訊之計算系統等。 在一些實施例中，電腦系統4 0 0之一些或全部功能可 被實施在一或更多：應用特定積體電路（ASIC)、現場可 201044205 程式閘陣列（FP G A )、及/或一或更多數位信號處理器 (DSP )。如此，電路分析或模擬係可使用FPGA來執行 。需注意的是，電腦系統4 0 0的功能可以硬體實施多一點 而以軟體實施少一點，或以硬體少一點而以軟體多一點， 如技藝中所知一般。 現在討論可用於電腦系統400中之資料結構的實施例 。圖5爲資料結構500的方塊圖。此資料結構可包括串音 〇 侵略者參數510的表格。例如，串音侵略者參數510-1可 包括：用於串音侵略者512-1的識別符：一或更多相關信 號路徑514-1 ;串音侵略者512-1是否爲隨機變數516-1 ; 若串音侵略者512-1是隨機變數，則爲選用分佈518-1 ; 與串音侵略者512-1相關聯的最大時間延遲値520- 1 ;及 /或在串音侵略者512-1和一或更多其他串音侵略者之間 的選用邏輯相關522- 1。 圖6爲資料結構600的方塊圖。此資料結構可包括所 〇 V 計算的時間延遲貢獻610。例如，時間延遲貢獻610-1可 包括多群：受影響的信號路徑（諸如信號路徑612-1等） :貢獻的串音侵略者（諸如串音侵略者512-1等）；與串 音侵略者相關聯之一或更多信號路徑（諸如信號路徑514_ 1等）：及/或所計算的時間延遲貢獻（諸如時間延遲貢 獻 614-1 等）。 在一些實施例中，信號路徑200 (圖2 )、電腦系統 4〇〇(圖4)、資料結構500(圖5)及/或600包括較少 或額外的組件。而且，兩或更多組件可被組合成單一組件 -19- 201044205 及/或可改變一或更多組件的位置。 僅爲了圖解和說明而提出本揭示的實施例之上述說明 。它們並不用於將本揭示耗盡性或侷限於所揭示的形式。 因此，精於本技藝之人士可出現許多修正和變化。此外， 上述揭示並不用於侷限本揭示。本揭示的範疇係由附錄於 後的申請專利範圍所定義。 【圖式簡單說明】 圖1爲根據本揭示的實施例之積體電路的設計和製造 之各種操作的流程圖。 圖2爲根據本揭示的實施例之信號路徑和串音侵略者 的方塊圖。 圖3爲根據本揭示的實施例之用以模擬圖2的信號路 徑中之串音的方法之流程圖。 圖4爲根據本揭示的實施例之模擬圖2的信號路徑中 之串音的電腦系統之方塊圖。 圖5爲根據本揭示的實施例之資料結構的方塊圖。 圖6爲根據本揭示的實施例之資料結構的方塊圖。 需注意的是，相同參考號碼意指全部圖式中對應的部 分。 【主要元件符號說明】 100 :流程圖 200 :信號路徑 210-1 :級 -20- 201044205 212 :正反器 2 1 4 :邏輯閘 2 1 4 - 1 :邏輯間 2 1 4-2 :邏輯閘 2 1 6 :串音侵略者 2 1 6 - 1 :串音侵略者 216-2 :串音侵略者 〇 216-3 :串音侵略者 216-4 :串音侵略者 4 0 0 :電腦系統 4 1 〇 :處理器 4 1 2 :通訊介面 4 1 4 :使用者介面 4 1 6 :顯示器 4 1 8 :鍵盤 〇 420 :指標 422 :信號線 424 :記憶體 426 :作業系統 42 8 :通訊模組 43 0 :電路模擬模組 43 2 :時間延遲模組 43 4 :機率模組 43 6 :信號路徑 201044205 43 8 - 1 :信號路徑A 4 3 8 - 2 :信號路徑B 440 :時間延遲貢獻 4 4 2 :總時間延遲 444 :選用機率 446 :決定性資訊 448 :串音侵略者參數 5 00 :資料結構 fl 510:串音侵略者參數 510-1:串音侵略者參數 5 1 2 - 1 :串音侵略者 5 14-1 :信號路徑 5 1 6 -1 :隨機變數 5 1 8 -1 :選用分佈 5 2 0 - 1 :最大時間延遲値
5 2 2 - 1 :選用邏輯相關 P 600 :資料結構 6 1 0 :時間延遲貢獻 6 1 0 -1 :時間延遲貢獻 6 1 2 -1 :信號路徑 614-1 :時間延遲貢獻 -22-