TW201015858A - Double triggered logic circuit - Google Patents

Description

201015858 九、發明說明： 【發明所屬之技術領域】 本創作係有關一種組合式的邏輯電路，尤其關於一種 雙觸發邏輯電路。 ' 【先前技術】 數位系統越來越多7〇，如何降低晶片的功率消耗是當 前的重大研究方向，在所有的數位同步系統中，通常使用 一組或是多組時脈系統，再利用時脈信號來控制資料的移 9 動，而時脈系統是由系統時脈（clock system)分佈網路及 正反器所組成的，它是整個晶片最耗功率的部分，其中功 率消耗可分為靜態功率消耗及動態功率消耗，動態功率消 耗中又分為切換功率和短路電流功率消耗，而靜態功率消 耗中多為漏電電流功率消耗。 降低功率的技術可分別針對降低靜態功率與降低動態 功率，由於動態功耗一直都遠大於靜態功耗，所以我們設 φ 計之電路主要朝著降低動態功率消耗的目標去執行。其中 降低功率消耗最有效的方式為降低操作電壓，但降低電壓 隨之而來的問題是速度的下降，因此另一可行的方式是採 用雙緣觸發的設計，如此可在不減低輸出產生率 (throughput)的情況下，有效的降低功率，於是實際電路 的組成上，我們採用了脈波觸發正反器的方式，以求進一 步降低系統時脈的電路負載（loading capacitance)和功率 消耗。 請參閱「圖1、2」所示，為習知正反器之架構，其 201015858 由兩個栓鎖器組成，由時脈訊號之正/負緣控制資料取樣 - 和資料保持的動作，如「圖1」中所示，主式栓鎖器 ' (master latch)l做資料取樣的動作，僕式拴鎖器 (slave latch)2做資料保持的動作，使用時，關於資料的 移動，從一資料輸入端（Din)3到一資料輸出端（Q0Ut)4是 同步於一時脈信號輸入端（Clock)5的邊緣信號，而正緣觸 發模式為只取樣該資料輸入端（Din)3於該時脈信號輸入端 ❸ （Clock)5的正緣信號，而負緣觸發模式則取樣該資料輸入 端（Din)3於該時脈信號輸入端（ci〇ck)5的負緣信號，如此 才能完成資料傳遞的工作’因此每一次傳送資料的變動狀 態就必須要用到兩個時脈信號才能完成整個工作。 而「圖2」中所示，為「圖1」中正反器之時序圖， 代表在一時脈信號6的正、負緣作一取樣資料（Sample Data)7與一保持資料8(H〇ld Data)，但這就會產生一例 如：訊號競賽（race trough)的問題，故應考慮時間條 ❿ 件’是否符合讓正反器維持正常工作之能力。 而習知雙緣觸發正反器（d〇uble edge triggered flip flop ’ DETFF)，意指它能在每一次傳送資料的變動 狀態就只要用到一個時脈信號6就能完成整個傳送資料工 作’典型的雙緣觸發正反器可以在時脈信號的正緣或負緣 做儲存資料’但會有傳遞延遲時間較長，且該時脈信號輸 入端（Clock)5所推動的電容負載較大，雖然還是可以在正 緣或負緣的該時脈信號輸入端（clock)5把資料儲存，因此 該時脈信號輸入端（Cl〇ck)5為原始的時脈信號必須加以倍 201015858 頻而成為另一新的時脈信號，因此雙緣觸發正反器使用的 - 時脈頻率是一般單緣觸發正反器時脈頻率的二分之一，但 是可以達到相同的資料傳輸率，因為功率消耗與操作的時 脈頻率成正比，所以其功率消耗也會跟著降低，因此雙緣 觸發正反器常被提出使用在降低功率的設計。 而關於單緣觸發正反器與雙緣觸發正反器的比較上， 由於雙緣觸發正反器的結構比較於單緣觸發正反器時是需 要更為複雜的結構，不只是在使用了更大的晶片面積，同 ® 時更多的内部結點及交換電容，而減少降低頻率的好處。 習知技術應用上，另發展出外加式脈波觸發型正反器 (explicit-pulsed-triggered flip-flop)與欲入式脈波觸 發型正反器（IMPlicit -pulsed-triggered flip-flop)，兩 者均可再區分為單緣脈波觸發型和雙緣脈波觸發型正反器 兩大類；外加式脈波觸發型正反器電路在多元串、並聯 時，其脈波產生器電路是可以共用，而嵌入式脈波觸發型 φ 正反器此類電路之脈波產生器是無法共用的，所以外加式 脈波觸發型正反器使得整體的功率消耗就可以被降低許 多，但其在串、並聯時其脈波可能會因為負載電容太大， 而導致脈波無法產生，所以外加式脈波觸發型正反器其優 點並沒有嵌入式脈波觸發型正反器多，且因電路有明顯的 脈波產生器所以會造成較多的能量消耗，嵌入式脈波觸發 型正反器之工作頻率平均比外加式脈波觸發產生器來得要 高。 所以，脈波觸發型正反器因低複雜度的電路設計，使 201015858 其在暫存器的應用中越來越受歡迎；脈波產生器的另一個 *重要的特徵是控制它的操作模式，傳統的脈波產生器只能 固定在一模式’或是請參閱「圖3」所示，為傳統雙= ㈣輯電路，其利用一臓電路9A來控制兩個邏輯電路. 一 AND邏輯電路邪與一腫邏輯電路此，再由一模式選擇 信號輸入E對該臓電路9A傳輸模式選擇信號，但其邏輯 電路組成需要乾費許多的電晶體，儘管其電路組成方式簡 ⑩ β 4在時脈Ί吕號輸入（CLK)9D上的負載電容卻相當 大’而造成極大的功率消耗。 而在關於低功率設計技術發展的同時，經常要求單脈 波觸發或雙脈波觸發的觸發的模式必須有多種工作模式，1 J如在數據通訊電路（data communication circuit)中 在資料同步階段，可以透過雙緣觸發方式使其有效的工作 的頻率加倍，-旦同步被達成，電路可以轉換成單緣觸發 以降低有效時脈來減少功率消耗等等，過去若要設計此種 ❿電路，會設計兩種不同模式的脈波產生器電路，單緣脈波 觸發之電路多用反相器加上AND或㈨邏輯閘組成，來產生 正或負脈波訊號；而雙緣脈波觸發電路則多用反相器加上 XN0R邏輯閘和x〇R邏輯閘組成，再利用另一 Μυχ電路做選 擇。 而習知關於邏輯電路的CMOS電路組成，其中x〇R、 XN⑽、AND、0R和MUX的邏輯電路使用，儘管其電路組成 方式簡單’可是卻另有臨界電壓衰退（thresh〇id voltage loss)問題存在，此為當電路無法在低電壓動作，因此會 201015858 造成較多的功率消耗，由於有臨界電壓衰退（让reshold voltage loss)問題，此問題會使電路出現驅動能力不足 . 和短路電流的問題，故就習知技術研究來說，建立一訂製 電路相當費時費工’且需要時間加以設計、執行、特性化 以及整合，因此，期望提供一更佳的時序規格、最低功率 消耗以提高處理速度。 【發明内容】 爰是，本創作的目的在於利用兩種邏輯電路以組成低 ❹ 複雜度的一種雙觸發邏輯電路。 基於上述目的，本創作為一種雙觸發邏輯電路，其供 一時脈信號輸入端與一時脈延遲信號輸入端連結設置，其 包含有：一第一PM0S電晶體、一第二PM0S電晶體、一第一 NM0S電晶體、一第二NM0S電晶體與一第三PM0S電晶體。 該第一PM0S電晶體與一模式選擇信號輸入Ε連結，該 第一PM0S電晶體與該時脈延遲信號輸入端連結，該第二 @ PM0S電晶體與該第一PM0S電晶體連結，該第二PM0S電晶體 與該時脈信號輸入端連結，該第一NM0S電晶體與該第一 PM0S電晶體連結，該第二NM0S電晶體與該時脈信號輸入端 Α連結’且該第二NM0S電晶體與一第三PM0S電晶體耦接， 該第二PM0S電晶體、該第一NM0S電晶體、該第二NM0S電晶 體與該第三PM0S電晶體經連結設置並產生輸出訊號。 藉由上述技術方案，本創作為一種雙觸發邏輯電路具 有下列優點： 一、這樣的組合邏輯電路，透過少數的電晶體設計為 201015858 邏輯閘，一方面減少電子元件的使用，以低複雜度以降低 • 時脈系統的負載電容設計，可大幅減少電力的消耗，另一 方面為雙重操作模式，不被局限於某一種使用要求。 二、本創作為了降低其電路之複雜度’並無電源直接 到地的路徑，所以當電晶體在轉換的過渡期間不會產生明 顯的短路電流，而造成功率消耗，利用XN0R和AND邏輯電 路的運作差異來當作控制模式的選擇線’藉以去掉習知技 魯 術的該MUX電路，這樣可以使其延遲時間更為降低，並使 得功率延遲積（power-delay-product，PDP )也跟著下降 許多。 【實施方式】 茲有關本創作的詳細内容及技術說明，現以實施例來 作進一步說明，但應瞭解的是，該等實施例僅為例示說明 之用，而不應被解釋為本創作實施之限制。 請參閱「圖4」所示，本創作為一種雙觸發邏輯電 〇 路’其供一時脈信號輸入端A與一時脈延遲信號輸入端b 連結設置’其包含有：一第一 PM0S電晶體P1、一第二pm〇s 電晶體P2、一第一 NM0S電晶體N1、一第二NM0S電晶體N2與 一第三PM0S電晶體P3。 該第一PM0S電晶體P1的源極與一模式選擇信號輸入e 連結，該第一PM0S電晶體P1以其閘極與該時脈延遲信號輸 入端B連結’該第二PM0S電晶體P2的源極與該第一pM〇s電 曰曰體P1的〉及極連結’該第二PM0S電晶體之閘極與該時脈信 號輪入端A連結，該第一NM0S電晶體N1以其閘極與該第一 201015858 PM0S電晶體P1的閘極連結，該第二NM0S電晶體N2以其閘極 - 與該時脈信號輸入端A連結，且該第二NM0S電晶體N2與一 第三PM0S電晶體P3耦接，該第二PM0S電晶體P2的汲極、該 第一NM0S電晶體N1汲極、該第二NM0S電晶體N2與該第三 PMOS電晶體P 3的源極經連結設置並產生輸出訊號。 另’在該時脈延遲信號輸入端B前方設置有至少一第 一反相器10，該反相器10於本創作設置數量為3個，該反 相器10之間與該第三PM0S電晶體P3連結設置。 • 請再一併參閱「圖5」所示，為AND與XN0R的真值 表，本創作為了降低電路複雜度，藉由觀察AND和XN0R真 值表’發現兩者之差別只在於當該時脈信號輸入端A與該 時脈延遲信號輸入端B的信號輸入同時為「〇」時，AND 輸出為「0」而XN0R輸出為「1」，便可利用此差異來當 作該模式選擇信號輸入E的控制選擇方式。 請再參閱「圖6」所示，係為參考「圖5」而設計的 φ AND/XN0R邏輯電路圖，此電路設計當中並無電源直接到地 的路徑，所以在轉換過渡期間不會因為明顯的短路電流而 造成功率消耗，且於「圖6」電路圖也去掉習知「圖3」 中的該MUX電路9A，這樣可以使其延遲時間更為降低，並 使得功率延遲積（power-delay-product，PDP )也跟著下 降許多’但仍具有其缺點；請同時參閱「圖5、6」所 示’當該時脈信號輸入端A、該時脈延遲信號輸入端B與 該模式選擇信號輸入E的輸入信號為「〇〇〇、011、 111」此三種情況時，輸出還是會有臨界電壓衰退 201015858 (threshold voltage loss)的問題存在，當電路應用於脈 ‘ 波產生器時，其中「〇11和HI」這兩種狀況式產生在時 • 脈正緣「0 — 1」時，請參閱「圖7」所示，此問題只要 在「圖7」中多加一第二反相器20和一電晶體便可解 決，其係為解決臨界電壓哀退的電路圖，若此電路應用在 一脈波產生器（圖未示）時，當該時脈信號輸入端A、該 時脈延遲信號輸入端B與該模式選擇信號輸入E的輸入信 號的EAB為「000」時’電路並不用產生脈波訊號，因此 罾輸入訊號之問題不會影響到該脈波產生器的電路，所以當 與該脈波產生器連結，因為脈波變得較窄，所以短路電流 所造成的功率消耗也會降低，而沒有臨界電壓衰退 (threshold voltage loss)的問題。 於是，再請同時參閱「圖4、7」中，「圖7」中所 增加的該第二反相器20其實是可以被「圖4」中的該第一 反相器10所取代的’所以實際上共只需如「圖4」中的五 φ 個電晶體來組成雙模式邏輯電路，本創作再由3個該第一 反相器10作為時脈延遲功能並配合「圖7」的電路圖所組 成，即為「圖4」雙模式邏輯電路，其電路之布林代數式 如下： 實施例： 請配合同時參閱「圖5、8」為例，「圖8」中的一 時脈輸入信號ακ、-時脈延遲輸入信號⑽與該模式選 12 201015858 =HE1對照於「圖5」中的該時脈信號輸入端A、 =時脈延遲信號輸人端B與簡式選擇信號輸Μ的輸入 號，其利用本創作設置為一雙脈波模式觸發正反器的電 塔圖’其電路實施動作為： (1)當-模式選擇信號輸入以為“ Γ’（雙緣脈波 觸發產生模式）： a· —時脈輸入信號CLK和一時脈延遲輸入信號CLKD 魯 均為“ 0’’時（該時脈輸入信號CLK的下降 緣）·· 一第一電晶體MP1與一第二電晶體MP2為 ON狀態，其產生脈波訊號為“ 1 ” ，以導通一拾 鎖器40，並將資料由一資料輸入端5〇傳至一資料 輸出端60 ; b·該時脈輸入信號CLK和該時脈延遲輸入信號clkd 均為“1”時（該時脈輸入信號CLK的上升 緣）：一第三電晶體MN1、一第四電晶體MN2與 一第五電晶體MP3為0N狀態，則產生該脈波訊號 Pulse為“ 1 ” ，以導通該栓鎖器4〇，並將資料 由一資料輸入端50傳至一資料輸出端60 ; c.該時脈輸入信號CLK和該時脈延遲輸入信號clkd 為“0Γ或“10”時（該時脈輸入信號CLK為固 定時）：該第三電晶體MN1或該第四電晶體mn2 為ON狀態，則脈波訊號為“ 〇 ” （無脈波產 生）’該栓鎖器40由其一第三反相器70作電路回 授功能以維持該資料輸出端6〇的電壓。 13 201015858 (2)當該模式選擇信號輸入El為“〇，，（單緣脈波 • 觸發產生模式）： • a•該時脈輸入信號CLK和該時脈延遲輸入信號clkd 均為“0”時（該時脈輸入信號CLK的下降 緣）··該第一電晶體MP1與該第二電晶體Mp2為 ON狀態，則脈波訊號為（無脈波產生）， 該栓鎖器40由該第三反相器70作電路回授動作以 維持該資料輸出端60的電壓； ❷ b·該時脈輸入彳§號CLK和該時脈延遲輸入信號clkj) 均為“1”時（該時脈輸入信號CLK的上升 緣）：該第三電晶體MN1、該第四電晶體MN2與 該第五電晶體MP3為ON狀態，脈波訊號為‘‘ 1 ’， (脈波產生）’並導通該栓鎖器4〇,並將資料由 該資料輸入端50傳至該資料輸出端6〇 ; c.該時脈輸入信號CLK和該時脈延遲輸入信號clkd ⑩ 為“01”或“10’’時（該時脈輸入信號CLK為固 定時）：該第三電晶體MN1或該第四電晶體廳2 為ON狀態，脈波訊號為“ 〇 ” （無脈波產生）， 該栓鎖器30由該第三反相器作電路回授維持該 資料輸出端60的電壓。 綜上所述，我們提出使用AND-XN0R邏輯模組之雙觸發 型邏輯電路，其能夠支援兩種脈波觸發模式：單緣觸發 (single-edge triggered)和雙緣觸發（double-edge triggered)，且在使用電晶體數和佈局面積上均節省許 201015858 多，所以本創作能夠達到高速且低電力_作期待，因π .不論是在產業界推廣或應用，其後續產生的巨大效益，希 • 望能為電子業界盡一己之力。 惟上述僅為本創作之較佳實施例而已，並非用來限定 本創作實施之範圍。即凡依本創作申請專利範圍所做的均 等變化與修飾，皆為本創作專利範圍所涵蓋。 【圖式簡單說明】 圖1係習知正反器示意圖。 ® 圖2係習知主僕式正反器之時序圖。 圖3係傳統雙模式的邏輯電路示意圖。 圖4係本創作之一種雙觸發邏輯電路的電路圖。 圖5係為AND和XN0R真值表。 圖6係依據AND和XN0R真值表而設計之AND/XN0R邏輯電路 示意圖。 圖7係為解決臨界電壓衰退的電路圖。 φ 圖8係本創作設置為一雙脈波模式觸發正反器的電路圖。 【主要元件符號說明】 習知部份： 1 :主式栓鎖器（master latch) 2 :僕式检鎖器（slave latch) 3 :資料輸入端（Din) 4 :資料輸出端（Q〇ut) 5 :時脈信號輸入端（Clock) 6 :時脈信號 15 201015858 7 :取樣資料（Sample Data) 8 :保持資料（Hold Data) 9 A : MUX電路 9 B : AND邏輯電路 9 C : XN0R邏輯電路 9 D :時脈信號輸入（CLK) E :模式選擇信號輸入 本創作部份：

10:第一反相器 2 0 :第二反相器 3 0 :電晶體 4 0 :栓鎖器 5 0 :資料輸入端 60:資料輸出端 第三反相器 A : 時脈信號輸入端 B : 時脈延遲信號輸入端 C : 訊號線 C L K :時脈輸入信號 C L K D :時脈延遲輸入信號 E : 模式選擇信號輸入 E 1 :模式選擇信號輸入 P 1 :第一PM0S電晶體 P 2 :第二PM0S電晶體 16 201015858 P 3 第 三 PM0S 電 晶 體 N 1 第 一 NM0S 電 晶 體 N 2 第 _ _ NM0S 電 晶 體 M P 1 第 一電 晶 體 M P 2 第 二電 晶 體 M N 1 第 三電 晶 體 M N 2 第 四電 晶 體 M P 3 第 五電 晶 體

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Claims (1)

1. 201015858 十、申請專利範圍： - i· 一種雙觸發邏輯電路’其供一時脈信號輸入端與一 - 時脈延遲信號輸入端連結設置，其包含有： 一第一PM0S電晶體，該第一PM0S電晶體的源極與一模 式選擇信號輸入E連結，該第一PM0S電晶體以其閘極與該 時脈延遲信號輸入端連結； 一第二PM0S電晶體，該第二PM0S電晶體的源極與該第 ^ 一PM0S電晶體的汲極連結，該第二PM0S電晶體之閘極與該 時脈信號輸入端連結； 一第一NM0S電晶體，該第一NM0S電晶體以其閘極與該 第一PM0S電晶體的閘極連結；以及 一第二NM0S電晶體，該第二NM0S電晶體以其閘極與該 時脈信號輸入端連結，且該第二NM0S電晶體與一第三PM0S 電晶體耦接’該第二PM0S電晶體的汲極、該第一NM0S電晶 體汲極、該第二NM0S電晶體與該第三PM0S電晶體的源極經 % 連結設置並產生輸出訊號。 2. 如申請專利範圍第1項所述之雙觸發邏輯電路，其 中時脈信號輸入端A連結設置於正反器、加法器與多工 器、栓鎖器、暫存器與計數器之任一種。 3. 如申請專利範圍第1項所述之雙觸發邏輯電路，其 中時脈信號輸入端與該時脈信號輸入端之間設置有至少一 反相器。 4. 如申請專利範圍第3項所述之雙觸發邏輯電路，其 中該反相器最佳设置數量為3個。 18 201015858 5.如申請專利範圍第3項所述之雙觸發邏輯電路，其 中該反相器之間以一訊號線C連結該第三PM0S電晶體。