TW201009696A - Fixed-width multiplier with error compensation circuit - Google Patents

Description

201009696 九、發明說明： 【發明所屬之技術領域】 本發明係與一種固定乘法器有關，尤其係與一種固定 乘法器之補償電路及其方法有關。 【先前技術】

在許夕數位訊说處理器（Digital Signal Processing (DSP))的應用中’如動畫專家小組（M〇ving picture Expert Group (MPEG))之解碼和多媒體之應用中，在作内部乘法 時，常會運用固定寬度的乘法器的特性來做運算元件。這 也越顯固定寬度的乘法器的重要性。所謂固定寬度乘法器 係指，例如一 n位元（bits)之被乘數乘以n位元之乘數 時同樣只會產生η位元的輸出。換句話說，固定寬度之 乘法器必須在原本該輪出的2位元的乘積結果中截去掉一 半的乘法器輸出寬度（如最低η位元之輸出寬度），而此舉 勢必造成截去的誤差值。 為了補償因所截去之輸出寬度所造成的誤差，習知技 7中有提出數種固定寬度乘法器的誤差補償方法。例如， 習用技術有·固定的偏置量（bias)來作為誤差補償之 方法。但因為這樣固定的偏置量無法隨著乘法器得輸入值 =整’因此這樣的誤差補償方法所得到的截去誤差值仍 ，疋报大的。另外，也有方法係採用所得出之乘積結果中 近被截去的最低有效位元（LSB)之該行位元 偏置量之誤差補償方法。另外也有方法係透過= 、疋指數、統計資料及/或線性回歸等數據來產生偏置量之 201009696 誤差補償方法。然而，這些方法再使用上都會受到某些限 制，因為這些特定指數或統計資料就只能代表特定條件之 下的特定參數。 為了可以在固定寬度的乘法^内進行更精確誤差補 償’K.J.Cho等人曾在2004年的職τ·咖第12 冊中發表「Design of L㈣rrQr⑴㈣咖滅⑽ Boo让Mu 11 i p 1 i er」，其係透過布什編碼器（β〇〇th enc〇der ) 來產生該補償偏置量，其中被截去的位元大致被分成两個 ❹群組’其y為主要群組，其係代表求得該誤差補償偏置量 的第個被表述的部份’而另—個次要群組則是藉由機率 評估。該次要群組能藉由簡單的數字（digitals)結合至 ，要群組，因而產生一種設計非常簡單但卻可大幅降低固 定寬度乘法器之截去誤差的補償電路。 本發明係在’ K. I.Cho等人之前述技術基礎上，再提 出種改良式的固定乘法器之補償電路，其可較K j Ch 等人所提出的補償電路再降低簡的截去誤/ · · ® 【發明内容】 勺j發明係提出一種固定寬度乘法器，該乘法器係至少 布十解碼電路及—選擇器；其中該布十解碼電路， 碼器】以產生複數個編碼位元而該選擇器係與該布十解 ^ 、_妾。亥選擇器係因應該等編碼位元而與一乘數之輸 項位行運算’以產生該固定寬度乘法器之部份乘積 去部二中，該部分乘積項係分成一有效部分（MP)及一截 刀（LP)，該截去部分更區分成一主要群組 201009696 及一次要群組（LPmin()r)，其中該次要群組係分別透過將第 行值相加產生以產生一第一進位以及透過機率評估產生 一近似進位，再將該等進位加至主要群組中，以作為固定 乘法器之疾差補償的偏置量（bias)。 根據上述構想，其中該布十解碼器係包含：一第一反 互斥或閘，用以對一被乘數之一第一輸入位元及一第二輸 入位元進行運算；一第二反互斥或閘，用以對該被乘數之 該第二輸入位元及一第三輸入位元進行運算，並產生一移 ❹位位元；以及一及閘，用以對該第一反互斥或閘之輸出與 該移位位元進行運算，並產生一零位元。 根據上述構想，其中該及閘更連接一反及閘，以輸出 該零位元之一反相訊號yi。 根據上述構想，其中該第一位元更同時作為該布十解 碼器輸出之一符號位元。 根據上述構想，其中該選擇器係包含：一第一及閘， 用以對s亥乘數之一第一輸入位元與該移位位元進行運算； 參_第二及閘’用以對該乘數之-第二輸入位元與該移位位 70之反值進行運算；一或閘，用以對該第一及閘之輪出與 該第二及閘之輸出進行運算；一第三及閘，用以對該或閘 與該零位元之反值進行運算；以及一互斥或閘，用以對該 第二及閘之輸出與該符號位元進行運算，以輸出該乘法 之部分乘積。 ° 根據上述構想，其中該移位位元係經由一反相器來鞾 得其反值。 & 7 201009696 根據上述構想，其中該零位元係經由一反相器來獲得 其反值。 本發行係又提供一種固定寬度乘法器之誤差補償方 法，其包含下列步驟：（1)提供一布十（booth)解碼器及 一選擇器，以進行ηχη位元之二補數乘法運算，其中該乘 法運算之乘積結果係分成一有效部分（ΜΡ)及一截去部分 (LP) ;( 2)將該截去部分（LP)最靠近該有效部分之一行 定義為主要群組（LPmajt3r)，其餘部分為次要群組（LPw); 參 （3)將該次要群組區分成靠近該主要群組之第一行位元 (LPfrain〇r)及剩餘位元（LP reminor )，（4)將該次要群組成靠 近該主要群組之第一行位元（LPfminor )相加，以產生一第一 進位；（5)透過機率評估方式，將剩餘位元（LPreminor)之 變化轉化為該布十解碼器之一輸出控制訊號；（6)利用二 元條件方法（binary-condition method)將該輸出控制訊 號轉換成不同的二元數，並據以產生一近似進位；以及（7) 將該第一進位及該近似進位當成該固定乘法器之一補償值 〇 加到主要群組中。 根據上述構想，其中該布十解碼器係輸入被乘數之輸 入位元，並產生複數個編碼位元，而該選擇器係因應該複 數個編碼位元而與一乘數之輸入位元進行運算，以產生二 補數乘法運算之乘積項。 根據上述構想，其中該複數個編碼位元係包含一符號 位元、一零位元及一移位位元。 根據上述構想，其中該輸出控制訊號係為該零位元之 201009696 一反相訊號。 根據上述構想，其中該輸出控制訊號係透過在該編碼 器之零位元輸出之前增設一反及閘而得出。 本發明之另一構想係又提出一種固定寬度乘法器之誤 差補償方法，該方法係應用於一固定寬度乘法器，其中該 成法器之乘法運算之乘積結果係分成一有效部分（MP)及 一截去部分（LP)，其中該截去部分（LP)中最靠近該有效 部分之一行係定義為主要群組（LPmajC)r)，其餘部分為次要 ❹ 群組（LPminar )，而§亥次要群組區係分成罪近該主要群組之 第一行位元（LPfmi·) 以及剩餘位元（LPremin。!·），該方法係 包含下列步驟：（1)將該次要群組成靠近該主要群組之第 一行位元（LPfmin。!·)相加，以產生一第一進位；（2 )透過機 率評估方式，將剩餘位元（LP reminor )之變化轉化為一控制 訊號；（3 )利用二元條件方法（binary-cond i t i on method) 將該控制訊號轉換成不同的二元數，並據以產生一近似進 位；以及（4)將該第一進位及該近似進位當成該固定乘法 Φ 器之一補償值加到主要群組中。 根據上述構想，其中該乘法器之乘法運算係藉由一布 十（booth)解碼器及一選擇器來進行。 根據上述構想，其中該布十解碼器係輸入被乘數之輸 入位元，並產生複數個編碼位元，而該選擇器係因應該複 數個編碼位元而與一乘數之輸入位元進行運算，以產生二 補數乘法運算之乘積項。 根據上述構想，其中該複數個編碼位元係包含一符號 201009696 位元、一零位元及一移位位元。 根據上述構想，其中該控制訊號係為該零位元之一反 相訊號。 之 根據上述構想，其中該控制訊號係透過在該編碼器 零位元輸出之前增設一反及閘而得出。 【實施方式】 、本發明所提出的©定乘法^之簡轉設計係採用修 改過的布十（Booth )編碼技術來作為減少部分乘積纟士果 (partial products)之方法。以二個n位元的2補、^數 字之乘法計算為例’—乘數A (multipUeand)及一被乘 數B (multiplier)與乘積p之間的關係可以表示為： (1) P = AB=YjPi2i /=0 其中

。如果η是偶數，B 可以重寫成下式： 鲁 (w-2)/2Β= Σ (&2M +^2/-2*2,+l)22i ί=0 (2) 將Β值限於卜2, 〇, i，2}内’再以每個解碼出來的值 跟乘數Α做運算，可產生數個n—bit結果作為每一列的部 分乘積結果（partial pr〇ducts)。因此，將替代（2) 我們所獲得乘積結果p又可以寫為： ’ (/1-2)/2 P = AB^ ^ (b2l-i+b2i-2b2M)-A-22i i=〇 (”;2)/2 (3) 其中，因此，透過布十解碼器之技術， 201009696 可相較於陣列式乘法器減少一半的運算乘積，因而可以達 到減少面積及增加運算速度之效果。 透過第1圖（A)及第1圖（B)之布十解碼器及其搭 配的一選擇器電路示意圖可以更清楚說明上本發明之一種 種固定乘法器之補償電路的具體實施方式。如該第i圖（八） 中所示，該布十編碼器10係包含一第一反互斥或閘1〇1、 一第二反互斥或閘102、及一及閘103，其中，該第一反互 2或閘101係用以對該被乘數B之位元h⑴與b2i進行運 β算，該第二反互斥或閘1〇2係用以對該被乘數B之位元^ 與b2l_1進行運舁，並產生一移位位元（shift)，而該及閘 103係用以對該第一反互斥或閘1〇1之輸出與該移位位元 進仃運算，並產生一零位元（zer〇;^位元匕…係同時作為 該布十編碼器之一符號位元（sign)，因此該符號位元該 零位元、及該移位位元係共同組成編碼位元（亦即 Ctrli[2:0])。在本發明之一較佳具體實施例中，在該零位 元之輸出訊號係又再經過一反及閘1〇4後而輸出，此部分 ® 之輸出訊號L將進一步作為補償電路設計之輸入訊號。 另外’如第1圖（b)所示’本發明之選擇器電路2〇係 包含一第一及閘201、一第二及閘202、一或閘203、一第 二及閘204以及一互斥或閘205，其中’該第一及閘201 係用以對乘數A之位元ai與該移位位元進行運算。該第二 及閘202係用以對該乘數a之位元ai+1與該移位位元之反 值進行運算’其中該移位位元係經由一反相器2〇6來獲得 其反值。該或閘203係用以對該第一及閘201之輸出與該 201009696 第二及閘202之輸出進行運算。該第三 零位元之反值進行運算，同樣的:該2 係來獲得其反值。而該互斥或閘205 並產生= 輸咖符號位元進行運算， 上

與乘=二:=;方法 =況時’是先將A作反相然後在最低有效:元(二A Φ 乎1 Radix-j亨十編碼差 F K b. 0 0 0 0 0 1 . 0 1 1 0 1 0 1 1 1 1 2/~1 A之運算

加到LSB zero

0*A

+1*A

-2*A

-1*A 種固定寬 本 請再繼續參閱第 度乘法器;乘積結果的布十圖解。如該第2圖中: 發明之固疋乘法器之乘積結果可區分成兩部分： (4) 以改寫成為 (5)

p=AB = MP + LP 為了精確地描述截去之部分，上式可 p S MP + Cr χ7η 12 201009696 ^remp=[LP/2nl (6) 我們假設n=8，然後Eq. (6)能被表示為下式： σ

Temp 2 ^3,1 + 5*2,3 + 5 + 5·〇>7) + _L^〇 + + + Ctrh [2]) +... + -y 50)I +-^-(^0 + CtrlQ{2]) ⑺ ❹ ㈣=:(7)可以顯示出％係大部分係受到'—^ 專項之4。因為這部分係所使用之最重要的意義權重， 統的主要誤差補償的項目是在£·和這剩餘的誤 差補彳員項目尽—及& _ ’如下式表示：

E ^major = ^3,1 + ^2,3 + ^1,5 + SQJ /minor ~ ^(^3,0 + ^2,2 + *^1,4 + \6+〇/3[2])

Lmin。；· = + \3 + 〜)+ …+ 士卜。，。+ 〇/。[2》 從上述各式，我們可以將Eq. (6)改寫如下： ^(En,ajor+Ef 是最精確地誤差補償偏置量 必須重伸者 ⑻(9)(10) (11) 然而 要在二補數的固定乘法器中以最小面積計算，乘法器必須 直接截去LP之部分，因此也產生大量的截去誤差。而本發 明係針對此一誤差提供一種更精確的誤差補償方法。 我們以8x8固定寬度的乘法器為例，我們只保留一行 的。我們所提供的誤差補償方法是由下列四彳固步驟所 組成： 步驟1 :保留第一行的LP/ininOT加起來，以產生進位，其 中 A w = \6 + U U A，。+ Cir，3[2];步驟 2 :獲得 Binary-Condition-Value (BCV)之徹底 13 (12) 201009696 的摸擬；首先，定義yi如下式： 乂 = 1, if zeroi Φ1 0，if otherwise 因此，如表1所示，當z^minw完全被移除時，yi可以透過下 式被簡單的運算出來： yt = zeroi 假設每個被輸入的位元有相同的機率分配，用機率評估我 們發現的變化會受限於在布十解碼器的變化。我們用 ® 這零位元控制訊號的布十解碼器來產生yi，然後將 14，心，知3結合為一組，我們搜尋所有ui+1，wi+3的變化，可 以整理如下表2所示。當約整值（rounded va 1 ue )為4時， 加總這些類型的機率，type 0、type 1、type 2友type 3 近似為74%。我們可以將其區分為兩類，第一類即為type 0、 tyPe 1、type 2及type 3，而剩餘的部分則為第二類。而 在這兩種類別上都會有二元數產生。我們叫這方法為二元 ^ 條件方法（Binary-Condition-Method (BCM))。我們可以 $基本的或閘到區分這兩類所產生不同的二元數。 β = Ρ{Α I B) = P{type k | round value = 4) (13) & 2[^約整值為4時，不同類型之知〜，九2，知的機率分佈 類型 — y^yiy^ 頻率比率 (frequency percentage) β Jype_ 0 1111 31.6% 0.8682 ^pe 1 1110 1101 1011 0111 42.2% 0.7432 2 0011 0101 1010 1100 0110 1001 20.7% 0.6182 Jype 3 0001 0010 0100 1000 4.7% 0.4915 Li他 0000 0.78% 0.3682 201009696 步驟3 :用BCM產生近似的進位；當給定的寬度為n時， 這近似進位的訊號數量係為5cmv=L«/8」。而近似的進位訊號 係'表示為·· BCV_0、BCV_J、BCV—2.：BCV_(BCMN-l)。 考慮Booth乘法器寬度為n=16，透過BCM，近似進位 的訊號能獲得如下： BCV_0 = v y2v y3 BCV_l = yivy5vy6vy7 o 舉例來說，當= l，從約整值是4，左移兩 個位元，最後我們用這個二元條件值 (Binary-Condition-Value)當作近似進位。 步驟4 :將ip/mi…所產生的進位以及所產生的近似 進位當成補償值，然後一起加到行。 結合前述四個步驟之補償方法，我們可以發展出一種 適5用於固疋寬度乘法器之較小截去誤差產生的補償電 _ 路。從上述方法，我們可以重寫Eq. (11)如下： 假設：去σ一 =(σ，） ^major + /min or ]r + [^Γ, when BCV^:,=4 % 丨-+ K [五/_ 1. + ]/2-i ( 1 4 ) when BCV _l«/8j-l) K2=0 在Eq. (14)中，其第一項係指可粗略校正的項目，而 及第二項的[^2㈣係指可作微調之項目。第一 的在-次電路就可以決定，而這第二項能在近似 15 201009696 約整（rounding)運算後透過分析統計。這樣的目的是為 了設計簡單實用的誤差補償電路，我們所提出利用Bc^作 為誤差補償之偏置量即是將k值變化限定在w 丁。 以8x8固定寬度的乘法器為例，保留一行和二行在主 要群組内，Eq· (14)能被重寫為下列的Eq. (15)及Eq. (16)。

(15) ^0,7 +*^1,5 +S23 +S3tl +|)^(506 +5·14 +s22 +s30 +C/r/3[2j)j +[a：,]/2w+1 when BCV _0 = 1, K{ =4 " s07 +Sl5 +S23 +S3l + \}^(s06 +S^ +s22 +530 +C/r/3[2j] +[K2]/2w+' when BCV _0 = 0,尺2=〇 ’ 2 5〇,7 +¾ +¾ +y2(s〇,6 +SlA +s2a +s30 +C/r/3[2])+ KIX (^0,5+^3+52,+[^]/2-', σ n*8,w»*2 when BCV_0 = \, KX=A s〇j +Sls +S2>3 +s3l +)^(s06 +Sl4 +s22 +s30 +Cfr-/3[2])+XlX(5〇,5 when 5C厂一 0 = 〇， K2=〇 (16)

以上述的Eq. (15)及Eq. (16)為例，我們可以得出一個 新的架構並展現出其電路在第3圖及第4圖。在固定寬度 的乘法器之寬度為8時，我們所提出的補償電路有較好的 误差補償值，從下表3我們可從看出其差異。 姜3:不同的Booth乘法器之誤差結果比較 乘法器 第1行及 寬度 Q 最大誤差 平均誤差 差異誤差 第2行 〇 384.000 84.523 9748.250 8 192.000 67.089 6113.187 and w=2 Q 〇 256.000 73.941 6450.187 10 192.000 66.457 5713.250 此外’有關實作部份，我們採用基礎單元（ce 1 1 _based ) 201009696 設計流程用到一標準元件庫（如Artisan standard cell 1 ibrary)，因為它適合我們所提出的固定寬度之Booth乘 法器和並以被用在業界（如UMC)的0. 18um CMOS製程中。 這樣的設計編譯程序是用到我們所提出之固定寬度的 Booth乘法器和這，其有效的晶片面積的最後佈局（1 ayout) 結果係如第5圖所示，其中該晶片大小係為70. 4 umx68. 6 um。而該晶片之能量消耗量測值係為0.714 mW，其平均的 運作速率是100 MHz。而其主要延遲時間是5. 32 ns。該晶 φ 片之主要特徵係整理如下表4所示。 表4固定寬度乘法器之晶片特徵 乘數及被乘數字元長度 8 bits 乘積字元長度 8 bits 延遲時間 5.32 ns 供給電源 1.8 V 功率消耗@ 100MHz 0.714 mW 晶片有效面積 70.4umx68.6um 製程技術 UMC 0.18 um 綜上所述’本發明之固定寬度乘法器相較於習知技 術’不僅可以有減較少的截去誤差（truncation erfor·)， ❿且其佔用較少的空間、及具有較短的時間延遲（time delay)。本案之乘法器係適用於VLSI的實現，且從模擬結 果我們發現，使用本案之乘法器不僅可以較目前最佳補償 技術減少約10%的捨棄誤差，但僅需增加少數的元件即可 達成，是故極具有產業價值。本案得由熟悉本技藝之人士 任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲 保護者。 【圖式簡單說明】 17 種固定寬度乘法

201009696 。第1圖（A)係表示應用於本發 器之布十編碼器電路圖。 器之選第=係表示應用於本發明之，定寬度乘法 =2 ®絲轉㈣之—翻定寬縣法器之乘積結 果之布十圖解。 第3圖係表示根據本發明之一具體實施例之固定寬度 乘法器’其輸出寬度為8位元，w=l。 第4圖係表示根據本發明之另一具體實施例之固定寬 度乘法器，其輸出寬度為8位元，w=2。 第5圖係表不根據本發明之固定寬度乘法器的電路佈 局圖β 【主要元件符號說明: 】 10 布十編碼器 20 選擇器 101 、 102 互斥或閘 103 及閘 104 反及閘 201 > 202 > 204 及閘 203 或閘 205 互斥或閘 206 、 207 反相器

Claims (1)

1. 201009696 十、申請專利範圍： 1. 一種固定寬度乘法器，其至少包括： 一布十解碼電路，其係用以產生複數個編碼位元； 以及 一選擇器，與該布十解碼器連接，該選擇器係因應 該等編碼位元而與一乘數之輸入位元進行運算，以產生 該固定寬度乘法器之部份乘積項， 其中，該部分乘積項係分成一有效部分（MP)及一 φ 截去部分（LP)，該截去部分更區分成一主要群組 (LP—r)及一次要群組（LPw)，其中該次要群組係分 別透過將第一行值相加產生以產生一第一進位以及透 過機率評估產生一近似進位，再將該等進位加至主要群 組中，以作為固定乘法器之誤差補償的偏置量（bias)。 2. 如申請專利範圍第1項所述之乘法器，其中該布十解碼 器係包含： 一第一反互斥或閘，用以對一被乘數之一第一輸入 ❿ 位元及一第二輸入位元進行運算； 一第二反互斥或閘，用以對該被乘數之該第二輸入 位元及一第三輸入位元進行運算，並產生一移位位元； 以及 一及閘，用以對該第一反互斥或閘之輸出與該移位 位元進行運算，並產生一零位元。 3. 如申請專利範圍第2項所述之乘法器，其中該及閘更連 接一反及閘，以輸出該零位元之一反相訊號 19 201009696 4. 如申請專利範圍第2項所述之乘法器，其中該第一位元 更同時作為該布十解碼器輸出之一符號位元。 5. 如申請專利範圍第4項所述之乘法器，其中該選擇器係 包含： 第及閘’用以對該乘數之·一第一輸入位元與該 移位位元進行運算； 一第二及閘，用以對該乘數之一第二輸入位元與該 移位位元之反值進行運算；

   ❹ 一或閘，用以對該第一及閘之輸出與該第二及閘之 輸出進行運算； 一第二及閘，用以對該或閘與該零位元之反值進行 運算；以及 互斥或m對該第三及閘之輸出與該符號位 兀進行運算，以輸出該乘法器之部分乘積。 6. 如申請專利範圍第5項所述之乘法器，其中該移位位元 係經由一反相器來獲得其反值。 7. =請專利範圍第5項所述之乘法器，其中該零位元係 經由一反相器來獲得其反值。 8. -種固^寬度乘法器之誤差補償方法，其包含下列步 提供一布十（b〇〇th)解碼器及—選擇器以進行η 數乘法運算，其中該乘法運算之乘積結果 係刀成一有效部分（ΜΡ)及—截去部分 將該截去部分（LP)«近該有效部分之-行定義 20 201009696 為主要群組（LPmaj。!·），其餘部分為次要群組（LPmin。··); 將該次要群組區分成靠近該主要群組之第一行位 7〇 ( LPfminor)及剩餘位兀（LPreminor )， 將該次要群組成靠近該主要群組之第一行位元 (LPfminor )相加’以產生一弟一進位， 透過機率評估方式，將剩餘位元（LPremint3r)之變化 轉化為該布十解碼器之一輸出控制訊號； 利用二元條件方法（binary-condition method) φ 將該輸出控制訊號轉換成不同的二元數，並據以產生一 近似進位；以及 將該第一進位及該近似進位當成該固定乘法器之 一補償值加到主要群組中。 9.如申請專利範圍第8項所述之方法，其中該布十解碼器 係輸入被乘數之輸入位元’並產生複數個編碼位元，而 該選擇器係因應該複數個編碼位元而與一乘數之輸入 位元進行運算，以產生二補數乘法運算之乘積項。 Φ 10.如申請專利反範圍9項所述之方法，其中該複數個編碼 位元係包含一符號位元、一零位元及一移位位元。 11. 如申請專利反範圍10項所述之方法，其中該輸出控制 訊號係為該零位元之一反相訊號。 12. 如申請專利範圍第10項所述之方法，其中該輸出控制 訊號係透過在該編碼器之零位元輸出之前增設一反及 閘而得出。 13. —種固定寬度乘法器之誤差補償方法，其係應用於一固 21 201009696 定寬度乘法器，其中該成法器之乘法運算之乘積結果係 分成一有效部分（MP)及一截去部分（LP)，其中該截 去部分（LP)中最靠近該有效部分之一行係定義為主要 群組（LPmajor )，其餘部分為次要群組（LPminor ) ’而該次 要群組區係分成靠近該主要群組之第一行位元 (LP fminor ) 以及剩餘位兀（LPreminDr ) ’ §亥方法包含· 將該次要群組成靠近該主要群組之第一行位元 (LPfminor )相加，以產生一第一進位； φ 透過機率評估方式，將剩餘位元（LPrW)之變化 轉化為一控制訊號； 利用二元條件方法（binary-condition method) 將該控制訊號轉換成不同的二元數，並據以產生一近似 進位；以及 將該第一進位及該近似進位當成該固定乘法器之 一補償值加到主要群組中。 14. 如申請專利範圍第13項所述之方法，其中該乘法器之 ❿ 乘法運算係藉由一布十（booth)解碼器及一選擇器來 進行。 15. 如申請專利範圍第14項所述之方法，其中該布十解碼 器係輸入被乘數之輸入位元，並產生複數個編碼位元， 而該選擇器係因應該複數個編碼位元而與一乘數之輸 入位元進行運算，以產生二補數乘法運算之乘積項。 16. 如申請專利反範圍15項所述之方法，其中該複數個編 碼位元係包含一符號位元、一零位元及一移位位元。 22 201009696 ,· 】7.如申請專利反範園16項所述之方法，其令該控制訊號 係為該零位元之一反相訊號。 is·如申請專利範圍第16項所述之方法，其中該控制訊號 係透過在5亥編碼器之零位元輸出之前增設一反及閘而 得出。

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