TW200941266A - Interconnect architectural state coverage measurement methodology - Google Patents
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Description
200941266 九、發明說明 【發明所屬之技術領域】 本發明有關於電腦系統領域,詳言之,關於協定之驗 證方法。 【先前技術】 半導體處理及邏輯設計之進步允許存在於積體電路裝 ❹ 置上之邏輯數量得以增加。此外,電腦系統已演化成涵蓋 許多不同的功能,如傳統運算系統、儲存媒體系統、娛樂 中心、音頻播放、視頻播放、伺服器等等。此外,已針對 此更快速且更廣泛之功能設計出高性能協定以在電腦系統 中轉移資訊。舉例而言,英特爾公司(Intel)的快速路徑架 構(Quickpath Architecture)包括能夠以高速率傳送資料 之高速、快取一致、序列點對點分層協定之協定架構。然 而’隨著這些更先進的協定持續發展,協定架構之每一層 〇 的複雜度亦增加。 傳統上,確保正確操作之協定架構的驗證涉及角隅情 況(亦即極端操作點或狀態)的人工識別。爲了驗證協定 實行之操作而在系統中誘發這些角隅情況。替代角隅情況 或除了角隅情況之外,改變隨機操作變數/狀態以隨機驗 證協定架構。 然而,這些參數及變數隨著複雜度增加而變得非常大 。例如’對於具有多重代理器(agent)的複雜協定,可能的 狀態之數量指數性地成長。因此,使人較難掌握潛在狀態 -5- 200941266 之覆蓋空間。另外,目前的驗證方法經常無法追蹤已驗_ 了大量狀態的哪些。故,對於架構之已驗證量係更難獲得 準確之可信度階層。 【發明內容及實施方式】 在下列說明中’提出各種特定細節,如特定協定架構 、特定協定操作變數/參數、特定模型、特定驗證步驟等 等之範例,以提供本發明更詳盡的了解。然而,對於熟悉 該項技藝者而言很明顯地,不需利用這些特定細節來施行 本發明。在其他例子中,並未詳細討論已知構件或方法, 如互連協定/實行、正規互連模型發展/內容、特定詢問及 其他特定操作細節,以避免不必要地模糊本發明。 在此討論之方法及設備爲用於提供一種驗證策略,以 有效率及有效地驗證複雜協定之實行。詳言之,主要參照 快取一致的互連協定,如包括實質上依附英特爾的快速路 徑規格之快取一致協定的高速點對點互連來說明互連協定 0 的驗證而闡述驗證方法。然而,在此所述之方法及設備不 如此受限,因其可實行於任何協定、互連架構層或其他多 重代理器/參數系統上或與之關連。 參照第1圖,圖解互連系統之構件的多個互連之一實 施例。如所示,描繪傳統多處理器系統之一部分。然而, 在此所述之驗證方法可用於任何系統中,如單一處理器電 腦系統、伺服器、嵌入式系統、行動系統及具有多電性代 理器之其他系統。 -6- 200941266 在一實施例中’集線器1 25比擬晶片組。晶片組經常 包含兩積體電路裝置,如記憶體控制器集線器(MCH)及互 連控制器集線器(ICH)。在一實施例中,集線器125爲 MCH’將處理器106、111、116及121耦合至記億體13〇 。然而’集線器125可包括促進處理器及其他系統裝置間 之通訊的任何積體電路。 記億體1 3 0 ’如所示包括系統記憶體,以於運作時間 ❹ 的期間保持待存取之碼、資料及其他資訊。系統記憶體之 一範例包括動態隨機存取記憶體(DRAM)。然而,任何記 憶體可作爲系統記憶體,如雙資料率(DDR)記憶體、同步 動態RAM(S DRAM)、緩衝記憶體及其他已知記憶體裝置。 此外,記憶體1 3 0不限於系統記憶體,且可包括其他已知 記憶體裝置,如快閃記憶體裝置。 處理器插座105、1 1 0、1 15及120係用來將處理器 106、111、116及 121耦合至電路板,如印刷電路板 ❹ (PCB)或母板。經常使用插槽及對應的封裝技術,如平面 柵陣列(LGA)或針柵陣列(PGA)、球柵陣列(BGA)或其他已 知的插座技術。處理器106、111、116及121經常稱爲實 體處理器,但可包括任何型式的處理元件,如微處理器、 嵌入式處理器、多核心處理器、多線程處理器或信號處理 器。 互連126,如所示,將處理器106、111、116及121 耦合至集線器125。互連126常被稱爲前端匯流排(FSB)。 雖然,參照互連126及其協定來說明驗證,注意到在此討 -7- 200941266 論之驗證方法可用於任何互連上’如1/0互連、記憶體匯 流排或一起實行任何數量及型式的通訊協定之其他鏈結耦 合代理器。實體上,互連1 26可利用平行匯流排、序列匯 流排、多點匯流排、點對點匯流排、射型收發器邏輯 (GTL)匯流排、GTL+匯流排、雙資料率(DDR)匯流排、差 動匯流排或互連之其他已知的實體層/實行。作爲一特定 例示性的實施例,互連126包括高速序列點對點互連。
在一實施例中,互連126包括分層協定堆疊架構。互 A ❹ 連架構的範例層包括提供裝置間之實體電性連結的實體層 、輔助異動/請求/封包之定序的鏈結層以及實行不同型式 的異動/請求/封包之異動層。這些層常見於互連架構中, 如周邊構件互連快速(PCI Express)。然而,可出現其他層 或協定成爲互連架構之一部分。例如,實質上依附英特爾 的快速路徑規格之互連架構包括不同異動及通訊協定,如 快取一致協定。 如前述,互連之協定的驗證可包括平台中之任何互連 ◎ ’如輸入/輸出(I/O )匯流排、周邊構件互連(^卩或PCI Express匯流排或記憶體匯流排,如記憶體匯流排丨27。連 接集線器1 25至記憶體丨3〇之實體記憶體匯流排的常見範 例包括基於DDR之匯流排、基於隨機存取記憶體(ram)之 匯流排或任何其他已知的記憶體匯流排或針對記憶體匯流 排調適之其他匯流排。每-種型式的匯流排可與其本身之 待驗證的通訊協定關連。 此外’協疋之驗sa方法不限於傳統桌上型電腦系統互 ~ 8 - 200941266 連。例如,可以類似方式驗證網路協定、無線存 其他複雜通訊協定。因此,無論驗證是針對實體 連協定或其他協定,驗證目標可稱爲架構、驗證 證目標。 參照第2圖,圖解待驗證之架構的可能狀態 間的覆蓋資料庫的一實施例。注意到,如上述, 架構一詞的使用可指待驗證之協定架構,如待驗 φ 一致協定、待驗證之其他協定、待驗證之實體互 結合之驗證。 在一實施例中,資料庫20 1保持在儲存媒體 儲存媒體包括能夠保持電子資訊的任何儲存裝置 碟驅動器、記憶體、帶驅動器、外部儲存、暫時 依電性記憶體、非依電性記憶體、其他儲存裝置 存取/可讀取媒體。注意到機器可存取媒體可包 其他電子傳輸媒體,其從儲存媒體乘載或傳送資 Q 持在資料庫20 1中之資訊)到待存取之電腦系統 在一實施例中,針對架構之覆蓋空間資料庫 作期間會遭遇的架構(如協定架構)之複數狀態 言,覆蓋資料庫包括架構之實行的所有可能的狀 構之組態約束的模型。然而,在另一範例中’覆 包括架構實行之減少組的可能狀態。 例如,假設一互連之一協定層的正規模型係 連的特定實行協定模型。在此,當變化變數/參 特定實行協定內的不同狀態時,每一組變數可能 取協定及 互連、互 對象及驗 之覆蓋空 待驗證之 證之快取 連或上述 200 中 ° ,如碟、 記憶體、 或機器可 括載波或 訊(如保 〇 包括在操 。舉例而 態,如架 蓋資料庫 調整成互 數以達成 潛在具有 -9- 200941266 導致對稱狀態之對稱組的變數。因此,在此範例中,僅在 資料庫20 1中保留一個對稱狀態,形成對稱減少組的互連 狀態,其一般亦可稱爲覆蓋空間。 作爲驗證用之覆蓋空間的一過度簡化的範例,快取一 致互連的快取一致協定之正規的模型係基於組態約束而定 ,如協定代理器之數量、協定代理器的種類等等。快取一 致協定之驗證用的覆蓋空間包括根據每一協定代理器之變 化代理器參數及/或一致性協定之變化的總體參數之所有 Q 可能的狀態或對稱減少組的可能狀態。 然而,針對複雜協定或互連,參數數量可能成長到可 觀的數量。例如,針對特定協定實行,可能有多如100或 更多參數。因此,每一參數之不同値的每一種組合可能導 致極大量的可能狀態:即使係針對一協定之一特定實行。 在一實施例中,狀態係指參數、裝置、代理器及/或 驗證對象之其他構件的狀態的快照。狀態亦可指架構或驗 證對象的架構狀態。舉另一例而言,由在狀態之快照的參 © 數値之組合界定狀態。因此,若針對一架構識別出一百個 參數,則那一百個參數的不同値之每一種組合可能導致不 同狀態。 由於針對複雜的協定狀態常指大量的參數,快取一致 協定的狀態之一過度簡化範例包括將快取線保持在共享一 致狀態中的一個處理器、將快取線保持在無效狀態中之兩 個處理器及在處理器之一接收到窺探。在此,有多個協定 代理器、保持在多個狀態中之多個快取線以及在特定目的 -10- 200941266 地接收到之請求/訊息。因此,在單獨此簡單範例中,有 不少參數。再舉例而言,乘載資料酬載的寫入異動可能導 致多個狀態,因爲可變化其他參數,如寫入之目的地、與 待寫入之資料酬載關連之快取線的狀態、互連流量、其他 代理器的寫入回應等等。 因此’在一實施例中’參數係指可被改變或放置於不 同狀態中之協定'實體邏輯、裝置、代理器或總體狀態/ φ 變數內的任何元件。作爲一特定範例,當驗證快取一致協 定時’快取代理器之參數包括對於一窺探之快取回應。奄 此,快取回應參數之一値包括轉送窺探的快取線至請求的 裝置’且快取回應參數之第二値包括寫入快取線到發源節 點(home node )。其他常見的一致性協定參數包括不同 類型的代理器、代理器回應、裝置回應、互連回應、訊息 回應、回應類型、對於特定動作之其他回應、回應目的地 、訊息、訊息類型、訊息目的地、請求、請求類型、請求 〇 目的地、快取類型、快取狀態、快取位置、暫存器狀態等 等。 然而,由於任何架構(如實體互連、通訊協定或其他 協定)可爲驗證的對象,參數可涵蓋各式各樣的變數。可 能的協定相關參數之非窮舉的例示性清單包括協定代理器 的數量、協定代理器的類型、代理器之快取實行的類型、 不同類型之協定代理器的數量、協定代理器之型式、協定 代理器的狀態、協定代理器中或匯流排上之電路或狀態機 的狀態、代理器識別符、協定請求的數量、請求類型、請 -11 - 200941266 求來源、請求目的地、請求狀態、所參照之作業、作業的 來源、所參照之位址、所存取之位址、位址位置的狀態、 資料酬載、協定代理器的狀態、快取的狀態、快取線的狀 態及實體協定狀態參數,如電壓、頻率、功率狀態或其他 實體協定屬性。 當欲驗證互連的實體層時,互連之實體參數的數個範 例包括電壓、頻率、週期、展頻、抖動、雜訊等等’而其 他參數包括互連相關狀態機的狀態、代理器的類型、代理 器的狀態、代理器中之I/O電路的狀態等等。然而,架構 內的任何變數元件可被視爲參數。 由於覆蓋空間指數性地成長且使人難以理解,在一實 施例中,資料庫20 1保持互連架構/實行之可能狀態的覆 蓋空間。如所示,資料庫201的每一個項目,如項目250 至257,代表互連實行之一種可能的狀態。因此,對項目 250的參照與具有界定在欄位210中之參數値的狀態250 的論述同義。在此,項目2 5 0之參數値欄位2 1 0係保持對 應至狀態250之相關參數的數値。 在一實施例中,參數値欄位210分成複數欄位211、 212、213及214。舉例而言,假設資料庫201係保持具有 三個協定代理器之一致性協定的實行之覆蓋空間。在此, 欄位211至213對應於三個協定代理器的每一個。在每一 欄位內,以對應的參數預先界定或預先關連各數値,其可 邏輯上視爲子欄位。 例如,在針對第一代理器的欄位21 1中,欄位2 1 1之 200941266 第一數値界定代理器的類型、第二數値界定第一代理器是 否爲發源節點、第三數値界定快取線的狀態等等。注意到 對特定請求/動作之回應,如對窺探/讀取之回應,可能有 數個變異値。例如,有四種不同回應之回應可能由具有四 種可能組合之兩二進位位元代表,亦即,一、二、三及四 ;每一種組合代表一種可能的回應。 此外’欄位2 1 4可爲包括所有代理器之總體參數的總 φ 體參數欄位。例如,對窺探之總體快取回應可轉送至發源 節點’且因此,欄位2 1 4中的參數値代表那個快取回應。 上述範例僅爲例示性,因爲任何數量的代理器及任何數量 的參數(如數十、數百或數千個)可以任何形式呈現在欄 位2 1 0中。另外,代表變化元件之上述任何已知方法可利 用於欄位2 1 0中。 在另一實施例中,欄位2 1 0保持複數序列値,且欄位 210內之數値的預定結構將各參數値與對應參數關連。舉 Q 例而言’欄位210中的第一數字代表總代理器數量、第二 數字代表快取代理器數量、第三數字代表第一代理器對請 求之回應、第四數字代表第二代理器對請求之回應等等。 可知’在此,取代以代理器分裂參數,序列地列出參數。 然而,代表參數之任何設計實行或形式可用於資料庫20 1 中0 隨著互連的複雜度增加以及變數/參數的數量增加, 資料庫20 1中待保持之狀態的數量亦大幅增加。因此,在 一實施例中’各項目包括符記識別符欄位205以獨特地識 -13- 200941266 別每一項目。例如,保持在欄位210中的數値參數値界定 狀態250,亦即項目250,並且項目250的符記ID 205係 根據項目250之欄位210中所保持的數値。 作爲第一範例,利用數學演算法結合數値以獲得對應 的符記ID。因此,若在參數欄位210中保持一百個數値 ’則在每一項目250至257中結合這一百値或其之一部分 ,以獲得每一項目250至257的獨特符記ID 205。注意到 參數變化成不同數値時,符記ID會根據欄位210中之參 ❿ 數値的改變而變。例如,當對窺探參數之回應從第一回應 (我們假設其由0代表)改變成第二回應(我們假設其由 1代表),則符記識別符亦根據數値參數値的數學組合而 變。可利用任何演算法來將數値參數値結合成符記ID。 在一實施例中,各項目250至257亦包括標記欄位 2 1 5。標記欄位2 1 5當保持第一値,如未標記値,代表在 模擬中並未遭遇對應的狀態。例如,當未標記標記欄位 215時,在模擬中並未遭遇項目250,亦即狀態250。相反 ❹ 地,當項目2 5 0的標記欄位2 1 5更新成已標記値,則在模 擬中遭遇到狀態250。因此,藉由在模擬期間標記,可稍 後判斷在模擬中已經歷/遭遇過哪些狀態,且未遭遇哪些 狀態。 結果爲產生驗證對象(如協定、實體互連、其他層或 架構)的覆蓋空間並可能用於驗證。在一實施例中,產生 資料庫2〇1並在儲存媒體上或透過儲存媒體提供作爲後續 驗證用。在此’可針對覆蓋空間(亦即資料庫2 0 1中所保 -14- 200941266 持的可能狀態)的產生而界定驗證對象的任何實行層級。 例如,互連架構之正規模式可過濾成特定實行模型。 取決於特定實行模型的約束,變化資料庫201中之狀態的 數量。例如,若第一模型僅界定協定代理器的數量,則覆 蓋空間可能非常大,因爲許多其他參數可能仍會變化。相 反地,若模型界定代理器數量、代理器類型、代理器之互 連、某些協定約束,則可減少覆蓋空間。此外,當執行模 φ 型檢查器以探尋驗證對象之可能狀態時,則完整組或減少 組之狀態儲存於資料庫201的項目中。可接著提供資料庫 201給另一使用者,如客戶,以致能協定、互連或其他驗 證對象的驗證。於下討論利用與資料庫20 1類似的資料庫 來驗證互連架構的驗證方法。 茲參照第3圖,描繪確保在架構(如協定架構、實體 互連架構、互連協定架構或其他架構系統)驗證期間架構 狀態覆蓋率之方法的流程圖之一實施例。雖實質上序列且 〇 以特定順序顯示第3及4圖之流程,可平行或以任何順序 執行流程之任何者。例如,流程430中之標記經常發生在 模擬42 5期間,但亦可發生在模擬之後。此外,可與流程 405至415平行或完全分離地進行一般測試套(generie test suite)之模擬。 亦注意到執行流程之任何者可爲從機器可存取或可讀 取媒體執行碼的結果。於下更詳細討論機器可存取或可讀 取媒體,如製造物品。因此,編譯器、剖析器或其他可執 行碼,當執行時,可插入指令、操作、功能呼叫及其他可 -15- 200941266 執行碼或結構,以施行下列流程中所示的操作。此外,在 一實施例中,可自動化參照第3及4圖所討論之每一流程 。在一實施例中,自動化包括簡易程式(script)、剖析器或 其他碼的執行以施行流程中的工作。另外,主碼或其他碼 本身可呼叫下一流程或令下一流程(其亦可爲自動化)被 施行。 在流程300中,判斷驗證對象(如互連架構、協定架 構或其他已知狀態或變數目標驗證)的可能狀態。如上述 υ ,在一實施例中,可能的狀態係指在操作期間可能遭遇到 的架構之狀態。在此,可能的狀態係指參數、變數、電路 及狀態機狀態以及任何其他已討論或已知的參數之快照。 例如,一互連架構之已識別的參數之特定値的組合可 導致單一互連架構狀態。爲了說明,在一致性協定中,一 簡化範例狀態包括三個協定代理器,一代理器將快取線保 持在擁有狀態中、兩代理器將其保持在無效狀態中、寫入 到發源節點之窺探的總體回應以及接收窺探。在此,一致 0 性協定係在一指定狀態中。然而,注意到當包括且變化其 他變數/參數(未列出)時,那些指定參數實質上形成詢 問。詢問可邏輯上檢視可能狀態的子集空間,亦即具有來 自上述具有變化之其他參數的指定參數之狀態。 在一實施例中,一互連架構之正規模型過濾或調整成 特定實行模型。在此,正規模型可包含架構/協定之規格 ’如待實行之一致性協定的約束之完整正規模型。在一實 施例中,正規模型包括實質上依附英特爾之快速路徑規格 -16- 200941266 的一致性協定之正規模型。然而’正規模型可包括協定、 架構、互連、互連層或其他驗證對象之任何模型。在一實 施例中,資料庫201係保持正規模型之狀態的覆盖空間。 然而,在完整規格內,可利用互連架構之特定實行。 因此,可根據特定實行之特定組態約束來過濾、調整及/ 或變更正規模型。例如,在一致性協定中,可指定代理器 數量,以及代理器類型或其他資訊。一旦獲得實行特定模 φ 型,則執行模型檢查器或其他工具,來判斷互連架構之可 能狀態的覆蓋空間。如上述,覆蓋空間可包括實行模型的 所有可能狀態或減少組的可能狀態,如對稱減少組的狀態 〇 接著在流程3 05至流程3 10中,載入一般測試套並執 行以模擬。在一實施例中,模擬環境包括暫存器轉移階層 (Register Transfer Level; RTL)模擬環境。舉例而言,創 造RTL環境以模擬運作期間架構的運作。一般測試套誘發 〇 /模擬會發生的正常動作以著重於一致性協定之不同路跡 (trace)及狀態。例如,可將特定已知困難的異動或組態包 括在一般測試套中以測試協定在運作期間不會故障。一般 測試套亦可包括隨機情況、流量及活動以致能協定狀態之 隨機驗證。注意到可針對任何驗證對象(如實體互連層或 其他協定)利用類似的一般測試套模擬。 在流程3 1 5中,提供在一般測試套的執行/模擬期間 未遭遇到之複數可能狀態數量之反饋以形成目標測試套。 在此,於流程3 1 6中’判斷在模擬期間未遭遇到或經歷之 -17- 200941266 可能的架構狀態。在一實施例中,針對此判斷利用類似第 2圖之資料庫201的資料庫。如上述,資料庫可保持可能 狀態的覆蓋空間,其可爲驗證對象之所有可能狀態或其之 一些減少的子集。 舉例而言,於資料庫中標記在模擬期間遭遇到的狀態 。注意到資料庫201之符記ID可用來索引資料庫並標記 正確的項目。因此,當完成模擬時’在資料庫201中標記 了所有已經歷過的狀態。所以’保持在資料庫201中未被 ◎ 標記之任何可能狀態係判斷成在模擬期間並未遭遇到。 在流程3 1 7中,判斷指向未遭遇到之可能狀態的目標 測試套。在一實施例中,詢問資料庫以判斷未遭遇之狀態 。例如,當未遭遇到大量狀態空間,亦即某些參數組合爲 相同時,此常稱爲漏洞或縫隙。舉例而言’假設未遭遇到 一種狀態,其中第一處理器將線保持於共享狀態、第二處 理器將線保持在共享狀態以及從第三處理器接收窺探。注 意到具有1〇〇個參數且僅這三個參數爲常數的資料庫邏輯 © 上會產生大量未遭遇的狀態,亦即包括這三個參數且變化 其餘97個的每一個狀態。換言之,會產生非常大的縫隙 或漏洞,因爲在模擬期間並未遭遇到大量具有類似參數之 狀態以確保正常運作。 因此,在一實施例中’將狀態資訊反饋到正規模式或 其他模型,以判斷出從初始狀態到未遭遇狀態之路跡。換 言之,判斷到達未遭遇狀態在架構中需要發生什麼。接著 利用此資訊來建立目標測試套’其可能誘發模擬中之路跡 -18 - 200941266 到達未遭遇之狀態或其之某部分。 在此,可以上述路跡資訊或其他資訊變更一般測試套 以指向未遭遇狀態。然而,目標測試套無需指向所有未遭 遇的可能狀態。事實上,在具有非常多可能狀態之極端複 雜的互連中,極難指向每一種可能狀態。因此,目標可能 爲僅達成一可信度階層,亦即驗證狀態之某百分比,而非 遭遇所有狀態。注意到亦可有縫隙/漏洞可信度階層目標 0 百分比以確保驗證數個縫隙/漏洞中之至少一些狀態。結 果爲一些使用者分析或程式分析可判斷未遭遇之可能狀態 的子集,以涵蓋漏洞、縫隙或角隅情況供驗證。 如上述,當執行目標測試套時,其意圖誘發或模擬一 般測試套的執行/模擬期間未遭遇到的可能架構狀態。此 外,由實際使用者或透過碼的執行來指向縫隙、漏洞、角 隅情況、已識別之困難狀態或其他可能狀態來智慧性選擇 未遭遇之可能狀態的子集。 φ 返回到流程3 1 〇 ’以與一般測試套類似的方式執行/模 擬目標測試套。在此’亦可在資料庫中標記下新遭遇的狀 態。此外,可遞回式重複反饋迴路315以進一步指向尙未 遭遇之其他可能狀態或重新指向先前所指向但在模擬期間 未遭遇到之可能的狀態° 茲參照第4圖,描繪確保架構驗證覆蓋的有效率模擬 之方法/策略的流程圖之一特定過度簡化例示性實施例。 在流程405至4 1 7中’根據架構之特定實施例的組態約束 來過濾正規模型,運轉模型檢查器以探尋已過濾之特定實 -19- 200941266 行模型的可能狀態之覆蓋空間’且將覆蓋空間儲存在資料 庫417中。 注意到於上,覆蓋空間可包栝架構/驗證對象之所有 可能的架構狀態或減少組的狀態,如對稱減少組的狀態。 並且,資料庫417可比擬第2圖之資料庫201,其中資料 庫的一項目對應至覆蓋空間的一架構狀態。在此,各項目 包括界定對應至該項目之架構狀態之架構參數的至少複數 參數値、根據複數參數値之符記識別符(ID)以及標記欄位 〇 在此,在產生資料庫後立即或稍後平行地施行驗證與 模擬。例如,提供諸如協定架構之架構的規格或模型之公 司可額外或替代地提供來自流程4 1 7之資料庫給客戶以致 能互連之有效率的模擬及驗證。亦可提供一般測試套及其 他碼/簡易程式。 無論如何,在產生及/或提供資料庫後,在流程425 中,模擬來自流程420之一般測試套。在所示的實施例中 ,施行暫存器轉移階層(Register Transfer Level; RTL)模 擬。然而,可利用任何語言、碼、模擬器或其他已知的模 擬/驗證工具來模擬架構之運作。在模擬期間或模擬之後 ’於流程430中在流程417的資料庫內標記下已遭遇之架 構的狀態。如上述,可利用各狀態/項目之符記ID來索引 資料庫4 1 7。注意到可替代地利用任何其他鑰匙,如一般 資料庫鑰匙來索引資料庫。 在此,在流程4 3 5中判斷保持在資料庫中未被標記之 200941266 覆蓋空間的可能狀態,其於流程425中之模擬期間並未遭 遇/經歷過。根據此判斷,在流程440中發展/判斷目標測 試套,以指向模擬期間未遭遇到之覆蓋空間的可能狀態。 如上述,可利用自動化軟體來指向縫隙及漏洞,還有其他 狀態,並且將其反饋回模型以判斷指向那些狀態的路跡/ 資訊。注意到並不一定指向所有未遭遇的可能狀態,可智 慧性選擇目標狀態以遭遇角隅狀態、已知問題狀態及狀態 0 覆蓋中之縫隙/漏洞,還有一些隨機指向狀態,以提供額 外覆蓋。接著在模擬流程42 5中使用目標測試套,並且標 記新遭遇之資料庫項目/狀態。可遞回式施行此程序直到 達成可能狀態的足夠驗證覆蓋。 因此,由上可知,在此描述複雜架構(如複雜協定、 複雜互連及其他複雜驗證對象)之有效率且自動化之驗證 方法。先前,協定及互連較不複雜,讓使用者可以掌握覆 蓋空間並提供足夠的測試套來確保驗證期間之可信度。然 0 而,使用資料庫來保持架構狀態之覆蓋空間,可以電子形 式來掌握複雜的架構。此外,藉由標記模擬期間所遭遇之 狀態,亦可掌握遭遇到及未遭遇到之狀態數量。根據此, 可發展出目標測試套以確保達成覆蓋空間之足夠的驗證。 結果爲不僅可掌握架構之驗證可信度階層’亦可透過未模 擬狀態之遞回指定來達成其。 在此所用之値包括數字、狀態、邏輯狀態或二進位邏 輯狀態之任何已知的表現。經常’邏輯位準或邏輯値的使 用亦稱爲1及0’其簡單地代表二進位邏輯狀態。例如’ 1 -21 - 200941266 係指高邏輯位準且0係指低邏輯位準。在一實施例中,儲 存單元,如電晶體或快閃單元,能夠保持單一邏輯値或多 個邏輯値。然而,已使用電腦系統之値的其他表現。例如 ’十進位的數字十亦可以1010的二進位値及十六進位字 母Α表現。因此,一値包括能夠被電腦系統保持之資訊的 任何表現。 再者,可以値或値之部分代表狀態。舉例而言,第一 値’如邏輯一,可代表內定或初始狀態,而第二値,如邏 ❹ 輯零,可代表非內定狀態。另外,重設及設定之詞,在一 實施例中,分別指內定及更新値或狀態。例如,內定値可 能包括高邏輯値,亦即重設,而更新値可能包括邏輯低値 ’亦即設定。注意到可用任何値的組合來代表任何狀態數 量。 於上提出之方法、硬體、軟體、軔體或碼的實施例可 經由儲存在機器可存取或機器可讀取媒體上並可由處理元 件執行的指令或碼加以實行。機器可存取/可讀取媒體包 〇 括任何提供(亦即儲存及/或傳送)機器(如電腦或電子 系統)可讀取形式之資訊的任何機制。例如,機器可存取 媒體包括隨機存取記憶體(RAM ),如靜態RAM(SRAM) 或動態RAM(DRAM)、ROM、磁或光儲存媒體、快閃記憶 體裝置 '電性儲存裝置、光儲存裝置、聲儲存裝置或其他 形式的傳播信號(如載波、紅外線信號、數位信號)之儲 存裝置等等。例如,機器可透過接收傳播信號(如載波) 來從可保持待於傳播信號上傳送之資訊的媒體來存取儲存 -22- 200941266 裝置。 此說明書中所有對「一實施例」或「實施例」的參照 意指連同此實施例所述之特定特徵、結構或特性係包括在 本發明的至少一實施例中。因此,在說明書各處出現的「 在一實施例中」或「在實施例中」詞組並非絕對都參照相 同的實施例。此外,可在一或更多實施例中以任何適當$ 式結合特定特徵、結構或特性。 0 在上述說明中,已參照特定範例實施例提供詳細說明 。然而,很明顯地,可做出各種變更及修改而不背離在所 附之申請專利範圍中所提出的本發明之較廣泛精神及範疇 。因此,說明書及圖式僅爲例示性而非限制性。此外,上 述實施例及其他範例語言的使用並非絕對參照至相同的實 施例或相同的範例’而可參照不同且分別的實施例,以及 潛在相同的實施例。 H 【圖式簡單說明】 藉由附圖之圖示舉例而非限制性地說明本發明。 第1圖圖解包括將系統之構件耦合在一起之不同的互 連之系統的一實施例。 第2圖圖解儲存媒體之一實施例以保持架構組態用之 覆蓋空間資料庫。 第3圖圖解確保架構的驗證覆蓋率之方法的流程圖之 一實施例。 第4圖圖解確保互連架構的驗證覆蓋率之另一方法的 -23- 200941266 流程圖之一實施例。 【主要元件符號說明】 106、 111、 116、 121:處理器 105、110、115、120·•處理器插座 1 2 5 :集線器 1 2 6 :互連 127 ·’記憶體匯流排 1 3 0 :記憶體 200 :儲存媒體 201 :資料庫
2 0 5 :符記ID 2 1 0 :參數値欄位 211、 212、 213、 214:欄位 2 1 5 :標記欄位 250〜257:項目
Claims (1)
- 200941266 十、申請專利範圍 1 ·—種設備,包含’· 儲存媒體,保持覆蓋資料庫,該覆蓋 數量的項目,其對應至架構之第一數量的 對應至該複數可能狀態之一可能狀態之該 之一項目包括複數參數値,該些參數値的 該一可能狀態該架構之關連參數的値。 φ 2.如申請專利範圍第1項所述之設備 量的項目之該一項目進一步包括符記識別 符係基於該複數參數値之演算式組合。 3 .如申請專利範圍第2項所述之設備 量的項目之該一項目進一步包括標記欄位 器轉移階層(RTL)模擬遭遇該一可能狀態 記値。 4.如申請專利範圍第1項所述之設備 〇 數値在該第一數量的項目之該一項目中群 値之參數値總體群組以及該複數參數値之 器群組’且其中該參數値總體群組係對應 參數,並且該複數參數値代理器群組之每 之特定代理器參數値。 5 ·如申請專利範圍第1項所述之設備 括協定架構’該協定架構選自由快取一致 層協定架構、鏈結層協定架構、互連協定 協定架構所構成之群組。 資料庫包括第一 可能狀態,其中 第〜數量的項目 每〜個代表針對 ’其中該第一數 符’該符記識別 ’其中該第一數 ’其回應於暫存 而被更新成已標 ’其中該複數參 組成該複數參數 複數參數値代理 至該架構之總體 一個包括該架構 ,其中該架構包 協定架構、異動 架構及無線通訊 -25- 200941266 6. 如申請專利範圍第1項所述之設備,其中該關連參 數獨立選自由不同類型的代理器、代理器回應、裝置回應 、互連回應、訊息回應、回應類型、對特定動作之其他回 應、回應目的地、訊息、訊息類型、訊息目的地、請求、 請求類型、請求目的地、快取類型、快取狀態、快取位置 及暫存器狀態所構成之群組。 7. 如申請專利範圍第6項所述之設備,其中該第一數 量的可能狀態包括在檢查該架構之模型的模型檢查器之執 ® 行期間所探尋到之每一種狀態。 8 .如申請專利範圍第6項所述之設備,其中該第一數 量的可能狀態包括在檢查該架構之模型的模型檢查器之執 行期間所探尋到之每一種狀態的對稱減少組。 9. 一種製造物品,包括程式碼,當由機器執行該程式i 碼時,令該機器執行下列操作: 判斷於協定實行之一般測試套的模擬期間所未經歷= 在該協定實行的參考資料庫中所保持之第一數量的狀態’ 以及 發展目標模擬測試套,當針對該協定實行模擬時’ m 向在該一般測試套模擬期間未經歷之複數該第一數量的犬 熊。 1 〇.如申請專利範圍第9項所述之製造物品’其中判 斷於協定實行之一般測試套的模擬期間所未經歷之在該協 定實行的參考資料庫中所保持之第一數量的狀態包含: 針對協定實行模擬一般測試套; -26- 200941266 / 標記保持在該參考資料庫中在該一般測試套模擬期間 已經歷過之第二數量的狀態; 回應於在該一般測試套模擬期間標記該第二數量的狀 態之後未被標記之該第一數量的狀態,判斷在參考資料庫 中所保持於該一般測試套的模擬期間所未經歷之該第一數 量的狀態。 1 1 .如申請專利範圍第1 0項所述之製造物品,其中發 0 展目標模擬測試套,當針對該協定實行模擬時,指向在該 一般測試套模擬期間未經歷之複數該第一數量的狀態包含 識別在該一般測試套的模擬期間所未經歷之該複數第 一數量的狀態; 判斷從初始狀態到該一般測試套的模擬期間所未經歷 之該複數第一數量的狀態之複數路跡(trace广以及 在該目標模擬測試套中建立該複數路跡,當針對該協 φ 定實行模擬時,指向該複數第一數量的狀態。 12.如申請專利範圍第1 1項所述之製造物品,其中識 別在該一般測試套的模擬期間所未經歷之該複數第一數量 的狀態係回應於該參考資料庫之自動詢問。 1 3 .如申請專利範圍第1 0項所述之製造物品,其中當 由該機器執行該程式碼時,進一步令該機器執行下列操作 模擬該目標模擬測試套;以及 標記在該目標模擬測試套模擬期間所經歷之在參考資 -27- 200941266 料庫中所保持之該複數第一數量的狀態。 14. 一種製造物品,包括程式碼,當由機器執行該程 式碼時,令該機器執行下列操作: 根據驗證對象之複數參數來判斷該驗證對象的可能狀 態之覆蓋空間; 根據對應一可能狀態之該複數參數的複數對應之値來 計算該些可能狀態之覆蓋空間內的該可能狀態之對應的符 記識別符;以及 © 將該可能狀態之該對應的符記識別符以及該複數對應 値儲存在資料庫之項目中。 1 5 .如申請專利範圍第1 4項所述之製造物品’其中該 驗證對象選自通訊協定、網路協定、無線協定、一致性協 定、互連協定及實體互連架構之群組。 1 6 .如申請專利範圍第1 4項所述之製造物品’其中根 據複數互連參數來判斷驗證對象的可能狀態之覆蓋空間包 含: ❹ 根據該驗證對象之複數組態約束來調整該驗證對象之 正規模型;以及 執行模型檢查器,以經由該複數參數之變異來探尋該 驗證對象之所有可能的狀態’以形成可能狀態之該覆蓋空 間。 1 7 .如申請專利範圍第1 4項所述之製造物品’其中根 據對應一可能狀態之該複數參數的複數對應之値來計算該 些可能狀態之覆蓋空間內的該可能狀態之對應的符記識別 -28- 200941266 符包含__使用演算法來結合該複數對應的値以獲得該對應 的符記識別符。 1 8 .如申請專利範圍第1 6項所述之製造物品,進一步 包含: 模擬該驗證對象之一般測試套; 回應於在該驗證對象之該一般測試套模擬期間遭遇到 該可能狀態,標記與該可能狀態關連之該資料庫的該項目 ❹ ;以及 提供目標測試套,當針對該驗證對象模擬時,指向回 應於在模擬該一般測試套之後未被標記之該資料庫的該項 目之該可能狀態。 1 9 . 一種方法,包含: 判斷架構之複數可能狀態; 根據該複數可能狀態之每一個的數値參數來計算該複 數可能狀態之每一個的識別符;以及 Q 儲存該複數可能狀態之每一個的該識別符以及該複數 可能狀態之每一個的該數値參數於資料庫中。 20. 如申請專利範圍第1 9項所述之方法,其中判斷 架構之複數可能狀態包含:根據複數組態約束過濾正規模 型以形成該架構之實行模型,以及對該實行模型執行模型 檢查以判斷該架構之該複數可能狀態。 21. 如申請專利範圍第1 9項所述之方法,其中判斷 架構之複數可能狀態包含:根據複數組態約束過濾正規模 型以形成該架構之實行模型、對該實行模型執行模型檢查 -29- 200941266 以判斷該架構之所有可能的狀態’以及減少該所有可能的 狀態之複數對稱狀態以判斷該複數可能的狀態。 22 .如申請專利範圍第1 9項所述之方法’其中根據 該複數可能狀態之每一個的數値參數來計算該複數可能狀 態之每一個的識別符包含利用預定數學演算法來結合該複 數可能狀態之每一個的該些數値參數’以計算該複數可能 狀態之每一個的該識別符。 23.—種方法’包含· 判斷架構之數個可能的狀態; 執行一般測試套以模擬該架構之運作;以及 根據在執行該一般測試套期間未遭遇到之複數該數個 可能的狀態來提供反饋以形成目標測試套’當執行該目標 測試套時,其指向在該一般測試套期間未遭遇到之該複數 該數個可能的狀態。 2 4 .如申請專利範圍第2 3項所述之方法’其中該架構 包括協定架構,該協定架構選自由互連通訊協定架構、快 0 取一致性協定架構、網路通訊協定架構及無線通訊協疋架 構所構成之群組。 2 5 ·如申請專利範圍第2 3項所述之方法’其中判斷架 構之數個可能的狀態包含: 根據複數組態約束將該架構之正規模型過濾成該架構 之特定實行模型;以及 執行模型檢查器,以判斷該架構之該特定實行模型的 該數個可能狀態。 -30- 200941266 26. 如申請專利範圍第23項所述之方法,進一步包含 :儲存該數個可能的狀態之每一個的表現於該資料庫的項 目中,其中該資料庫的每一項目係包括參數欄位、符記識 別欄位及標記欄位,該參數欄位保持與界定與該項目關連 之該數個可能狀態的一可能狀態之複數參數關連的複數數 値,該符記識別欄位保持根據該複數數値之符記識別符, 且當標記欄位更新成已標記値時,指示在執行該一般測試 φ 套期間已遭遇到該可能狀態。 27. 如申請專利範圍第26項所述之方法,其中根據在 執行該一般測試套期間未遭遇到之複數該數個可能的狀態 來提供反饋以形成目標測試套,當執行該目標測試套時, 其指向在該一般測試套期間未遭遇到之該複數該數個可能 的狀態包含: 回應於在執行該一般測試套期間遭遇到該數個狀態之 該可能狀態,將該資料庫之每一項目的該標記欄位更新成 ❿ 已標記値; 根據與該複數該數個可能狀態的每一個關連之保持未 標記値的該標記欄位’判斷未遭遇之該複數該數個可能的 狀態;以及 變更該一般測試套以形成該目標測試套。 -31 -
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US7283944B2 (en) * | 2003-12-15 | 2007-10-16 | Springsoft, Inc. | Circuit simulation bus transaction analysis |
TW200524358A (en) * | 2004-01-12 | 2005-07-16 | G Tek Electronics Corp | Cross validation method of plural wireless communication protocols and device thereof |
US7716473B1 (en) * | 2004-04-09 | 2010-05-11 | Cisco Technology, Inc. | Methods and apparatus providing a reference monitor simulator |
US7788646B2 (en) * | 2005-10-14 | 2010-08-31 | International Business Machines Corporation | Method for optimizing integrated circuit device design and service |
US7493247B2 (en) * | 2005-12-07 | 2009-02-17 | Dafca, Inc. | Integrated circuit analysis system and method using model checking |
WO2007066319A1 (en) * | 2005-12-08 | 2007-06-14 | Mentor Graphics Corporation | Conversion of switching signals of a circuit simulation into a transaction model |
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