TW200828811A - Electronic element arrangement method and voltage controlled oscillator using the same - Google Patents

Description

200828811 九、發明說明·· 【發明所屬之技術領域】 本發明係相關於一種電子元件之排列方式，尤指一種電子元件 之積體電路佈局的排列方式。 蠢

【先前技術I 一般電壓控制振盪器(Voltage Controlled 〇scmat〇r，VCO)主要 以具有奇數個反相器之架構為其工作主轴，利用每一個反相器所 須延遲時間而構成其振盪波形，若有N級反相器時，則週期為 2N、(傳遞延遲，pr〇pagation_delay)，振盪頻率為i/2N*tp，利用輸 入端所輸入的電壓控制其反相器進行内部頻率振盪後，於其輸出 • 端產生一輸出頻率。 請參閱第1圖，第1圖為習知電壓控制振盪器内多級反相器 之積體電路佈局(Layout)示意圖。如第1圖所示，第1圖係舉習知 電壓控制振盪器包含有七級反相器121〜127為例，七級反相器 121〜127係依順序排列，由第一個反相器12ι、第二個反相器 122、、、排列至第七個反相器127。而七級反相器ι21〜127中每 一個反相器121〜127皆包含一輸入端(1211、1221、、、1271)及 一輸出端(1212、1222、、、1272)，其線路的連接方式依序由第一 個反相器121之輸出端1212耦接至第二個反相器122之輸入端 ^21 '第二個反相器122之輸出端1222耦接至第三個反相器123 之輸入端1231、、、第六個反相器126之輸出端1262耦接至第七 5 200828811 個反相器127之輸入端1271，最後再將第七個反相器127之輸出 端1272耦接至第一個反相器ι21之輸入端1211，以完成整個電壓 控制振盪器進行頻率振盪的功能。 由於’在積體電路佈局内部元件與元件之間的接線效應會產生 寄生電容與電阻，進一步影響到電子裝置的特性，例如電阻及電 容特性，如第1圖所示，第七個反相器127之輸出端1272耦接至 第一個反相器121之入端1211此段線路的長度，即明顯大於其 他線路的長度，此種情形會使得第七個反相器127之輸出端1272 耦接至第一個反相器121之輸入端1211此段線路所產生的寄生電 阻無法等同於其他任兩個電子元件之間所產生的寄生電阻的電阻 • 值，造成相位偏移而使每一級反相器的訊號延遲(delay)不同的問 題。因此當電壓控制振盪器内含有多級反相器時，由於多級反相 器的輸出特性會因為其積體電路佈局的排列方式不同而存在著差 異’進而會影響到整個電壓控制振盪器的特性而產生相位差不同 以及頻率偏移，因此如何改善電壓控制振盪器因為使用多級反相 器進行頻率振盡而於積體電路佈局上因為線路的配置所產生訊號 間之相位差不同的問題，即成為改善電壓控制振盪器之輸出頻率 穩定的重要課題。 【發明内容】 因此，本發明的目的之一在於提供一種電子元件之排列方式， 可改善以往積體電路佈局之接線不匹配而產生電子元件之特性偏 200828811 移的問題。 本發明的實施觸露-種電子元件，包含有N個電子元件，N 為奇數，其巾該Ν個f子元件係包含_，_組電子元件以及一第 且電子元件，該第—組電子元件係依據_第—預定方式進行排 列，而其第二組電子元件係依據一第二預定方式進行排列，其中 該第二組電子元件係祕於料-組電子元件。其中該第-預定 方式係將該第-組電子元件自第丨個電子元件依奇數順序由小至 大排列至第N個電子元件，而該第二預定方式係將該第二組元件 自該第2個電子元件依偶數順序由小至大排列至第N-1個電子元 件。 本發明的另一個實施例揭露一種電壓控制振盪器，其包含N個 電子兀件。N個電子元件，n為一奇數，該N個電子元件耦接於 一電壓源，用以根據一第一參考電壓、一第二參考電壓以及一控 制訊號產生一輸出訊號；其中該N個電子元件係包含一第一組電 子元件以及一第一組電子元件，該第一組電子元件係依據一第一 預定方式進行排列，而其第二組電子元件係依據一第二預定方式 進行排列，其中該第二組電子元件係相鄰於該第一組電子元件。 為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂， 下文特舉出較佳實施例，並配合所附圖式作詳細說明。 200828811 【實施方式】 本發明為-種電子元件之排财式，其係適用㈣個電子元件 的排列’ N為奇數。請參閱第2圖及第3圖，第2圖為本發明之 電子元件之湖方式之示意1第3圖為本發明之電子元件之排 列方式中每-個電子元件的示意圖。如第2圖所示，於本實施例 中係舉N=7為例子，亦即具有7個電子元件2ΐι〜217。該7個電 子元件211〜217係包含一第—組電子元件以及-第二組電子 兀件20該第，缸電子疋件⑽係依據一第一預定方式進行排列， 而其第二組電子元件20則依據一第二預定方式進行排列，其中第 -組電子元件10係包含有7個電子元件211〜217中之奇數電子 兀件(21卜213、215、217) ’而第二組電子元件2〇係包含有7個 . 電子元件211〜217中之偶數電子元件(212、214、216)，該第二組 電子元件2G餘鄰職第—㈣子元件1()。第-默方式係將第 -組電子元件H)自第丨個電子元件211依奇數順序由小至大排列 至第7個電子元件217，而第二預定方式係將第二組元件2〇自第 2個電子το件212依偶數順序由小至大排列至第6個電子元件216。 7個電子兀件211〜217中每-個電子元件皆具有一輸入端 (211 卜 212卜、2171)與一輸出端(2112、2122、、2172)，分別耦 接於7個電子元件211〜217中的另兩個電子元件，該7個電子元 件211〜217中之-第η個電子元件之輸入端係轉接於一第n-1個 電子元件所產生之輸出端，其中為一正整數，而第i 個電子元件211之輸入端2111係耦接於第N個電子元件217之輸 200828811 出端2172。本發明之電子元件211〜2Π的排列方式係適用於一積 體電路佈局中。 7個電子元件211〜217中之一第η個電子元件所接收之該控制 訊號係為該第η-1個電子元件所產生之該輸出訊號，其中 7 ’ η為一正整數，而該第1個電子元件211所接收之該控制訊號 係為該第Ν個電子元件之該輸出訊號，舉η==7為例，第7個電子 元件211〜217中之第1個電子元件211所接收之該控制訊號係為 該第7個電子元件217所產生之該輸出訊號。 如第3圖所示，Ν個電子元件中每一個電子元件30包含有一 • 電壓源Vdd、一第一電晶體32、一第二電晶體34以及一開關元件 • 36。於本實施例中，第一電晶體32為一 PMOS電晶體，而第二電 晶體34為一 NMOS電晶體。第一電晶體32其源極耦接於該電壓 源Vdd，其閘極用以接收一第一參考電壓Vl。第二電晶體34其汲 極耦接於該開關元件36,其閘極用以接收一第二參考電壓V2,其 源極麵接於一接地端38。 開關元件36耦接於該第一電晶體32之汲極以及該第二電晶體 34之汲極間，用以接收一控制訊號\並根據該第一參考電壓Vl、 第二參考電壓V2以及該控制訊號Si，產生一輸出訊號S2。其中該 —開關單元36包含一 PMOS開關362、一 NMOS開關364、一輸入 端366以及一輸出端368。PMOS開關362耦接至該第一電晶體 9 200828811 32之汲極。NM〇S開關364耦接至該PMOS開關362及該第二電 晶體34之汲極之間。輸入端366耦接於該PMOS開關362之閘極 以及該NMOS開關364之閘極之間，用以接收該控制訊號。輸出 端368耦接於PMOS開關362之汲極以及該NMOS開關364之没 極之間，用以根據該浪一參考電壓、第二參考電廢v2以及該控 制訊號Si產生該輸出訊號s2。 於一實施例中，每一個電子元件係為一延遲(delay)元件。於另 一實施例中，每一個電子元件係為一反相器。 請參閱第2圖及第4圖’第4圖為應用本發明之電子元件排列 方式之電壓控制振盈器之不意圖。如第4圖所示，本發明另提供 一種包含有N個電子元件44的電壓控制振盪器。n個電子元件 - 44，N為一奇數，該N個電子元件耦接於一電壓源vdd，該N個 電子元件係用以根據該第一參考電壓％、該第二參考電壓V2以及 一控制訊號Si產生一輸出訊號S2,其中該N個電子元件係包含一 第一組電子元件10以及一第二組電子元件20,該第一組電子元件 10係依據一第一預定方式進行排列，而其第二組電子元件20係依 據一第二預定方式進行排列’其中該第二組電子元件20係相鄰於 該第一組電子元件1〇。其中母一個電子元件44因為接線效應會產 生寄生電阻Ri〜RN及寄生電容，而N個電子元件44之 排列方式(如第2圖所示)可以使每一個寄生電阻Ri〜Rn的阻值趨 近於相等。 200828811 如前所述，本發明之電子元件之排列方式以及應用其之電壓控 制振盪器，利用特定的排列順序進行積體電路佈局中電子元件之 間的排列，可以使寄生電阻及寄生電容的電阻值趨近於相等，藉 此可以有效減少以往依據順序排列的電子元件產生之特性偏移的 問題，改善多級電子元件接線時電阻及電容特性的匹配，使應用 的電路更為準確，此外，本發明之電子元件的排列方式應用在電 壓控制振盪器之多級反相器之排列，可以使每一級反相器之寄生 電阻之阻值趨近於相等，使每一級反相器的訊號延遲(delay)相等， 〔 而不會發生訊號間相位差不同之問題，藉此可以使電壓控制振盪 器準確控制輸出相位差，達成整個電壓控制振盪器級與級之間的 均勻相位偏移。 - 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為習知電壓控制振盪器内多級反相器之積體電路佈局示 意圖。 第2圖為本發明之電子元件之排列方式之示意圖。 第3圖為本發明之電子元件之排列方式中每一個電子元件的示 意圖。 第4圖為朗本發明之電子元件排列方式之電壓㈣振盡器之 200828811 ‘ 示意圖。 【主要元件符號說明】 121〜127 ‘ 10 20 30、44、211 〜127 32 34 362 364 366 368 51 52 Vi V2

Ri 〜Rn C^Cn GND 12n、122卜、、1271 211 卜 212 卜…2171 1212、1222、、、1272 2112 > 2122 …' 2172 反相器 第一組電子元件 第二組電子元件 電子元件 第一電晶體 第二電晶體 PMOS開關 NMOS開關 輸入端 輸出端 控制訊號 輸出訊號 第一參考電壓 第二參考電壓 寄生電阻 寄生電容 接地端 輸入端 輸出端 12

Claims (1)

1. 200828811 .十、申請專利範圍： 1. -種電子70件之排列方式，其係適用於㈣電子元件的排 列，N為奇數，其中肺個電子元件係包含一第__組電子元 件以及一第二組電子元件，該第一組電子元件係依據-第- 預定方式進行排列’而其第二組電子耕係依據—第二預定 方式進行排列’其中該第二組電子元件係相鄰於該第一組電 子元件。 2. 如申請專利範圍第1項所述之排列方式，其中該第一組電子 树係包含鮮N㈣子树t之奇數電村件，而該第二 組電子元件係包含該第N個電子元件中之偶數電子元件。 3. 如申請專利範圍第2項所述之排列方式，其中該第一預定方 式係將該第-組電子元件自第！個電子元件依奇數順序由小 i捕舰第子元件，_第二財方絲將該第二 組心牛自該帛2個電子元件依偶數順序由小至大排列至第 N-1個電子元件。 4. 如_請專利範圍第丨項所述之排列方式，其中制個電子元 件中每-個電子元件皆包含一輪入端及一輸出端，該N個電 子碰中之-第η個電子元件之輸入端係耦接於一第W個 電子讀所產生之輸出端，其中心㉛，η為一正整數， 而該第1個電子元件之輸入端係耦接於第Ν個電子元件之衿 出端0 別 5. 如申請專利範圍第丨項所述之排列方式，其中前個 件中每一個電子元件包含有： 13 200828811 -第-電晶體，其源極耦接於—電壓源’其閘極用以接 收一第一參考電壓； -第二電晶體’其汲極耦接於該第一電晶體之汲極，其 問極用以接收-第二參考電壓，其源極雛於一接地端；以 及 -開關7G件’输於該第—電晶體之錄以及該第二電 晶體之没極間，用以接收一控制訊號並根據該第一參考電 壓、第二參考電壓以及該控制訊號，產生一輸出訊號。 6·如申請專利範圍第5項所述之排列方式，該N個電子元件中 之-第η個電子元件所接收之該控制訊號係為該第w個電 子元件所產生之該輸出訊號，，η為一正整數，而該 第1個電子元件所接收之該控制訊號係為該第Ν個電子元件 所產生之該輸出訊號。 7·如申请專利範圍第5項所述之排列方式，其中該第一電晶體 為一 PMOS電晶體，而該第二電晶體為一_〇|5電晶體。 8·如申請專利範圍第7項所述之排列方式，其中該開關單元包 含： 一 PM0S開關，耦接至該第一電晶體之汲極； 一 NM0S開關，耦接至該PM0S開關及該第二電晶體 之汲極之間； 一輸入端，耦接於該PMOS開關之閘極以及該NMOS 開關之閘極之間，用以接收該控制訊號；以及 一輸出端，耦接於該PM0S開關之汲極以及該NMOS 14 200828811 第二參考電壓 開關之汲極之間，用以根據該第一參考電麼、 以及該控制訊號產生該輸出訊號。 9. 10· 如申請專圍第！項所述之排财式，其愤㈣電子元 件中每-個電子元件縣-延遲元件。 如申請專概㈣1項所述之電子元件，其中前個電子元 件中每一個電子元件係為一反相器。 L如申請專利範圍帛i項所述之_方式，其令該電子元件之 排列方式係適用於一積體電路佈局。 12· -種電壓控制振蘯器，其包含N個電子元件，n為一奇數， 該N個電子元件输於一電壓源，用以根據一第一參考電 壓第一參考電壓以及一控制訊號產生一輸出訊號；其中 該N個電子元件係包含—第―組電子元件以及-第二組電子 元件，該第-組電子元件係依據一第―預定方式進行排列， 而其第二組電子元件係依據—第二預定方式進行排列，其中 該第二組電子元件係相鄰於該第一組電子元件。 13·如申請專利麵f 12項所述之電壓控制振盈器，赛中該第一 組電子元件係包含該第N個電子元件中之奇數電子元件，而 該第二組電子元件係包含該第]^個電子元件中之偶數電子元 件。 H·如申請專利範圍第13項所述之電壓控制振盪器，其中該第一 預定方式係將該第一組電子元件自第1個電子元件依奇數順 序由小至大排列至第N個電子元件，而該第二預定方式係將 該第二組元件自該第2個電子元件依偶數順序由小至大排列 15 200828811 至第Ν-l個電子元件。 15·如申睛專利範圍第12項所述之電壓控制振盪器，其中該n 個電子元件中每一個電子元件皆包含一輸入端及一輸出端， 該N個電子元件中之一第n個電子元件之輸入端係耦接於一 第η-1個電子元件所產生之輸出端，其中Βη^Ν，η為一正· 整數，而該第1個電子元件之輸入端係耦接於第；^個電子元 件之輸出端。 16·如申請專利範圍第12項所述之電壓控制振盪器，其中該]^ 個電子元件中每一個電子元件包含有： 一第一電晶體，其源極耦接於該電壓源，其閘極用以接 收一第一參考電壓； 一第二電晶體，其没極叙接於該第一電晶體之汲極，其 閘極用以接收一第二參考電壓，其源極耦接於一接地端；以 及 一開關元件，耦接於該第一電晶體之沒極以及該第二電 晶體之汲極間，用以接收該控制訊號並根據該第一參考電 壓、第二參考電壓以及該控制訊號，產生一輸出訊號。 17·如申請專利範圍第16項所述之電壓控制振盪器，該ν個電 子元件中之一第η個電子元件所接收之該控制訊號係為該第 η_1個電子元件所產生之該輸出訊號，，_為一正整 數’而該第1個電子元件所接收之該控制訊號係為該第N個 電子元件所產生之該輸出訊號。 18·如申請專利範圍第12項所述之電壓控制振盪器，其中該第一 16 200828811 電晶體為一 PMOS電晶體，而該第二電晶體為一 NMOS電 晶體。 19·如申請專利範圍第18項所述之電壓控制振盪器，其中該開關 單元包含： 一 PMOS開關，耦接至該第一電晶體之汲極； 一 NMOS開關，耦接至該PMOS 關及該第二電晶體 之没極之間； 一輸入端，耦接於該PMOS開關之閘極以及該NM0S 開關之閘極之間，用以接收該控制訊號；以及 一輸出端，耦接於該PMOS開關之汲極以及該NM0S 開關之汲極之間，用以根據該第一參考電壓、第二參考電壓 以及該控制訊號產生該輸出訊號。 20·如申請專利範圍第12項所述之電壓控制振盪器，其中該^^ 個電子元件中每一個電子元件係為一延遲(delay)元件。 21·如申請專利範圍第12項所述之電壓控制振盪器，其中該^^ 個電子元件中每一個電子元件係為一反相器。 17