TW200529001A - A protocol for maintaining cache coherency in a CMP - Google Patents

Description

200529001 (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關於一種在一蜂巢多重處理器（CMP ; c 〇 m b m u 11 i p r 〇 c e s s 〇 r ) 中保持快取連貫性的協定。 【先前技術】 一快取連貫多重處理器系統，包含二或多個獨立的處 理器核心。這些核心包含多個快取用以複製接近於將被損 耗處的記憶體資料。該快取連貫協定的功能之一係爲保持 這些快取爲連貫性，亦即，確保記憶體的一致性。 一快取連貫蜂巢多重處理器，係爲一快取連貫多重處 理器系統的一特例。在一蜂巢多重處理器中，該些獨立的 處理器核心整合至單一片矽晶圓上。目前沒有一協定，可 用以確保在一蜂巢多重處理器中的快取連貫性。因此，需 要一晶片上（ο η - c h i p )的快取連貫性協定，用以保持該些 晶片上的處理器快取之連貫性。 【發明內容】 本發明基於上述習知技術的問題而詳加考慮之，且具 有其目的而提出一種在一蜂巢多重處理器中保持快取連貫 性的系統，包含：一或多個處理器核心；一共享快取；以 及一環，其中該環連接該一或多個處理器核心以及該共享 快取。 200529001 (2) 【實施方式】 本發明的一些較佳實施例將詳細描述如下。然而，除 了如下描述外’本發明還可以廣泛地在其他的實施例施行 ，且本發明的範圍並不受實施例之限定，其以之後的專利 範圍爲準。再者’爲提供更淸楚的描述及更易理解本發明 ，圖式內各部分並沒有依照其相對尺寸繪圖，某些尺寸與 其他相關尺度相比已經被誇張；不相關之細節部分也未完 全繪出，以求圖式的簡潔。 第1圖係說明一蜂巢多重處理器的設計，其包含多個 處理器核心P〇、P2、P6等等，其中每一核心具有私有快 取，而該些處理器核心具有一單一的晶片上共享快取1 0。 該共享快取1 〇，係由多個獨立的快取儲存庫（圖中未示） 所組成。該共享快取1 0的每一儲存庫，係負責該系統5 的該實體位址空間的部分子集。也就是說，每一共享快取 儲存庫係爲，用以該實體位址空間的一非重疊部分之起始 位置。該些處理器核心P0、P2等等及該共享快取1 〇，可 以藉由一同步的且非緩衝的雙向互連環]5而連接在一起 〇 第1圖中的該蜂巢多重處理器設計包含多個完全寫入 (w r i t e -1 h u )的核心快取，其相對於局回（w r i t e - b a c k ) 。此意謂著，當該核心寫入資料時’該核心只是將該資料 完全寫入至該共享快取1 〇，而不是將該被寫入的資料放置 於該核心的一快取。當一核心寫入一個資料時，該系統5 致能下述動作：將該資料完全寫入至該共享快取I 〇，而不 -5- 200529001 (3) 是將該資料儲存於其自身的私有快取。這是因爲’該互連 環1 5的頻寬可以支持。 在一快取連貫多重處埋器系統中，通常需要一資料流 來取出已更改的資料’然後完全寫入該已更改的資料；此 外，也用於犧牲的資料。然而，第丨圖中的該系統5則不 需要如此。藉由該系統5，由於該資料不再是已更改的， 因此，在該些私有快取中不需要錯誤確認碼。在該共享快 取1 〇中，具有該資料另一個備份。假如該資料被竄改， 由於在該共孚快取1 0中存在一備份，因此，該系統不需 要將之修正。 再者’在每一處理器核心P0、P2、P6等等之中，具 有一組合寫入緩衝器或一整合緩衝器（圖中未示）。該已 修改的資料被放進該整合緩衝器（係爲相當小的結構）中 ’而不是將該已修改的資料放進一核心的該私有快取。該 整合緩衝器係將該寫回連續地淸除，或淸空至該共享快取 10。因此，該系統5不需要立即地完全寫入；反而是，該 系統5將該已修改的資料放進該整合緩衝器中。該已修改 的資料被放進該整合緩衝器中，且該整合緩衝器立即地被 塡滿，如此使得該寫入至該共享快取1 〇以一及時的方式 進行。由於此爲一蜂巢多重處理器共旱快取的設計，其他 在該環1 5的多個處理器可以請求該些處理器核心之一所 寫入以及被往外推的資料。以一及時的方式將該資料往外 推至該共享快取1 0，因此，該資料正被放置在一共同位置 ，亦即在該蜂巢多重處理器中的其他處理器可以存取該資 -6 - 200529001 (4) 料的位置。 在第1圖的該系統中，該些快取係爲區塊的，而在該 些核心的儲存則爲子區塊的。當一儲存發生時，其儲存1 、2、4、8或1 6位元組的資料。在執行完全寫入之前，該 整合緩衝器將多個不同的位元組之儲存組合至同一區塊， 如此可以有利於節省頻寬。 如前所述，第1圖說明一非緩衝的互連環1 5。在該環 1 5中沒有緩衝處理，因此多個處理總是繞著該環1 5。舉 例來說，假如該系統5係位於該環1 5中的處理器P 0，且 一訊息正被傳送至該環1 5中的處理器P6，則在P0以及 P 6之間有五個處理器。該系統5知道，假如該訊息在X 週期的期間被傳送，該系統5將於X + 5個週期得到該訊息 。由於該封包（訊息）在該環1 5中從不被阻擋，此意謂 著在該系統5中沒有一固定的確定性潛伏。

此連貫協定係設計用以在一蜂巢多重處理器中，保持 唯一的連貫性。假定一標準的「使無效協定」，其具有該 常見的四狀態 MESI (修改、執行、共享、無效）（ modified, exclusive，shared, i η λ，alid)設計，用以在各晶 片間保持快取連貫性，在一共享快取中的該區塊可以是四 種狀態之一。 1 .不存在的 b .區塊X不存在於該共享快取（或是該些核心快 取之一） -Ί - 200529001 (5) 存在的且爲核心C所擁有 c ·區塊X位於該共享快取，且核心C具有區塊X 的獨佔寫入特權

存在的、不被擁有的且保管人=C d ·區塊X位於該共享快取，且一單一核心具有區 塊X的備份

存在的、不被擁有的且沒有保管人 f. 區塊X位於該共享快取，但多個核心具有區塊 X的備份 g. 其中：

X =請求區塊的該實體位址 R =請求區塊X之READ的該核心 W =開始區塊X之WRITE的該核心 H =用以區塊X的起始共享快取儲存庫 〇 =暫時地擁有區塊X的該核心 以上的協定係敘述在READS (讀入）以及WRITES ( 儲存）的期間，該些核心所啓用的該些主要運作。首先將 敘述一 READ資料流，接著則敘述一 WRITE資料流。 剛開始，假如X的狀態爲不存在，則在此例中，在該 共享快取Η沒有X的備份。因此，Η傳送一請求至該記憶 體緩衝器，用以從記億體擷取區塊X。當Η接收來自記憶 體的區塊X，它將該區塊X傳送至R，且由於R係爲唯一 -8- 200529001 (6) 具有區塊X備份的核心，因此，Η將記錄r爲該保管人。 接著，假設X的狀態爲存在的、不被擁有的且保管人 ，則在此例中，假定Η接收另一 READ請求，但此次 來自R 1。Η不包含該請求的區塊，以及沒有任一私有快取 具有該區塊的一獨佔性備份。Η讀取來自該快取的該區塊 ，且將之傳送至R1。由於現在多個核心（r以及r丨）具 有區塊X的備份，Η也將該區塊標示爲不具有保管人。 最後，假設X的狀態爲存在的、由核心〇所擁有， 則在此例中，Η不包含該請求的區塊，但核心〇包含該區 塊的一獨佔性備份。因此，Η傳送一 Ε V I C Τ訊息至核心0 。接著’ Η將該請求納入至區塊X，且等待一來自核心〇 的回應。一旦核心0接收到該Ε VIC Τ訊息，其傳送區塊 X的該更新之資料至Η。一旦Η接收到區塊X，其將區塊 X傳送至R。 在一 WRITE資料流中，當核心W執行一儲存至位址 X，且位址X在該組合寫入緩衝器中爲不存在的，則一 WRITE訊息被傳送至在該環中位址X的起始共享快取儲 存庫Η。該起始共享快取儲存庫Η可以根據區塊X的狀態 ，而採取四種可能的動作。 剛開始，當區塊X的狀態係爲不存在的，則在此例中 ，在該共享快取中Η沒有區塊X的備份。因此，Η傳送一 請求至該記憶體緩衝器用以從記憶體擷取區塊X。當Η接 收來自記憶體的區塊 X ， 它將傳送一 WRITEACKNO WLEDGEMENT訊號至核心 W，且記錄核心 200529001 (7) W爲區塊X的該保管人。 接著，假設X的狀態爲存在的、不被擁有的且保管人 二R，則在此例中，Η不包含該請求的區塊。Η傳送一整 合的INVALIDATEANDACKNOWLEDGE訊號圍繞著該環， .其使用該環的該些特性。該INVALIDATE的部分僅被傳送 至核心R (亦即該保管人）用以使該快取的備份無效，該 WRITEACKNOWLEDGE的部分則僅被傳送至核心 W。此 係爲有利的，因爲該共享快取僅傳送一訊息來使無效核心 R以及確認核心W。藉由該互連環，不再需要傳送兩個分 開的訊息。然而，假如該保管人與啓用該 WRITE之該核 心相同時，則沒有「使無效（i n v a 1 i d a t e )」被傳送。所有 其他的步驟將仍舊相同。接著，由於現在沒有其他核心可 以具有區塊X的一快取備份，Η將W記錄爲區塊X的該 擁有者且將保管人轉換爲W。 接著，假設X的狀態爲存在的、不被擁有的且沒有保 管人，則在此例中，區塊X是存在的但沒有保管人。此意 謂著，Η並不知道哪一個核心具有區塊X的快取備份。因 此，Η 傳送一單一的 INVALIDATEANDACKNOWLEDGE 訊 息圍繞著該環。該invalidate的部分被傳送至所有的核 心，用以使該快取的備份無效，而該 WRITEACKNOWLEDGE的部分則僅被傳送至核心 W (亦 即爲請求該寫入的該處理器）。由於現在沒有其他核心$ 以具有區塊X的一快取備份’ Η將該保管人轉換爲w。 最後，假設X的狀態爲存在的、由核心0所擁有’ - 10- 200529001 (8) 則在此例中，Η不包含該請求的區塊，但核心〇包含該區 塊的一獨佔性備份。因此，Η傳送一 EVICT訊息至核心〇 。接著，Η將該請求關入至區塊X，且等待一來自核心〇 的回應。當核心〇接收到該EVICT訊息，其傳送區塊X 的該更新之資料至Η。當 Η接收到區塊X，其傳送一 WRITEACKNOWLEDGE訊息至核心W，且將核心W記錄 爲區塊X的保管人。 雖然本發明已以若千較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍內，當可作些許之更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 本發明的許多觀點可以參考以下的圖式而更加淸楚的 了解。相關圖式並未依比例繪製，其作用僅在淸楚表現本 發明有關定理。此外，使用數字來表示圖式中相對應的部 分。 第1圖係爲一方塊圖用以說明在一互連環中的一蜂巢 多重處理器。 【主要元件符號說明】 Ρ0 處理器核心 Ρ2 處理器核心 Ρ6 處理器核心 -11 - 200529001 (9) 5 系統 10 共享快取 15 互連環

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Claims (1)

1. 200529001 (1) 十、申請專利範圍 1 . 一種在一蜂巢多重處理器中保持快取連貫性的系統 ，包含： 一或多個處理器核心； 一共享快取；以及 一環，其中該環連接該一或多個處理器核心以及該共 享快取。 2 ·如申請專利範圍第1項所述之在一蜂巢多重處理器 中保持快取連貫性的系統，其中該一或多個處理器核心之 每一處理器核心包含一私有快取。 ^ ·如申請專利範圍第1項所述之在一蜂巢多重處理器 中保持快取連貫性的系統，其中該共享快取包含一或多個 快取庫。 4 ·如申請專利範圍第3項所述之在一蜂巢多重處理器 中保持快取連貫性的系統，其中該一或多個快取庫係負責 該系統的一實體位址空間之子集。 5 ·如申請專利範圍第1項所述之在一蜂巢多重處理器 中保持快取連貫性的系統，其中該一或多個處理器核心係 爲完全寫入。 6 ·如申請專利範圍第5項所述之在一蜂巢多重處理器 中保持快取連貫性的系統’其中該一或多個處理器核心將 資料完全寫入至該共享快取。 7 .如申請專利範圍第1項所述之在一蜂巢多重處理器 中保持快取連貫性的系統，其中該一或多個處理器核心包 -13 - 200529001 (2) 含一整合緩衝器。 8·如申請專利範圍第7項所述之在一蜂巢多重處理器 中保持快取連貫性的系統，其中資料係儲存在該整合緩衝 器中。 9 ·如申g靑專利範圍第8項所述之在一蜂巢多重處理器 ** 中保持快取連貫性的系統，其中該整合緩衝器將資料淸除 〃 至該共享快取。 1 0 ·如申請專利範圍第1項所述之在一蜂巢多重處理 | 器中保持快取連貫性的系統，其中該一或多個處理器核心 從該共享快取來存取資料。 1 1 ·如申請專利範圍第8項所述之在一蜂巢多重處理 器中保持快取連貫性的系統，，其中該整合緩衝器將多個儲 存組合至一相同的區塊。 1 2 .如申請專利範圍第1項所述之在一蜂巢多重處理 器中保持快取連貫性的系統，其中該環係爲一同步的且非 緩衝的雙向互連環。 g 1 3 .如申請專利範圍第1 2項所述之在一蜂巢多重處理 器中保持快取連貫性的系統，其中一訊息具有一固定潛伏 環繞互連環。 - 14 -