TH69491A - Presentation of the Most Optimized Use of Memory Access Control - Google Patents
Presentation of the Most Optimized Use of Memory Access ControlInfo
- Publication number
- TH69491A TH69491A TH401001560A TH0401001560A TH69491A TH 69491 A TH69491 A TH 69491A TH 401001560 A TH401001560 A TH 401001560A TH 0401001560 A TH0401001560 A TH 0401001560A TH 69491 A TH69491 A TH 69491A
- Authority
- TH
- Thailand
- Prior art keywords
- map
- access control
- allow
- memory access
- order
- Prior art date
Links
Abstract
DC60 (25/06/47) กลไกที่ถูกเปิดเผยไว้ในที่นี้ซึ่งอาจอนุญาตให้อัลกอริธึมการควบคุมการเข้าถึงหน่วยความ จำที่แน่นอนเพื่อได้ถูกนำเสนอ อย่างมีประสิทธิภาพ เมื่อการควบคุมการเข้าถึงหน่วยความจำ เป็น พื้นฐานบนการควบคุมการเปลี่ยนแปลงต่อแผนที่การแปลค่า เลขที่อยู่ (หรือเซตของแผนที่ทั้ง หลาย) อาจมีความจำเป็น เพื่อกำหนดว่าการเปลี่ยนแปลงแผนที่ที่เฉพาะที่อนุญาตให้ หน่วยความ จำถูกเข้าถึงในทางที่ไม่ได้รับการยินยอมหรือไม่ ข้อมูลที่แน่นอนเกี่ยวกับแผนที่อาจถูกแคชเพื่อที่ จะอนุญาต ในการกำหนดว่าเพื่อทำให้ประสิทธิภาพมากขึ้นกว่าการกระทำใน การประเมินค่าแผนที่ ทั้งหมด กลไกที่ถูกเปิดเผยไว้ในที่นี้ซึ่งอาจอนุญาตให้อัลกอริธึมการควบคุมการเข้าถึงหน่วยความ จำที่แน่นอนเพื่อได้ถูกนำเสนอ อย่างมีประสิทธิภาพ เมื่อการควบคุมการเข้าถึงหน่วยความจำ เป็น พื้นฐานบนการควบคุมการเปลี่ยนแปลงต่อแผนที่การแปลค่า เลขที่อยู่ (หรือเซตของแผนที่ทั้ง หลาย) อาจมีความจำเป็น เพื่อกำหนดว่าการเปลี่ยนแปลงแผนที่ที่เฉพาะที่อนุญาตให้ หน่วยความ จำถูกเข้าถึงในทางที่ไม่ได้รับการยินยอมหรือไม่ ข้อมูลที่แน่นอนเกี่ยวกับแผนที่อาจถูกแคชเพื่อที่ จะอนุญาต ในการกำหนดว่าเพื่อทำให้ประสิทธิภาพมากขึ้นกว่าการกระทำใน การประเมินค่าแผนที่ ทั้งหมด DC60 (25/06/47) Mechanisms disclosed here that may allow memory access control algorithms. Remember the exact order that was presented. Effectively When memory access control is based on a change control to the map, a translation of address numbers (or sets of maps) may be necessary. To determine whether specific map changes that allow the memory to be accessed in a way that are not allowed Exact information about the map may be cached in order to allow it in order to make it more efficient than acting on it. Evaluation of all maps, mechanisms disclosed here that may allow memory access control algorithms. Remember the exact order that was presented. Effectively When memory access control is based on a change control to the map, a translation of address numbers (or sets of maps) may be necessary. To determine whether specific map changes that allow the memory to be accessed in a way that are not allowed Exact information about the map may be cached in order to allow it in order to make it more efficient than acting on it. All map valuation
Claims (1)
Publications (1)
Publication Number | Publication Date |
---|---|
TH69491A true TH69491A (en) | 2005-07-05 |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004164641A5 (en) | ||
CN109582214B (en) | Data access method and computer system | |
MY138723A (en) | Implementation of memory access control using optimizations | |
US20170185528A1 (en) | A data processing apparatus, and a method of handling address translation within a data processing apparatus | |
US9086987B2 (en) | Detection of conflicts between transactions and page shootdowns | |
US9405703B2 (en) | Translation lookaside buffer | |
JP2018133086A5 (en) | ||
US10042576B2 (en) | Method and apparatus for compressing addresses | |
WO2007002803A3 (en) | Preventing multiple translation lookaside buffer accesses for a same page in memory | |
EP2710472B1 (en) | Memory with metadata stored in a portion of the memory pages | |
JP2002215468A5 (en) | ||
WO2005114669A3 (en) | System and method for improving performance in computer memory systems supporting multiple memory access latencies | |
CN107368436A (en) | A kind of cold and hot data separating storage method of flash memory for combining address mapping table | |
WO2006055291A3 (en) | Method and system for exchanging data | |
WO2004053698A3 (en) | Improved tlb management for real-time applications | |
WO2005024635A3 (en) | Microtlb and micro tag for reducing power in a processor | |
WO2005114428A3 (en) | Providing an alternative caching scheme at the storage area network level | |
JP2007504552A5 (en) | ||
JPS5898893A (en) | Information processing device | |
WO2005088455A3 (en) | Cache memory prefetcher | |
EP1284457A3 (en) | Internal cache block eviction with external request | |
JP5868213B2 (en) | Cache control device and cache control method | |
JP2002123424A5 (en) | ||
CA2357085A1 (en) | Cache update method and cache update control system employing non-blocking type cache | |
US20140244939A1 (en) | Texture cache memory system of non-blocking for texture mapping pipeline and operation method of texture cache memory |