SU959064A1

SU959064A1 - Device for calculating symmetrical boolean functions

Info

Publication number: SU959064A1
Application number: SU802967529A
Authority: SU
Inventors: Евгений Павлович Балашов; Владимир Васильевич Маркин; Виктор Николаевич Негода; Дмитрий Викторович Пузанков; Сергей Вячеславович Скворцов; Виталий Александрович Чистяков
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова(Ленина)
Priority date: 1980-08-04
Filing date: 1980-08-04
Publication date: 1982-09-15

Description

Изобретение относитс к цифровой вычислительной технике. This invention relates to digital computing.

Известно устройство дл реализации булевых функций, представл ющее собой комбинационные схемы из логических элементов И, ИЛИ, НЕ tl.A device for implementing Boolean functions is known, which is combinational circuits of AND, OR, NOT tl logic elements.

Недостатком таких устройств вл етс низка технологичность изготовлени в услови х технологии больших интегральных схем, что св зано с нерегул рностью их внутренней структуры .The disadvantage of such devices is low manufacturability under the conditions of the technology of large integrated circuits, which is due to the irregularity of their internal structure.

Наиболее близким по технической сущности к предлагаемому вл етс логическое устройство дл вычислени значений булевых функций, содержащее 5 ступеней посто нных запоминающих устройств, перва ступень которых включает S посто нных запоминающих устройств по числу групп обрабатываемых переменных аргументов, входы i-й ступени соединены с выходами (1-1)-й ступени, а выходы i-й ступени соединены со входами (1+1)-й ступени 2.The closest in technical essence to the proposed invention is a logical device for calculating the values of Boolean functions, containing 5 levels of permanent memory devices, the first stage of which includes S permanent memory devices according to the number of groups of variable arguments being processed, the inputs of the i-th stage are connected to the outputs ( 1-1) -th stage, and the outputs of the i-th stage are connected to the inputs (1 + 1) -th stage 2.

Недостатком известного устройства вл етс ограниченна область применени Устройства ввиду невозможности вычисл ть любую произвольную , симметричную булевую функцию. A disadvantage of the known device is the limited scope of the Device due to the inability to calculate any arbitrary, symmetric Boolean function.

i Цель изобретени - расширение области применени устройства путем I реализации вычислени t симметричныхi The purpose of the invention is to expand the field of application of the device through the I implementation of the calculation of t symmetric

с булевых функций.with boolean functions.

Поставленна цель достигаетс тем, что устройство дл вычислени симметричных булевых функций, содержащее блок суммировани единичных значенийThe goal is achieved by the fact that a device for calculating symmetric Boolean functions containing a unit of summation of single values

IQ переменных аргумента и дешифратор, вход которого подключен к выходу блока суммировани единичных значений переменных аргумента, вход которого подключен к п входным шинам аргументов устройства соответственно, оноIQ variables of the argument and the decoder, the input of which is connected to the output of the unit of summation of the unit values of the variables of the argument, the input of which is connected to the n input buses of the device arguments, respectively, it

15 содержит посто нный запоминающий 3ел настроечных кодов, регистр на5 троечных кодов и элементы И и ИЛИ, причём входы посто нного запоминающего узла настроечных кодов подключены к дополнительным k входным шинам устройства соответственно (k ,lt),a j-й выкод посто нного запоминающего узла настроечных кодов (з 1,2,..., -ntl) подключен к15 contains a permanent memory of the setup codes, a register of 5 triple codes and elements AND and OR, the inputs of the permanent storage node of the training codes are connected to additional k input device buses, respectively (k, lt), a j-th code of the permanent storage node setup codes (s 1,2, ..., -ntl) is connected to

25 j-ому входу регистра настроечных кодов соответственно, j-й выход которого подключен к первому входу j-ro элемента И соответственно, вто-, рой вход которого подключен к j-муThe 25th j-th input of the register of adjustment codes, respectively, the j-th output of which is connected to the first input of the j-ro element I, respectively, the second, which input is connected to the j-th

30 выходу дешифратора соответственно. выходы элементов И подключены к входам элемента ИЛИ соответственно, выход которого вл етс выходом устройства . Блок дл суммировани единичных значений переменных аргумента содержит S ступеней посто нных запоминающих узлов, содержащих 24- чеек, причём входы блока подключены к входам посто нных запоминающих узлов первой ступени, входу ПЗУ i-ой ступени (i Ь2,...,5; j Jlog nt-Dlog qr+ подключены к выходам посто нных за-.. поминающих узлов (1-1}-й ступени,выходы посто нных запоминающих узлов S-й ступени подключены к выходам бло ка. На фиг.1 показана структурна схе ма устройства дл вычислени симметричных булевых функций; на фиг.2 - то же и содержимое чеек посто нных запоминающих устройств дл реализации симметричной булевой функции типа четности; на фиг.З то же и содержимое чеек посто нных запоминающих устройств дл реализации симметричных булевых функций типа мажоритировани , нечетности и специального вида. Устройство .(фиг.1) содержит входные шины аргументов 1, которые соединены со входами первой ступени посто нных запоминающих узлов 2, выходы первой ступени посто нных запоминающих узлов 2 соединены со входами второй ступени посто нных запоминающих узлов, выходы которой соедине ны со входами следующей ступени и т.д., а выходы последней ступени посто нных запоминающих узлов 2 соединены со входом дешифратора 3, выход которого подсоединен к первому входу каждой из групп элементов И 4, второй вход каждой из группы элементов И 4 соединен с выходом одного разр да регистра настроечных кодов 5,вход которого соединен с выходом посто нного запоминающего узла настроечных кодов 6, вход которого соединен с входными шинами 1, Кроме того, выход каждой из групп элементов И 4 соединен со входами элемента ИЛИ 7, выход которой вл етс выходом устройства 8. Все узлы 2 в совокупности образуют блок 9 суммировани единичных значений переменных аргумента. Люба булева функци п аргументов имеет 2 набора, на которых она может принимать два значени : О и 1. Булева функци f(x,x,, .... .,Xj) называетс симметричной относительно переменных х и Xj, если ,),Xn,...,X:,...,,..., - ff (. X , Х Х.- , . . . ,Х,- , . . . , Х(/ , т.е. значение функции на данном наборе не зависит от перестановки определенных переменных. Количество таких наборов Р определ етс видом симметричной функции (Р i 2). Дл , определени принадлежности рассматриваемой булевой функции к классу симметричных, необходимо произвести проверку по соответствую- щим формулам. В частности, к классу симметричных булевых функций относ тс функции четности, нечетности, мажоритировани . В устройстве используетс тот факт, что произвольна симметрична функци Сх ,Х2,.. . ,Хп} от п переменных принимает единичное значение тогда и только тогда, когда точно аj Сj 1,2,...,Р) переменных равны единице. Например, при п 4 симметрична булева функци четности имеет семь наборов (Р 7), на которых она принимает значение равное 1. Это значит, что дл дйнных наборов аргументов возможна перестановка знагчений переменных, но общее число единиц останетс тем же (четным) и функци по-прежнему равна единице на этих наборах/ т.е. выполн етс условие принадлежности функции к классу симметричных , В таблице приведены значени аргументов (соответствующих наборов) функции четности дл п 4 и выделены наборы, дл которых она-выполн етс . В четвертом столбце указан номер набора (J 1,...,7), на котором ровно aj переменных равны единице (значение а показано в последнем столбце таблицы).30 output decoder, respectively. the outputs of the AND elements are connected to the inputs of the OR element, respectively, the output of which is the output of the device. The unit for summing the unit values of the argument variables contains S steps of permanent storage nodes containing 24 cells, with the block inputs connected to the inputs of the permanent storage nodes of the first stage, the ROM input of the i-th stage (i b2, ..., 5; j Jlog nt-Dlog qr + are connected to the outputs of the permanent remembering nodes (1-1} st stage, the outputs of the permanent storage nodes of the S th stage are connected to the outputs of the block. Figure 1 shows the structure diagram of the device calculating symmetric Boolean functions; FIG. 2 - the same and the contents of the cells are constant storage devices for implementing symmetric Boolean functions such as parity; in FIG. 3, the contents of the cells of permanent storage devices for implementing symmetric Boolean functions such as majoritarianization, oddity and special type. The device. (Fig. 1) contains input bus arguments 1, which are connected to the inputs of the first stage of permanent storage nodes 2, the outputs of the first stage of permanent storage nodes 2 are connected to the inputs of the second stage of permanent storage nodes, the outputs of which are connected to the input the next stage, etc., and the outputs of the last stage of the permanent storage nodes 2 are connected to the input of the decoder 3, the output of which is connected to the first input of each of the groups of elements 4, the second input of each of the groups of elements 4 and 4 is connected to the output of one bit yes register tuning codes 5, the input of which is connected to the output of a permanent storage node configuration codes 6, the input of which is connected to the input bus 1, In addition, the output of each of the groups of elements AND 4 connected to the inputs of the element OR 7, the output of which is output 8. All nodes device 2 together form a unit 9 summing individual values of the argument variables. Any Boolean function of n arguments has 2 sets, on which it can take two values: O and 1. A Boolean function f (x, x ,, ...., Xj) is called symmetric with respect to the variables x and Xj if,), Xn, ..., X:, ... ,, ..., - ff (. X, X X.-,..., X, -,..., X (/, i.e., the value functions on this set does not depend on the permutation of certain variables.The number of such sets P is determined by the type of symmetric function (Р i 2). To determine whether the considered Boolean function belongs to the class of symmetric, it is necessary to check the corresponding form lam. In particular, the class of symmetric Boolean functions includes the functions of parity, oddness, majoritarianization.The device uses the fact that an arbitrary symmetric function Cx, X2, ..., Xn} of n variables takes a single value if and only if when exactly aj Cj 1,2, ..., P) of variables is equal to 1. For example, for n 4, the symmetric Boolean parity function has seven sets (P 7), on which it takes a value equal to 1. This means that for a set of arguments, it is possible to rearrange the values of the variables, but the total number is The units will remain the same (even) and the function is still equal to one on these sets. the condition that the function belongs to the symmetric class is fulfilled. The table shows the values of the arguments (corresponding sets) of the parity function for n 4 and the sets for which it is executed are highlighted. The fourth column contains the number of the set (J 1, ..., 7), in which exactly aj variables are equal to one (the value of a is shown in the last column of the table).

0.000 0001 0010 ООН0.000 0001 0010 UN

оabout

о оoh oh

1one

Приведенные рассуждени справедливы и дл других симметричных функций . Дл определени принадлежности функции к классу симметричных можно определить число единиц в обрабатываемом наборе и сопоставить его со значением aj регшизуемой функции. В случае равенства этих значений ресшизуетс симметрична булева функци и значение функции равно единиц ( при условии, что функци принацшежит к классу симметричных).The above reasoning is also valid for other symmetric functions. To determine whether a function belongs to the class of symmetric ones, it is possible to determine the number of units in the processed set and compare it with the value aj of the variable function. If these values are equal, the symmetric Boolean function is reshivable and the value of the function is one (provided that the function prints to the class of symmetric).

Суммирование единичных значений переменных аргумента выполн етс блоком 9, причем входпервой ступени узлов 2 которого соединен с п входными шинами аргументов 1, а выполнение требуемой симметричной функции осуществл етс с помощью настроечных кодов, поступающих из посто нного запоминающего устройства настроечных кодов 6 на регистр настроечных кодов 5, а затем на перв лй вход каждого из элементов И 4 группы. Значение настроечного кода определ етс группой из разр дов аргументов, поступающих в качестве адреса на вход посто нного запоминающего узла настроечных кодов 6. Таким образом, поступающий код аргумента состоит из k разр дов, определ ющих вид реализуемой симметричной функции, и п разр дов переменных.The summation of the unit variable argument values is performed by block 9, the input of the first stage of nodes 2 of which is connected to the n input busses of the arguments 1, and the required symmetric function is performed using the tuning codes from the readout memory of the tuning codes 6 to the register of tuning codes 5 and then on the first entry of each of the elements AND 4 groups. The value of the setup code is determined by a group of argument bits arriving as an address at the input of the permanent storage node of the setup codes 6. Thus, the incoming argument code consists of k bits, defining the type of symmetric function to be implemented, and n bits of variables.

Продолжение таблицыTable continuation

Кажда чейка посто нного узла 2Each cell of a constant node 2

35 первой ступени содержит двоичный код числа единиц в обрабатываемой группе разр дов кода аргумента. Ячейка посто нного запоминающего узла 2 второй и последук цих ступеней содержит35 of the first stage contains a binary code of the number of ones in the group of bits of the argument code being processed. The cell of the permanent storage unit 2 of the second and subsequent stages contains

40 двоичный код суммы двоичных чисел, поступивших с выходов посто нных запоминающих устройств предыдущей ступени .40 binary code of the sum of binary numbers received from the outputs of the permanent storage devices of the previous stage.

сумма единичных значений аргументов, псэлучаема с выходов посто нного запоминаквдего узла 2 последней ступени блока 9, поступает на вход дешифратора 3. Дешифратор 3 имеет п-1-1 выходных шин, кажда из которыхthe sum of the single argument values, psected from the outputs of the permanent memory of node 2 of the last stage of block 9, is fed to the input of the decoder 3. The decoder 3 has n-1-1 output buses, each of which

Q подключаетс ко второму входу одной и п+1 элементов И 4. Если сумма единиц значений аргументов равна aj, то единичный уровень присутствует на аj-и шине выхода дешифратора 3.Q is connected to the second input of one and n + 1 elements of AND 4. If the sum of the units of argument values is equal to aj, then the unit level is present on the aj-and output bus of the decoder 3.

Выход aj-го элемента И 4 возбужS5 ден, если одновременно на aj-й шине настройки (с регистра настроечных кодов 5) и aj -и выходной шине дешифратора 3 присутствуют единичные сигналы . Таким образом, если входные The output of the aj-th element AND 4 of the excitation S5 den, if at the same time on the aj-th bus settings (from the register of tuning codes 5) and aj -and the output bus of the decoder 3 there are single signals. So, if input

60 шины а,- элемента И 4 возбуждены, то -иа выходе этого элемента И 4 реализуетс , симметрична функци fQj(x,. х„).Элемент ИЛИ 7 реализует дизъюнкцию +1 переменных, поступающих с60 bus a, - element AND 4 are excited, then - and the output of this element AND 4 is realized, the function fQj (x ,.x ") is symmetric. Element OR 7 implements the disjunction +1 of the variables coming from

65 выходов элементов И 4.65 outputs of elements And 4.

Поскольку люба симметрична булева функци представима в видеSince any symmetric Boolean function is representable as

f-V f-v

3,с|,г.а,,.-.«р-j,/«j то предлагаемое устройство может реализовать любую симметричную функцию от п переменных .3, c |, ga ,, .-. “P-j, /“ j, then the proposed device can realize any symmetric function of n variables.

Вид симметричной функции определ етс настроечным кодом, хран щимс В одной из чеек посто нного запоминающепо узла настроечных кодов 6. Длина чейки равна разр д, а количество чеек определ етс количеством симметричных функций, которое должно реализовать ;г1огическое устройство . Группа из k разр дов apiryмента , поступающа на вход посто нного запоминающего узла настроечных кодов б , представл ет адрес (код) симметричной функции, требующей реализации .The appearance of the symmetric function is determined by the setup code stored in one of the cells of the permanent storage node of the setup codes 6. The cell length is equal to the bit, and the number of cells is determined by the number of symmetric functions that it has to implement; The group of k bits of apiryment, which is fed to the input of the permanent storage node of the training codes b, represents the address (code) of the symmetric function that requires implementation.

Работа устройства происходит в несколько тактов.The operation of the device takes place in several cycles.

В первом такте в соответствии с набором аргументов, поступак дим по входным шинам 1, из первой с гупени посто нных запоминающих узлов 2 считываютс числа единиц в группах, этого набора аргументов, а из посто нного запоминающего узла настроечных кодов б - настроечный код, определ ющий симметричную функцию.In the first cycle, in accordance with the set of arguments, we proceed along the input buses 1, from the first group of permanent storage nodes 2 the numbers of units in the groups of this set of arguments are read, and the tuning code defining symmetric function.

Во втором акте происходит считывание частичных сумм из первой ступени посто нных зайоминающик узлов 2, а также запись кода настройки в регистр 5.In the second act, the partial sums are read from the first step of the permanent hacker nodes 2, and the tuning code is written to the register 5.

В третьем такте считываютс частичные суммы из второй ступени посто нных запоминающих узлов 2, затем из третьей ступени и т.д., пока не будет считана окончательна сумма единиц входного набора из посто нного запоминающего узла 2 последней ступени,In the third cycle, partial amounts are read from the second stage of the permanent storage nodes 2, then from the third stage, etc., until the final sum of the units of the input set from the permanent storage node 2 of the last stage has been read,

В следующем такте окончательна сумма единиц преобразовываетс дешифратором 3, из двоичной позиционной системы счислени в унитарный двоичный код и сигнал, по соответствующей шине дыхода дешифратора 3 поступает на второй вход каждого из элементов И 4 группы. В зависимости от кода настройки, поступаиицего с выходов регистра 5 на первый вход каждого из Элементов И 4 группы, сигнал либо проходит, либо не проходит через соответствующий элемент И 4 на его выход.In the next cycle, the final sum of the units is converted by the decoder 3, from the binary positional number system to the unitary binary code and the signal, via the corresponding breather bus of the decoder 3, is fed to the second input of each of the 4th group elements. Depending on the setting code, coming from the outputs of register 5 to the first input of each of the elements of group 4, the signal either passes or does not pass through the corresponding element 4 to its output.

Если сигнал проходит через элемент И 4, то далее он проходит через элемент ИЛИ 7 на выход 8 устройства , что соответствует единичному значению заданной кодом настройки f симметричной булевой функции на наборе аргументов, поступившим в первомIf the signal passes through the element 4, then it passes through the element OR 7 to the output 8 of the device, which corresponds to a single value given by the setting code f of the symmetric Boolean function on the set of arguments received in the first

такте по входным шинам 1 в устройство .tact on the input tires 1 in the device.

Если сигнал с дешифратора 3 не проходит через элемент И 4, то на выходе устройства присутствует уровень, соответствующий нулевому значению дданной булевой функции.If the signal from the decoder 3 does not pass through the element 4, then the output of the device is a level corresponding to the zero value of this dan Boolean function.

Определим число ступеней системы посто нных запоминающих узлов, разр д1 ость и емкость структурных элеO ментов, вход щих в устройство.Determine the number of stages of the system of permanent storage nodes, the size and capacity of the structural elements included in the device.

Длина аргумента, обрабатываемого устройством, равна сумме .n+k разр дов. Число разр дов k, поступающих на адресный вход посто нного 5 запоминающего узла настроечных кодов б, определ етс из соотношени k , где 1 - число реализуемых симметричный функций.The length of the argument processed by the device is equal to the sum of the .n + k bits. The number of bits k arriving at the address input of the constant 5 storage node of the training codes b is determined from the relation k, where 1 is the number of symmetric functions implemented.

Ширина посто нного запоминающего ft узла настроечных кодов 6 равна п- -1-му разр ду. Требуемый объем посто нного запоминающего узла настроечных кодов. б равен Q, 2() бит. Количество чеек каждого посто нного запоминающего узла 2 определ етс как , аThe width of the constant memorizing ft of the node of the tuning codes 6 is equal to n −1 st level. The required amount of permanent storage of the tuning codes. b equals Q, 2 () bits. The number of cells of each permanent storage node 2 is defined as, and

объем равен: дл первой ступени (JlogjqC+l) , а дл последующих ступеней ( 2)- 2- бит, где г. - количество разр дов, отводимых дл двоичного представлени Максимальной суммы единиц,.поступив- .the volume is: for the first stage (JlogjqC + l), and for the subsequent stages (2) - 2-bit, where r is the number of bits allocated for the binary representation of the Maximum sum of units,.

ших из предыдущей 1-й ступени. Значение показател степени равно сумме длин вступающих в операцию суммировани операндов (адресов).from the previous 1st stage. The value of the exponent is equal to the sum of the lengths of the operands (addresses) that are added to the operation.

5 Число ступеней посто нных запоминающих узлов равно S Jlogin -J log,.qf«-5 , а ширина посто нного запоминающего узла 2 последней ступени равна log2n -b1.5 The number of steps of the permanent storage nodes is S Jlogin -J log, .qf "-5, and the width of the permanent storage node 2 of the last stage is log2n -b1.

0 Выбор 1соличества посто нных запоминающих узлов в каждой ступени следует производить, исход из структsфнoй организации выпускаемых прогфлоленностыб стандартных посто нных0 The choice of the 1st quantity of permanent storage nodes at each stage should be made, based on the structural organization of standard constant functions produced.

5 запоминак дих узлов.5 memorize dich nodes.

Рассмотрим примеры реализации симметричных булевых функций. Дл реализации функции четности (фиг.2) необходимо занести в посто нный заIQ поминающий узел 6,код, в 1,3,5,. ..,15 разр дах записаны единицы. Старший (левый) разр д чейки посто нного запоминающего узла 6 равен О. Это соответствует тому, чтоConsider examples of the implementation of symmetric Boolean functions. In order to implement the parity function (Fig. 2), it is necessary to record the commanding node 6, the code 1, 1.3, constant after IQ. .., 15 bits recorded units. The oldest (left) bit of the storage unit 6 is O. This corresponds to the fact that

, сумма единиц во входном коде равна О (присутствует единичный сигнал на 0-й шине дешифратора 3). Пусть такой код записан в чейке 1, а всего реализуетс 4 типа симметричных функций (1 4). Тогда количество, the sum of units in the input code is O (there is a single signal on the 0th bus of the decoder 3). Let such a code be written in cell 1, and in total 4 types of symmetric functions (1 4) are implemented. Then the amount

разр дов k log2lf 2.bits k log2lf 2.

Пусть число обрабатываемых разр дов п 16 и обработка производитс по 8 разр дов (q 8). В чейках посто нных запоминающих узлов 2 первой ступени записываютс двоичныеLet the number of processed bits n 16 and the processing be performed on 8 bits (q 8). In the cells of the permanent storage units 2 of the first stage, binary ones are written

коды, соответствующие сумме единиц в коде адреса группы о абатываемых переменных . Начальные фрагменты содержимого посто нных запоминающих устройств первой ступени, следующей ступени (в данном случае она вл етс и последней ступенью) посто нных заnoMHHajcaiwx узлов 2 и 6 показаны на фиг.2. С левой стороны от географических обозначений посто нных запоминающих устройств указаны адреса чеек. По коду адреса, срответствующему числу единиц в группе обрабатываемых переменных, производитс считывание числа единиц из содержи-,, мого чейки посто нных запомингдомих узлов 2 первой ступени, т.е. значение аргумента определ ет адрес чейки,в которой записано число единиц в этом адресе: нулевой адрес - нуль единиц, первый адрес - одна единица, второй адрес - одна единица и т.д. далее считанное значение определ ет адрес чейки посто нного згшоминающего узла 2 последней ступени, в которой хранитс сумма числа единиц,, присутствующих на входе в качестве адреса. Адрес составл етс из зна- , чений, считанных из чеек предыдущей ступени и равен в данном случае 34. Значение суммы поступает на вход дешифратора 3 и преобразовываетс им в унитарный код.codes corresponding to the sum of the units in the group address code for abated variables. The initial fragments of the contents of the permanent storage devices of the first stage, the next stage (in this case, it is also the last stage) of the constant noMHHajcaiwx nodes 2 and 6 are shown in Fig.2. On the left side of the geographical designations of permanent storage devices are the addresses of the cells. The address code, corresponding to the number of units in the group of variables being processed, reads the number of units from the contents of the cell of the first-level memory objects of the first stage, i.e. the value of the argument determines the address of the cell containing the number of units in this address: zero address - zero ones, first address - one unit, second address - one unit, etc. Next, the read value determines the address of the constant-memory cell of node 2 of the last stage, which stores the sum of the number of units present at the input as the address. The address is made up of the values read from the cells of the previous stage and is 34 in this case. The sum value is fed to the input of the decoder 3 and is converted by it into a unitary code.

На фиг.2 показана обработка входного кода аргумента со значением 0000 1001 0000 ООН и отмечены чейки (их содержимое) и шины элементов И 4, которые участвуют в реализации рассматриваемой функции четности. Участвук цие шины и чейки отмечены стрелками. Из последней ступени по- : сто нных запоминающих узлов 2 считыв§етс позиционный код 0100, ко-; торый преобразуетс дешифратором 3 в унитарный что соответствует прИсутствию единичного сигнала на четве1ртой выходной шине дешифратора 3, По-. скольку код настройки, поступающий с регистра настроечных кодов 5 на вторые входы каждого из группы элементов И 4, обеспечивает присутствие едщничного сигнала во 2,4,6 и т.д. элементах И 4 (нумераци соответствует номерам выходных шин дешифратора 3), то на выходе четвертого элемента И 4 присутствует единичный си1-нал. Этот сигнал через элемент ИЛИ 7 поступает на шину результата 8. Единичный уровень говорит о том, что реализуетс булева функци четности и число единиц в обрабатываемом коде четное.Figure 2 shows the processing of the input code of the argument with the value 0000 UN-00001 0000 UN and marked cells (their contents) and bus elements And 4, which are involved in the implementation of the parity function in question. Participating tires and cells are marked with arrows. From the last stage of potable storage units 2, position code 0100 is read, which is; The latter is converted by the decoder 3 into a unitary one, which corresponds to the presence of a single signal on the fourth output bus of the decoder 3, Po-. How many settings code, coming from the register of tuning codes 5 to the second inputs of each of the group of elements And 4, ensures the presence of an additional signal in 2,4,6, etc. elements And 4 (numbering corresponds to the numbers of the output tires of the decoder 3), then at the output of the fourth element And 4 there is a single S1-cash. This signal through the element OR 7 is fed to the result bus 8. The unit level indicates that the Boolean parity function is implemented and the number of units in the processed code is even.

Если требуетс реализовать функ-; цию мажоритировани от 16 переменных , принимающую единичное значение тогда, и только тогда, когда число единичных значений-аргументов не превосходит 4, то в чейку посто и-If you want to implement a function; majorization of 16 variables, which takes a single value if and only if the number of single argument values does not exceed 4, then the constant

;Ного запоминающего узла настроечных 1 кодов 6 следует занести код настройки 1 1111 0000 0000. Символически така функци записываетс в виде ; The storage of the tuning 1 codes 6 node should be entered with the setting code 1 1111 0000 0000. Symbolically, this function is written as

(X.(X.

fr) .fr).

, 0,1.1,3,4 ,, 0,1.1,3,4,

На фиг.З йоказана реализаци функции мажоритировани , когда поступающий код равен значению 0000 0000 0000 ООН и 0000 0010 0.000 ООН. Дл первого случа участвующие чейки Fig. 3 shows the implementation of the majoritarian function, when the incoming code is equal to UN value 0000 0000 0000 and UN 0000 0010 0.000. For the first case, the participating cells

0 ( их содержимое) и шины элементов И 4 отмечены одной звездочкой, а во втором - двум . Предполагаетс , что код. настройки расположен во второй чейке посто нного запоминающего узла 6.,5 поэтому значение адресных разр дов соответствует коду 10.0 (their contents) and the tires of elements AND 4 are marked with one asterisk, and in the second - two. It is assumed that the code. The settings are located in the second cell of the permanent storage node 6., 5 therefore, the value of the address bits corresponds to code 10.

Как видно из фиг.З, йл первого набора аргументов функции мажоритиро вани реализуютс , а Дл второго - нет. Аналогично реализуютс и другие As can be seen from FIG. 3, the first set of arguments of the majoritarian function functions are implemented, and the second set is not. Others are implemented similarly.

0 симметричные булевы функции, дл чего требуетс эанести соответствующий код Настройки. Например, дл ре .злизации функции нечетности код на-J стройки имеет вид О 1010 1010 1010 0 symmetric Boolean functions, which requires an appropriate Setup code. For example, to redefine the oddness function, an on-J code of the construction is O 1010 1010 1010

5 jlOlO, а дл функции, принимающей единичные значени , тогда и только тогда, когда число единичных значений аргументов кратно восьми - следующий: О 0000 0001 0000 0001. На фиг.З 5 jlOlO, and for a function that takes single values, if and only if the number of single values of the arguments is a multiple of eight is the following: About 0000 0001 0000 0001. In FIG.

0 показаны эти коды в 0-й и 3-й чейке . посто нного запоминающего узла 6.соответственно .0 shows these codes in the 0th and 3rd cell. 6. Permanent storage node. 6. Respectively.

Таким образом, введенные дополнительно структурные элементы по- Thus, the additionally introduced structural elements

5 звол ют реализовать данным устройством любую функцию из класса симметричны} булевых (в устройстве-прототипе реализуетс только мажоритарна функци )..5 allows this device to implement any function from the class symmetric} boolean (in the device-prototype only the majority function is realized) ..

00

Применение данного изобретени позвол ет значительно увеличить скорость логических преобразований, повысить технологичность и надежность устройств -дл реализации сложных логических зависимостей в системах The application of this invention allows to significantly increase the speed of logical transformations, improve the manufacturability and reliability of devices - to implement complex logical dependencies in systems

5 контрол и управлени . Кроме того, повышаетс многофункциональное использование устройства дл различных применений,поскольку одно такое устройство позвол ет реализовать не0 сколько функций. Это служит предпосылкой к унификации подобных устройств а следовательно, и к снижению стоимости каждого логического устройства.5 control and management. In addition, the multipurpose use of the device for various applications is enhanced, since one such device allows several functions to be implemented. This is a prerequisite for the unification of such devices and, consequently, to reduce the cost of each logical device.

5five

Claims

1. A device for calculating simto metric Boolean functions, containing a unit for summing single values of variable argument and a decoder, the input of which is connected to the output of a unit for summing 65 single values of argument variables, input

which is connected to n input device argument buses, respectively, different in that, in order to expand the scope by implementing the computation of 1 symmetric Boolean functions, it contains a constant storage node of the tuning codes, a register of tuning codes and AND and OR elements, and the input is constant The storage codes of the training codes are connected to the additional k input busses of the device, respectively (k Jlog7.lt), and the j-th output of the permanent storage node of the training codes (j 1, 2, ...,) is connected to the j-th input of the reg Stra setup codes respectively j-th output is connected to the first input of j-ro element and respectively a second input of which is connected to the j-th output of the decoder, respectively, and outputs of elements connected to the inputs of the OR gate, respectively, whose output is the output device.

2. The device according to claim 1, which means that the unit for summing the unit values of the variable argument contains s steps of permanent storage nodes containing 2 cells, with the inputs of the block connected to the inputs of the permanent storage nodes of the first stage, ROM ROM i th stage (i 1,2, ..., s; s J login - logiqt) are connected to k outputs of permanent storage nodes (1-1) st stage, outputs of permanent storage nodes of the s-th stage are CONNECTED to the outputs of the block .

Sources of information taken into account in the examination

1. For the sake of Germany. 2063199, C. C F F 7/38, 1974.

2. Koubilar A., Dindsay R., Pitroda S. Reducing the cost and improving the speed of detectors based on ROM. Electronics, 1973,

№ 4, p. 50, fig. 3 (prototype).

HHZ

oh, - ". Jtr

to

oo

“So

§§ §

eJ

five§

§§

l

E "VJ t