Claims (1)
15 причем управл емый блок задержки содержит последовательно соединенные генератор линейно измен ющегос напр жени и компаратор , выход которого вл етс выходом управл емого блока задержки , входами . которого вл ютс вход генератора линейно измен ющегос напр жени и второй вход компаратора . 3 На чертеже представлена структу на схема предложеиного частотного манипул тора. Частотный манипул тор содержит генератор 1, импульсно-фазовый детектор 2, делитель 3 с переменным коэффициентом делени , интегратор , управл емый генератор 5. блок 6управлени , элемент задержки 7, управл емый блок 8 задержки, состо щий из генератора 9 линейно изм н ющегос напр жени и компаратора 10. Частотный манипул тор работает следующим образом. Пусть fp и f , NQ и N - соответственно частоты управл емого ге ратора 5 и коэффициенты делени де лител 3, соответствующие передаче О или 1, f(.p I/TCP - частота сравнени . Тогда в установившихс режимах выполн ютс равенства fo- cpNo; 1 при изменении информационного сигнала на входе устройства с LID- на 1 происшедшем через врем Тг по ле предыдущего сравнени в кольце, сигнал с выхода элемента задержки 7дает разрешение блоку управлени на запуск интегратора одновременн частота управл емого генератора 5 скачком измен ет свое значение с о i-i ° коэффициент ,,делени делител 3 пока остаетс равным M Вследствие этого следующий импульс на выходе делител 3 по вл етс рйньше необходимого на величину 4- (Т -Т) 01 М Ср Этот импульс задерживаетс в упр л емом блоке 8 задержки и импульс на его выходе по вл етс через врем tO-i. т.е. в тот момент, когда он должен придти, чтобы последовательность импульсов оставалась равномерной . Импульс на выходе управл емого блока 8 сбрасывает делитель 3 в нул и одновременно дает бпоку 6 разрешение на установку коэффициента делени делител 3 , этот же импуль дает блоку 6 разрешение на сброс интегратора в нуль, т.е. устанавливает нулевую задержку в управл емом блоке 8 задержки. (54 При изменении сигнала на информационном входе частотного манипул тора с 1 на О первый следующий от делител 3 импульс дает разрешение блоку 6 на запуск интегратора k и на изменение коэффициента делени делител 3 на NQ . Выключение интегратора i производитс задержанным в элементе задержки 7 фронтом информационного сигнала. Следующий импульс от делител 3 приходит раньше на врем t. - AN 10- N(Tcp- Он запускает управл емый блок 8 и импульс на его выходе по вл етс .Г через врем Ьд т.е. в тот момент , когда он должен придти, чтобы последовательность импульсов оставалась равномерной. Импульс с выхода управл емого блока 8 сбрасывает делитель 3 в нуль и подтверждает блоку управлени 6 разрешение на установку коэффициента делени делител 3 MO . Следующий импульс от делител 3 дает разрешение блоку 6 на брос интегратора в нуль, т.е.устанавливает нулевую задержку в управл емом блоке 8. Управл емый блок 8 задержки может быть выполнен на основе генератора линейно измен ющегос напр жени (ГЛИН), крутизна нарастани выходного напр жени у которого равна X К1г Q- NCP Крутизна нарастани пилообразного напр жени на выходе интегратора Т, Оба эти .напр жени подаютс на входы компаратора 10. Импульс на выходе компаратора по вл етс в момент равенства двух пилообразных напр жеНИИ и задержан по отношению к выходному импульсу делител 3 на требуемую величину A-tТаким образом, использование новых элементов и св зей выгодно отличает предложенный частотный манипул тор от прототипа, так как благодар возможности управлени временным положением импулЬсов на выходе 5 управл емого блока 8 задержки можно резко уменьшить переменные преобладани , свед их.к любой, сколь угод но малой величине, т.е. при этой же частоте сравнени и допустимых искажени х длительности посылок час тотный манипул тор позвол ет передавать информацию с большей скорост Формула изобретени 1. Частотный манипул тор, содержащий последовательно соединенные опорный генератор, импульсно-фазовы детектор и управл емый генератор , ко вторюму входу которого подключен выход элемента задержки, вход которого соединен с первым входом блока управлени , второй вход и первый выход которого соединены соответственно с выходом элемента задержки и с первым входом делител с переменным коэффициентом делени ; выхсгд которого подключен к третьему входу блока управ лени , отличающийс тем что, с целью повышени помехозащище ности, введены последовательно соед 6 ненные интегратор и управл емый блок задержки, выход которого соединен со вторым входом импульсно-фазового детектора и четвертым входом блока управлени , второй и третий выходы которого подключены ко входам интегратора , при этом выход управл емого генератора соединен со вторым входом делител с переменным коэффициентом делени , выход которого подключен ко второму входу управл емого блока задержки. . Манипул тор по п.1. о т л ичающийс тем, что управл емый Олок задержки содержит последовательно соединенные гейератор линейно измен ющегос напр жени и компаратор, выход которого вл етс выходом управл емого блока задержки , входами которого вл ютс вход генератора, линейно измен ющегос напр жени и второй вход компаратора . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР по за вке № 2830552/18-59, кл. Н Ok L 27/ia, 1979 (прототип).15 wherein the controlled delay unit comprises a linearly varying voltage generator connected in series and a comparator, the output of which is the output of the controlled delay unit, inputs. which are the input of the generator of linearly varying voltage and the second input of the comparator. 3 The drawing shows the structure of the proposed frequency manipulator. The frequency manipulator contains a generator 1, a pulse-phase detector 2, a divider 3 with a variable division factor, an integrator, a controlled generator 5. a control unit 6, a delay element 7, a controlled delay unit 8 consisting of a linearly measuring generator 9 and the comparator 10. The frequency manipulator works as follows. Let fp and f, NQ and N be the frequencies of the controlled generator 5 and the division factors of divider 3, respectively, corresponding to the transmission O or 1, f (.p I / TCP is the frequency of the comparison. Then, in the established modes, the equalities fo-cpNo ; 1 when the information signal at the device input changes from LID- to 1 that occurred after time Tg after the previous comparison in the ring, the signal from the output of the delay element 7 gives the resolution to the control unit to start the integrator while the frequency of the controlled oscillator 5 abruptly changes its value from ii ° coefficient The dividing divider 3 is still equal to M. As a result, the next pulse at the output of divider 3 appears to be less than the required value of 4- (T -T) 01 M Cf This pulse is delayed in the control unit 8 of the delay and the pulse at its output by is in time tO-i, i.e., at the moment when it should arrive, so that the sequence of pulses remains uniform.The pulse at the output of the controlled unit 8 resets divider 3 to zero and simultaneously gives side 6 permission to set the divider division factor 3, the same impulse gives the unit 6 p Permissions for resetting the integrator to zero, i.e. sets a zero delay in the controllable delay unit 8. (54 When the signal at the information input of the frequency manipulator from 1 to O changes, the first pulse from divider 3 gives permission for block 6 to start integrator k and change the division factor of divider 3 to NQ. Integrator i is turned off by an information front delayed in delay element 7 signal. The next pulse from divider 3 comes earlier at time t. - AN 10-N (Tcp- It starts the controlled block 8 and a pulse appears at its output. D through time bd, i.e. must come to sequence The pulse from the output of controlled unit 8 resets divider 3 to zero and confirms to control unit 6 permission to set the division factor of divider 3 MO. The next pulse from divider 3 gives permission to block 6 for the integrator to drop to zero, i.e. a zero delay in the controllable block 8. The controllable delay block 8 can be made on the basis of a linearly varying voltage generator (CLIN), the steepness of the output voltage rise of which is X К1г Q-NCP the voltage of the integrator T, both of these voltages are fed to the inputs of the comparator 10. A pulse at the output of the comparator appears when two sawtooth voltages are equal and is delayed with respect to the output pulse of the divider 3 by the required value A-t. The use of new elements and connections favorably distinguishes the proposed frequency manipulator from the prototype, since by controlling the temporal position of the pulses at the output 5 of the controlled delay unit 8, it is possible to drastically reduce variables eobladani are summarized ih.k any, arbitrarily small value, i.e. At the same frequency of comparison and permissible distortions of the duration of the parcels, the frequency manipulator allows information to be transmitted at a higher speed. Claim 1. Frequency manipulator containing serially connected reference oscillator, pulse phase detector and controlled oscillator, to the second input of which is connected the output of the delay element, the input of which is connected to the first input of the control unit, the second input and the first output of which are connected respectively to the output of the delay element and divide with the first input a variable division ratio; The output of which is connected to the third input of the control unit, characterized in that, in order to increase the noise immunity, a sequentially connected integrator and a controllable delay unit are introduced, the output of which is connected to the second input of the pulse-phase detector and the fourth input of the control unit, the second and the third outputs of which are connected to the inputs of the integrator, while the output of the controlled generator is connected to the second input of a divider with a variable division factor, the output of which is connected to the second input of the controlled block delay. . The manipulator torus according to claim 1. Here, the controllable Shield Delay contains a linearly varying voltage connected in series and a comparator, the output of which is the output of the controllable delay unit whose inputs are the input of the generator, the linearly varying voltage and the second input of the comparator. Sources of information taken into account in the examination 1. USSR author's certificate in application No. 2830552 / 18-59, cl. H Ok L 27 / ia, 1979 (prototype).