SU949797A1

SU949797A1 - Phase deteftor

Info

Publication number: SU949797A1
Application number: SU803226997A
Authority: SU
Inventors: Евгений Павлович Ветлугин; Леонид Григорьевич Кравец; Анатолий Игоревич Лаврушев
Priority date: 1980-12-30
Filing date: 1980-12-30
Publication date: 1982-08-07

Description

Изобретение относится к радиотехнике и может быть использовано в информационно-измерительной технике и системах импульсно-фазовой автоподстройки частоты.The invention relates to radio engineering and can be used in information-measuring equipment and pulse-phase locked loop systems.

Известен фазовый детектор, содержащий два счетчика, два триггера, цифровое вычитающее устройство, цифро-аналоговый преобразователь и фильтр. В этом фазовом детекторе выходной сигнал формируется вычитанием кодов счетчиков с последующим преобразованием.результатов вычитания в аналоговую величину [1] .Known phase detector containing two counters, two triggers, a digital subtractor, digital-to-analog Converter and filter. In this phase detector, the output signal is generated by subtracting the counter codes with subsequent conversion. The subtraction results into an analog value [1].

Недостатком этого фазового детектора является низкая помехозащищенность .The disadvantage of this phase detector is its low noise immunity.

Наиболее близким по технической сущности к предлагаемому является фазовый детектор, содержащий два счетчика, два цифро-аналоговых преобразователя, два триггера, вычитающее устройство и фильтр, в котором с целью увеличения помехозащищенности в момент сброса любого из счетчиков цифро-аналоговые преобразователи устанавливаются не в нулевое состояние, а поддерживают определенный уровень C2J.The closest in technical essence to the proposed one is a phase detector containing two counters, two digital-to-analog converters, two triggers, a subtractor and a filter, in which, in order to increase noise immunity, at the moment of resetting any of the counters, the digital-to-analog converters are not set to zero , but support a certain level of C2J.

Однако данный фазовый детектор также имеет недостаточно высокую помехозащищенность.However, this phase detector also has insufficiently high noise immunity.

Цель изобретения - повышение помехозащищенности фазового детектора.The purpose of the invention is to increase the noise immunity of the phase detector.

Поставленная цель достигается тем, что в фазовый детектор, содержащий два счетчика, два цифро-анало1Q говых преобразователя, триггер и вычитающий блок, соединенные входами с выходами первого и второго цифроаналоговых преобразователей, входы которых соединены с первыми выходами счетчиков, которые входами соединены '5 с клеммами опорного и измеряемого сигнала, дополнительно, введены логический элемент ИЛИ, два элемента задержки, два зарядных и два разряд20 ных ключа, два резистора, два запоминающих конденсатора и два буферных каскада, выход первого из которых сое· соединен с первым входом первого зарядного ключа и первым входом вычитающего блока, а выход второго с пер25 вым входом второго зарядного ключа и вторым входом вычитающего блока, вход первого буферного каскада соединен с выходом первого зарядного и первым входом первого зарядного ключей, а также с одним из выводов первой запоминающего конденсаторов, другой вывод который соединен с об-¹щей шиной, выход второго буферного каскада соединен с выходом второго зарядного и первым входом второго разрядного ключей, а также с. одним 5 из выводов второй запоминающего конденсатора, другой вывод который соединен с общей шиной, гГри этом выходы первого и второго разрядных ключей соединены с общей шиной через Ю первый и второй резисторы соответственно, вторые входы зарядных ключей с первым выходом триггера, а вторые входы разрядных ключей с выходом первого и входом второго элемента 15 задержки, причем выход второго элемента задержки соединен с первым входом тригх'ера, а вход первого элемента задержки - с вторым выходом триггера,, который своим вторым входом соединен -с выходом логического . элемента ИЛИ, входы которого соединены с вторыми' выходами первого и второго счетчиков. vThis goal is achieved by the fact that in a phase detector containing two counters, two digital-to-analog 1Q converters, a trigger and a subtracting unit connected by inputs to the outputs of the first and second digital-to-analog converters, the inputs of which are connected to the first outputs of the counters, which are connected with inputs' 5 s the terminals of the reference and measured signal, in addition, an OR logic element, two delay elements, two charging and two discharge keys, two resistors, two storage capacitors and two buffer stages are introduced, output the first of which soy is connected to the first input of the first charging key and the first input of the subtracting unit, and the output of the second with the first input of the second charging key and the second input of the subtracting unit, the input of the first buffer stage is connected to the output of the first charger and the first input of the first charging key, and one of the terminals of the first memory capacitor, the other terminal of which is connected to the conductive bus ob- ^1, the output of the second buffer stage coupled to the output of the second battery and the first input of the second bit keys, as well. one of the pins of the second storage capacitor, the other pins that are connected to the common bus; in this case, the outputs of the first and second discharge keys are connected to the common bus through the first and second resistors, respectively, the second inputs of the charging keys with the first output of the trigger, and the second inputs of the discharge keys with the output of the first and the input of the second delay element 15, wherein the output of the second delay element is connected to the first input of the trigger, and the input of the first delay element is connected to the second output of the trigger, which is connected with its second input logical output. an OR element whose inputs are connected to the second outputs of the first and second counters. v

На фиг.1 изображена структурная электрическая схема фазового детектора; на фиг.2 - диаграмма напряжений.Figure 1 shows the structural electrical circuit of a phase detector; figure 2 is a voltage diagram.

Фазовый детектор содержит первый цифро-аналоговый преобразователь 1, первый счетчик 2, второй счет- 30 чик 3, второй цифро-аналоговый преобразователь 4, логический элемент ИЛИ 5, триггер 6, первый элемент 7 задержки, второй элемент 8 задержки, первый разрядный ключ 9, первый 35 резистор 10, второй резистор 11, второй разрядный ключ 12, первый зарядный ключ 13, первый запоминающий конденсатор 14, второй запоминающий конденсатор 15, второй зарядный клйч 40 16, первый буферный каскад 17, второй буферный каскад 18, вычитающий блок 19.The phase detector contains a first digital-to-analog converter 1, a first counter 2, a second counter-30 chip 3, a second digital-to-analog converter 4, a logic element OR 5, a trigger 6, a first delay element 7, a second delay element 8, a first discharge key 9 , the first 35 resistor 10, the second resistor 11, the second discharge key 12, the first charging key 13, the first storage capacitor 14, the second storage capacitor 15, the second charging key 40 16, the first buffer stage 17, the second buffer stage 18, the subtracting unit 19.

Фазовый детектор работает следующим образом. 45The phase detector operates as follows. 45

За исходное состояние принимается момент времени, когда на входных шинах отсутствуют сигналы опорной и измеряемой частоты, счетчики 2 и 3, цифро-аналоговые преобразователи 1 и 4, триггер 6 находятся в нулевых состояниях,зарядные ключи 13 и 16 открыты, а разрядные ключи 9 и 12 закрыты, запоминающие конденсаторы заряжены до уровней остаточных на- „ пряжений на выходах цифро-аналого- . вых преобразователей.The initial state is the point in time when there are no reference and measured frequency signals on the input buses, counters 2 and 3, digital-to-analog converters 1 and 4, trigger 6 are in zero states, charging keys 13 and 16 are open, and discharge keys 9 and 12 are closed, the storage capacitors are charged to the levels of residual voltage at the outputs of digital-to-analog. output converters.

На вход первого счетчика 2 поступает опорный входной сигнал, а на вход второго счетчика 3 - отличающийся по фазе от опорного измеряемый 60 сигнал. При поступлении входных сигналов счетчики 2 и 3 изменяют свои состояния на первых выходах, в результате чего на выходах цифро-аналоговых преобразователей 1 и 4 из- 65 меняются выходные напряжения, которые поступают на входы вычитающего блока 19 и запоминаются на запоминающих конденсаторах 14 и 15 чеоез открытые зарядные ключи 13 и 16 (фиг. 2), При переполнении одного из счетчиков 2 или 3 сигнал переполнения с второго выхода счетчиков проходит через логический элемент ИЛИ 5 на второй вход триггера 6 и переключает его в единичное состояние, в результате чего зарядные ключи 13 и 16 закрываются уровнями логического нуля с . инверсного выхода триггера - заряд конденсаторов 15 и 14 прекращается. Через буферные каскады 17 и 18 напряжение с запоминающих конденсаторов продолжает поступать на входы вычитающего устройства, оставаясь неизменным, даже когда счетчики 2 и 3 после переполнения перейдут в нулевые состояния. Через время равное времени задержки первого элемента 7 задержки уровнем логической единицы с прямого выхода триггера 6 открываются разрядные ключи 9 и 12 - начинается сравнительно медленный разряд запоминающих конденсаторов 14 и 15 через резисторы 10 и 11. Напряжения на выходах буферных каскадов, а следовательно, и на входах вычитающего блока 19, начинают уменьшаться (фиг.2) до тех пор, пока они не становятся равными напряжениям на выхо--’ дах цифро-аналоговых преобразователей 1 и 4 на входы которых поступают нарастающие кода счетчиков 2 и 3, переключаемых входными сигналами (фиг.2). Через время, равное времени задержки второго элемента 8 задержки, сигналом с его выхода триггер 6 устанавливается в нулевое состояние - зарядные ключи 13 и 16 открываются, а разрядные ключи 9 и 12 закрываются. Снова начнется заряд запоминающих конденсаторов, после чего цикл работы фазового детектора повторяется .The input of the first counter 2 receives a reference input signal, and the input of the second counter 3 receives a signal that is different in phase from the reference, and the signal 60 is measured. Upon receipt of the input signals, the counters 2 and 3 change their states at the first outputs, as a result of which the output voltages at the outputs of the digital-to-analog converters 1 and 4 change, which are applied to the inputs of the subtracting unit 19 and are stored in memory capacitors 14 and 15 open charging keys 13 and 16 (Fig. 2). When one of the counters 2 or 3 is overflowed, the overflow signal from the second output of the counters passes through the OR gate 5 to the second input of trigger 6 and switches it to a single state, as a result whereby the charging keys 13 and 16 are closed by logical zero s. trigger inverse output - the charge of the capacitors 15 and 14 is terminated. Through the buffer stages 17 and 18, the voltage from the storage capacitors continues to be supplied to the inputs of the subtractor, remaining unchanged even when the counters 2 and 3 after overflow go to zero states. After a time equal to the delay time of the first delay element 7, the level of the logic unit from the direct output of trigger 6 opens the discharge keys 9 and 12 - a relatively slow discharge of the storage capacitors 14 and 15 begins through the resistors 10 and 11. The voltages at the outputs of the buffer stages, and therefore the inputs of the subtracting block 19, begin to decrease (Fig. 2) until they become equal to the voltages at the outputs-- of the digital-to-analog converters 1 and 4, to the inputs of which the increasing codes of the counters 2 and 3 are received, I switch aemyh input signals (2). After a time equal to the delay time of the second delay element 8, the trigger 6 is set to zero by the signal from its output - the charging keys 13 and 16 open and the discharge keys 9 and 12 are closed. The storage capacitors charge again, after which the phase detector cycle is repeated.

Таким'образом, осуществляется плавный переход от максимума напряжений на выходах цифро-аналоговых преобразователей при переполнениях счетчиков до минимума при переходе ими нулевые состояния. На фиг.2 показано, что за время цикла 20 изменение напряжений происходит по трапециевидной форме в верхней части диаграммы, где производится хранение 21, плавный переход 22 от максимума к нимимуму, и треугольной форме - участок 22 и 23, причем изменение напряжений от спада к подъему производится не переключением, что всегда сопровождается выбросами и, вследствие этого, потерей информации о фазе сигналов, а заменой одних напряжений (убывающих на запоминающих емкостях) другими (возрастающих на выходах цифро-аналоговых преобразователей). Такая форма сравниваемых напряжений позволяет значительно уменьшить амплитуду выбросов напряжений и время установления переходных процессов, особенно при окончании циклов счетчика- 5 ми.Thus, a smooth transition is made from the maximum voltage at the outputs of the digital-to-analog converters during meter overflows to the minimum when they transition to zero states. Figure 2 shows that during the cycle 20, the change in stress occurs in a trapezoidal shape in the upper part of the diagram where storage 21 is made, a smooth transition 22 from maximum to the minimum, and triangular in section 22 and 23, with the change in stress from recession to the rise is carried out not by switching, which is always accompanied by surges and, as a result, loss of information about the phase of the signals, but by replacing some voltages (decreasing at the storage capacities) with others (increasing at the outputs of digital-to-analog converters). This form of the compared voltages can significantly reduce the amplitude of voltage spikes and the transient settling time, especially at the end of counter cycles with 5 m.

Claims

The invention relates to radio engineering and can be used in information-measuring equipment and pulse-phase-locked loop systems. A phase detector is known, comprising two counters, two triggers, a digital subtractive device, a digital-to-analog converter and a filter. In this phase detector, the output signal is generated by subtracting the counter codes and then converting the results of the subtraction into an analog value of Cl. The disadvantage of this phase detector is low immunity. The closest in technical essence to the present invention is a phase detector comprising two counters, two digital-to-analog converters, two triggers, a subtractor and a filter, in which, in order to increase the noise immunity, any digital-to-analog converters are installed to zero, and maintain a certain level of C2D. However, this phase detector also does not have sufficiently high noise immunity. The purpose of the invention is to improve the noise immunity of the phase detector. The goal is achieved by the fact that a phase detector containing two counters, two digital-analog converters, a trigger and a subtracting unit connected by inputs to the outputs of the first and second digital-to-analog converters, whose inputs are connected to the first outputs of the counters, which are connected to the terminals of the reference and the measured signal, in addition, the logic element OR, two delay elements, two charging and two bit switches, two resistors, two storage capacitors and two buffer stages, the output The first of which is connected to the first input of the first charging key and the first input of the subtracting unit, and the output of the second to the first input of the second charging key and the second input of the subtracting unit, the input of the first buffer stage is connected to the output of the first charging key and the first input of the first charging key and one of the terminals of the first storage capacitor, the other terminal is connected to the common bus, the output of the second buffer stage is connected to the output of the second charge and the first input of the second bit switch, as well as c. one of the conclusions of the second storage capacitor, the other output of which is connected to the common bus, where is the output of the first and second bit switches are connected to the common bus, the first and second resistors, respectively, the second inputs of the charging switch with the first output of the trigger, and the second inputs of the discharge keys with the output of the first and the input of the second delay element, and the output of the second delay element is connected to the first input of the trigger, and the input of the first delay element to the second output of the trigger, which is connected to its second input ohm of the logical element OR, the inputs of which are connected to the second outputs of the first and second counters. v Figure 1 shows a structural electrical circuit of a phase detector; 2 is a voltage chart. The phase detector contains the first digital-to-analog converter 1, the first counter 2, the second counter 3, the second digital-analog converter 4, the logic element OR 5, the trigger 6, the first delay element 7, the second delay element 8, the first dongle 9, the first resistor 10, the second resistor 11, the second discharge switch 12, the first charging switch 1.3, the first storage capacitor 14, the second storage capacitor 15, the second charging terminal 16, the first buffer stage 17, the second buffer stage 18, subtracting block 19. The phase detector works as follows by azom The initial state is taken as a point in time when there are no reference and measured frequency signals on the input buses, counters 2 and digital-to-analog converters 1 and 4, trigger 6 are in zero conditions, charging switches 13 and 16 are open, and the bit switches 9 and 12 are closed, the storage capacitors are charged to the levels of residual voltages at the outputs of the D / A converters. A reference input signal is delivered to the input of the first counter 2, and a signal that is different in phase from the reference measured signal is input to the input of the second counter 3. Upon receipt of the input signals, the counters 2 and 3 change their states at the first outputs, as a result of which the outputs of the digital-analogue converters 1 and 4 change the output voltages that are fed to the inputs of the subtracting unit 19 and stored on the storage capacitors 14 and 15 each open charge switches 13 and 16 of FIG. When one of the counters 2 or 3 overflows, the overflow signal from the second output of the counters passes through the logical element OR 5 to the second input of the trigger 6 and switches it to one state, as a result its charge keys 13 and 16 are closed with logical zero levels. inverted trigger output — the charge on capacitors 15 and 14 stops. Through buffer stages 17 and 18, the voltage from the storage capacitors continues to flow to the inputs of the subtracting device, remaining unchanged, when the counters 2 and 3 after the overflow become zero. After a time equal to the delay time of the first delay element 7, the level of the logical unit from the direct output of flip-flop 6 opens the bit switches 9 and 12 - the relatively slow discharge of the storage capacitors 14 and 15 starts through the resistors 10 and 11. The voltage at the outputs of the buffer stages and consequently, at the inputs of the subtracting unit 19, they begin to decrease (FIG. 2) until they become equal to the voltages of the digital-to-analog converters 1 and 4 to the inputs of which the incrementing codes of the counters 2 and 3 are being switched. one signals (figure 2). After a time equal to the delay time of the second delay element 8, by a signal from its output, the trigger 6 is set to the zero state - the charging switches 13 and 16 are opened, and the discharge keys 9 and 12 are closed. The charge of the storage capacitors will begin again, after which the cycle of the phase detector is repeated. Thus, a smooth transition is made from the maximum voltage at the outputs of the D / A converters during the overflow of counters to the minimum when they pass zero states. Figure 2 shows that during cycle time 20, a change in stresses occurs in a trapezoidal form in the upper part of the diagram, where storage 21 is produced, a smooth transition 22 from maximum to minimum, and a triangular form — section 22 and 23, and the change in stresses from A falloff to a rise is not made by switching, which is always accompanied by outliers and, as a result, a loss of information about the phase of the signals, but by replacing some voltages (decreasing on storage capacitances) with others (increasing at the outputs of digital-analog converters). Such a form of compared voltages allows to significantly reduce the voltage surge amplitude and the time of the mouth of transients, especially at the end of cycles by counters. The invention includes a phase detector containing two counters, two digital-analog converters, a trigger and a subtracting unit, the inputs of which are connected to the outputs of the first and second digital-analog converters, the inputs of which are connected to the first outputs of the counters, and the inputs of the latter are connected respectively to the terminals reference and measurable signals, in order to increase the noise immunity, the logic element OR, two delay elements, two charging and two discharge switches, two resistors, two for capacitors and two buffer stages, the output of the first buffer stage is connected to the first input of the first charging key and the first input of the subtracting unit, and the input is connected to the output of the first charging and first-input inputs of the first bit and the first storage capacitor, the other output of which is connected to the common bus, the output of the second buffer stage is connected to the input input of the second charging switch and the second input of the subtracting unit, and the input from the output of the second charging input and the first input of the second discharge The keys and one of the outputs of the second storage capacitor, the other output of which is connected to the common bus, while the outputs of the first and second bit switches are connected to the common bus first and second resistors, respectively, the second inputs of the charging keys - to the first trigger output, and the second inputs of the bit switches with the output of the first and the input of the second delay element, the output of which is connected to the first trigger input, BTOI, the output of which is connected to the input of the first delay element, and the second input to the output of the OR logic element, the inputs of which are connected to the second outputs of the first and second counters. Sources of information taken into account in the examination 1. For Japan of Japan 53-5107, cl. 11 OH 2, 1978.

2. For Japan Japan, 53-7270, cl. 1.1 OH 2, 1978.