Claims (3)
30 соединены с суммирующим и вычитгшщим входами корректирующего счетчика/ выходы разр дов счетчика периода бита соединены с входами дешифратора выходы которого с первого по шестнад цатый соединены с выходами цифрового адаптивного синхронизатора, второй, TpetHft и четвертый вхрды фазового дискриминатора соединены срответственно с входом режима работы цифрового адаптивного синхронизатора, восьмым и шестнадцатым выходами дешифратора , содержит делитель частоты , триггер грубой подстройки и трих гер точной подстройки/ причем управл ющие входы делител частоты соединены с выходами разр дов корректирую щего счетчика,, вход управлени записью делител частоты соединен с третьим выходом блока выделени информационных фазовых переходов, выхо делител частоты соединен с счетным входом счетчика периода бита, единичный вход триггера грубой подстрой ки соединен с третьим выходом дешифратора , тринадцазий выход которого соединен с нулев.ым входсм триггера грубой подстройки, первый и второй единичные входы триггера точной подстройки соединены с.первым и тринадцатым выходами детаифратора соответственно , первый и второй нулевые входы триггера точной подстройки сое динены с третьим и п тнадцатым выхоДё1ми дешифратора соответственно, п тый и шестой входы блока управлени корректирующим счетчиком соединены с пр мыми выходами триггеров грубой и точной подстройки соответственно, инверсные выходы котррых соединены с седьмым и восьмым входами блока. управлени корректирующим счетчиком соответственно, информационный вход цифрового адаптивного синхронизато- ра соединен с информационным входом блока выделени информационных фазовых переходов, первый и второй управл ющие входы которого соединены с двенадцат(:О4 и четвертым выходами дешифратора соответственно, тактовый вход цифрового адаптивного синхронизатора соединен с тактовым входом блока выделени информационных фазовых переходов и счетным входом делител частоты; при этом блок вы делени информационных, фазовых переходов содержит триггер, регистр, три элемента неравнозначности, три элемента И, причем выход триггера соедикен с.первыми входами первого, вто рого и.третьего элементов И, вторые входы которвхк соединены с выходами соответствующих элементов неравнозначности , первый и второй выходы ре гистра соединены с первым и вторым первого элемента неравнознач ности соответственно, третий и четвертый выходы регистра соединены с первым и вторым входами второго элемента неравнозначности соответствен но, первый и второй входы третьего элемента неравнозначности соединены . соответственно с первым и третьим выходами регистра, выходы первого, второго и третьего элементов И. соединены соответственно с первым, ВТО-. рым и третьим выходами блока, первый ц второй управл ющие входы блока соединены соответственно с единичным и нулевым входами триггера, информационный вход блока соединен с информационным входом регистра, вход управлени сдвигом которого соединен с тактовым входом блока; кроме того блок управлени корректирующим счетчиком содержит счетчик, дешиФратоо два элемента И-ИЛИ и два элемента И, выходы которых соединены с вычитающим и суммирующим входами счетчика соответственно, выходы разр дов которого соединены с информационными входами дешифратора, выходам которого соединены с первым и вторым выходами блока, первые элеменхрв И соединены с вторым входом блока, третий и четвертый входы которого соединены с вторыми входами первого и второго элементов И соответственно, входы первой группы первого элемента ИИЛИ соединены с вторым и п тым входами блока, входы второй группы - с первым.и шестым входами блока, входы первой группы второго элемента И-ИЛИ соединены с первым, седьмым и восьмым входами блока, входы втАрРй группы - с выходами дешифратора, выход первого элемента И-ИЛИ соединен с управл ющим входом дешифратора , выход второго элемента И-ИЛИ соединен с установочным входом счетчика. На фиг.1 приведена структурна схема цифрового адаптивного синхронизатора; фиг.2 и 3: - функциональна , схема цифрового адаптивного синхронизатора . Цифровой адаптивный синхронизатор содержит блок 1 вьвделени информационных фазовых переходов. Фазовый дискриминатор 2, корректирующий счетчик 3, блок 4. управлени корректирующим счетчиком, триггер 5 грубой подстройки . Делитель б частоты, триггер 7 точной подстройки, счетчик ,8 периода бита и дв1гафратор 9. Блок 1 вьщелени информационных фазовых переходов 1 содержит триггер 10, регистр 11, элементы 12-14 неравнозначности , элементы И 15-17 Г Фазовый дискриминатор 2 содержит триггеры 18 и 19. Блрк 4 управлени корректирующим счетчиком содержит элемент И-ИЛИ 20, дешиф ратор 21, элемент И-ИЛИ 22, элемент Н 23, счетчик 24, элемент И 25. Цифровой адгштивный синхронизатор имеет два режима работы., Он может работать . в режиме считывани фазокодированной информации, и в режиме записи ,ее на магнитный носитель. При наличии на входе 26 режима ра боты разрешающего сигнала (режим счи тывани фазокодированной информации) цифровой адаптив::ый синхронизатор ра ботает следующим образом. Входной фазокодированный сигнал Ьоступает с информационного входа 27 IB блок 1 выделени информационных фа зовых переходов 1 на информационный эход/регистра 11, где преобразуетс в три последовательности сигналов ИФП1, ЙФП2 и ИФПЗ, соответствующих информационным фазовым переходам, получаемым на выходах 28-30. Блокировка фазирующих переходов входного сигнала осуществл етс триг гером 10, который стробирует ыход блока выделени информационных фазовых переходов. Дл отсчета периода бит по первому сигналу ИФП1 счетчик 8 периода бита сбрасываетс , а по сигналу ИФПЗ в делитель б частоты загружаетс кон станта. При отсчете промежутка между битами содержимое делител 6 частоты измен етс сигнала ми с тактового входа 31.. Сигнал переноса делител 6 частоты измен ет содержимое счетчика 8 периода бита с частотой, в шестнадцать раз превышающую текущую частоту следовани информационных фазовых переходов. Положени счетчика 8 периода бита декодируютс дешифратором 9 и образуют на выходах 32 синхросерии ИЗ шестнадцати сигналов ССО-СС15 с периодом, равным интервалу между битами. CHrHajrtJ на выходных лини х дешифратора 9 поступают на выход цифрового адаптивного синхронизатора и используютс в качестве синхросигналов управл ющих работой схем записи и считывани в устройствах управлени накопител ми на магнитном носителе. Эти синхросигналы разбивают период следовани информационных фазовых переходов на три зоны: мертвую зону , где коррекци расхождени фазы не производитс , зону точной подстройки и зону грубой подстройки, что определ етс состо нием триггера 7 точной подстройки и триггера 5 Грубой подстройки. При рассогласовании периода входного сигнала относительно периода следовани , синхросигнала ССО {начальное положение счетчика 8 периода бита) измен етс содержимое корректи рующего счетчика 3, а затем делител 6 частоты. Причем направление про движени корректируюиего счетчика 3 определ етс - сигналами с выхода фазового дискриминатора 2. Дл того, чтобы отфильтровать случайную составл ющую фазовых флуктуации входного сигнала, между фазовым дискриминатором 2 и корректирующим счетчиком 3 включен реверсивный счетчик 24 с коэффициентом счета 2 (вход щий в состав блока 4). Коррекци содержимого корректирующего счетчика 3 на 1 (в случае попадани информационных фазовых переходов в зону точной подстройки) или на 3 (в случае попадани информационных фазовых переходов в зону грубой подстройки) .осугаествл етс при дешифрации положений 1 или 14 реверсивно о счетчика 24 блока 4 и стробируетс сигналами с входа 31 и соответственно сигналом ИФП1 или ИФП2. При отсутствии на входе 26 разрешающего сигнала цифровой адапт 1вный синхронизатор работает в режиме записи . При этом блокируетс работа блоков 1,2,4,5 и 7, и коррекци содер- жимого корректирующего счетчика 3 не производитс . Частота следовани синхросигналов ССО-СС15 в этом случае задаетс тактовыми ш тульсами с входа 31, исход из скорости движени магнитного носител и плотности записи . Применение в предлагаемом цифровом адаптивном синхронизаторе переменного коррекционного-эффекта позвол ет существенно уменьшить врем синхронизации , характеризующее быстродействие работы устройства. Соответственное изменение частоты сигналов внешнего тактового генератора дает воз можность использовани цифрового адаптивного синхронизатора в устройствах управлени накопител ми на магнитном носителе с различными скорост ми и плотност ми записи. Отсутствие аналоговых элементов в цифровом адаптивном синхронизаторе позвол ет повысить надежность. Формула изобретени 1. Цифровой адаптивный синхронизатор , содержащий блок выделени информационных фазовых переходов, фазовый дискриминатор, корректирующий счетчик, блок управлени корректирующим счетчиком , счетчик периода бита, дешифратор , причем первый выход блока выделени информационных фазовых переходов соединен с первым входом фазового дискриминатора, первым входом блока управлени корректирующим счетчиком и входом установки счетчика периода бита, второй выход блока выделени информационных фазовых переходов соединен с вторым входом блока управлени корректирующим счетчиком, третий и четвертый входы которого соединены с первым и вторым выходами фазового дискриминатора соответственно, первый и второй выходы блока управлени корректирующим счетчиком соединены с суммируюцим и вычитающим входами корректирующего счетчика, выходы разр дов счетчика периода бита соединены с входами дваифратора, выхрды которого с первого по шестнадцатый соединены с выходами цифрового адаптивного синхронизатора, второй , третий и четвертый входы фазового дискриминатора соединены соответственно с входом режима работы цифрового адаптивного синхронизатора , восьмым и шестнадцатым выходами дешифратора, отличающийс тем, что, с целью повышени быстродействи и надежности и расширени области применени , он содержит делитель частоты, триггер грубой подстроки и триггер точной подстройки, причем управл ющие входы делител частоты соединены с.выходами разр дов кор ректирующего счетчика, вход управлени записью делител частоты соедине с третьим выходом блока выделени информационных фазовых переходов, выхо делител частоты соединен с счетные входом счетчика периода бита, единичный вход триггера грубой подстройки соединен С третьим выходом дешифратора , тринадцатый выход которого соединен с нулевым входом триггера Грубой подстройки, первый и второй единичные входы триггера точной подстройки соединены с первым и тринадцатым выходами дешифратора соответственно первый и второй нулевые вхо ,ды триггера точной подстройки соеди нены с третьим и п тнадцатым выходами дешифратора соответственно, п тый и шестой входы блока управлени корректирующим счетчиком соединены с пр мыми выходами триггеров грубой И точной подстройки соответственно, инверсные выходы которых соединены с седьмым и восьмым входами блока управлени корректирующим счетчиком соответственно, информационный вход цифрового адаптивного синхронизатора соединен с информационным входом блока выделени информационных фазовых переходов, первый и второй управл ющи входы которого соединены с двенадцатым и четвертым выходами дешифратора соответственно, тактовый вход цифрового адаптивного синхронизатора соединен с тактовым входом блока выделени информационных фазовых переходов и счетным входом делител ЧИСТОТЫ.30 are connected to the summing and subtractive inputs of the correction counter / outputs of bits of the counter of a bit period are connected to the inputs of the decoder whose outputs from the first to sixteen are connected to the outputs of the digital adaptive synchronizer, the second, TpetHft and the fourth phase of the phase discriminator are connected to the input of the digital adaptive synchronizer with the input of the digital adaptive synchronizer with the input of the digital adaptive synchronizer synchronizer, the eighth and sixteenth outputs of the decoder, contains a frequency divider, a coarse trigger and a three-way fine tuning / and control the inputs of the frequency divider are connected to the outputs of the bits of the correction counter, the recording control input of the frequency divider is connected to the third output of the information phase transitions extraction block, the output of the frequency divider is connected to the counting input of the bit period counter, the single trigger input of the coarse adjustment is connected to the third decoder output , the trinatase output of which is connected to the zero input of the trigger trigger coarse adjustment, the first and second single inputs of the trigger fine adjustment are connected with the first and thirteenth output The first and second zero inputs of the fine adjustment trigger are connected to the third and fifteenth outputs of the decoder, respectively, the fifth and sixth inputs of the control meter of the corrective counter are connected to the direct outputs of the trigger of the coarse and fine adjustment, respectively, inverse outputs of the switches and the inverter outputs. and the eighth block inlets. controlling the correction counter, respectively, the information input of the digital adaptive synchronizer is connected to the information input of the information phase transitions allocation unit, the first and second control inputs of which are connected to twelve (: O4 and fourth outputs of the decoder, respectively, the clock input of the digital adaptive synchronizer is connected to the clock input a block for separating information phase transitions and a counting input of a frequency divider; and a block for separating information phase transitions contains a trigger, a register, three unequalities, three AND elements, and the trigger output connects the first inputs of the first, second and third elements AND, the second inputs of which are connected to the outputs of the corresponding unequalities, the first and second outputs of the register are connected to the first and second of the first element of the disparity, respectively, the third and fourth outputs of the register are connected to the first and second inputs of the second element of the disparity, respectively, the first and second inputs of the third element are unequal Accuracies are connected. respectively with the first and third outputs of the register, the outputs of the first, second and third elements I. are connected respectively with the first, WTO-. the eye and the third block outputs, the first c of the second control inputs of the block are connected respectively to the single and zero trigger inputs, the information input of the block is connected to the information input of the register, the shift control input of which is connected to the clock input of the block; In addition, the control unit for the correction counter contains a counter, decoding two AND-OR elements and two AND elements, the outputs of which are connected to the subtracting and summing inputs of the counter, respectively, the outputs of which bits are connected to the information inputs of the decoder, the outputs of which are connected to the first and second outputs of the block The first elements And connected to the second input of the block, the third and fourth inputs of which are connected to the second inputs of the first and second elements And, respectively, the inputs of the first group of the first element The ORIs are connected to the second and fifth inputs of the block, the inputs of the second group to the first and sixth inputs of the block, the inputs of the first group of the second AND-OR element are connected to the first, seventh and eighth inputs of the block, to the outputs of the decoder, the output of the first the element AND-OR is connected to the control input of the decoder, the output of the second element AND-OR is connected to the installation input of the counter. Figure 1 shows the block diagram of the digital adaptive synchronizer; 2 and 3: - functional, digital adaptive synchronizer circuit. The digital adaptive synchronizer contains a block 1 of information phase transitions. Phase discriminator 2, correction counter 3, block 4. control of the correction counter, trigger 5 coarse adjustment. Frequency divider b, fine-tuning trigger 7, counter, 8 bit periods and twofold 9. Block 1 of information phase transitions 1 contains trigger 10, register 11, unequalities elements 12-14, AND 15-17 elements Phase discriminator 2 contains triggers 18 and 19. The correction meter control Blrk 4 contains an AND-OR element 20, a decoder 21, an AND-OR element 22, an H element 23, a counter 24, an AND element 25. The Adherent Digital Synchronizer has two modes of operation. It can work. in read mode phase-coded information, and in write mode, its magnetic media. When the enable signal is present at input 26 (phase-encoded information read mode), the digital adaptive synchronizer works as follows. The input phase-coded signal b comes from the information input 27 IB of the block 1 separating the information phase transitions 1 to the information output / register 11, where it is transformed into three sequences of the IFP1, JFP2 and IFPI signals corresponding to the information phase transitions obtained at outputs 28-30. The phasing transitions of the input signal are blocked by trigger 10, which gates the output of the information phase transition selection unit. To count the bit period by the first IFP1 signal, the counter 8 of the bit period is reset, and by the IFPI signal, a constant is loaded into the frequency divider b. When counting the gap between the bits, the content of the frequency divider 6 is changed by signals from the clock input 31 .. The transfer signal of the frequency divider 6 changes the contents of the counter 8 period bits with a frequency sixteen times the current frequency of information phase transitions. The positions of the counter 8 period bits are decoded by the decoder 9 and at the outputs of the 32 sync series FROM sixteen CCO-CC15 signals with a period equal to the interval between the bits. CHrHajrtJ on the output lines of the decoder 9 is output to the output of the digital adaptive synchronizer and are used as clock signals controlling the operation of the write and read circuits in the drive control devices on magnetic media. These sync signals divide the period of informational phase transitions into three zones: the dead zone, where phase mismatch correction is not performed, the fine tuning zone, and the coarse trim zone, which is determined by the fine tuning trigger 7 and the fine tuning trigger 5. When the input signal period does not match with respect to the following period, the CCO clock signal (the initial position of the counter of the 8 period of the bit), the contents of the correcting counter 3 and then the frequency divider 6 change. Moreover, the direction of progress of the corrective counter 3 is determined by signals from the output of the phase discriminator 2. In order to filter out the random component of the phase fluctuations of the input signal, a reversible counter 24 with a counting factor of 2 (included in the phase discriminator 2 and corrective counter 3) is turned on the composition of the block 4). Correction of the content of the correction counter 3 by 1 (in the case of information phase transitions entering the fine tuning zone) or 3 (in the case of information phase transitions entering the coarse adjustment zone). When the positions 1 or 14 are decoded reversely about the counter 24 of block 4 and gates signals from the input 31 and, accordingly, the signal of the IFP1 or IFP2. If there is no digital signal at the input 26, the digital adapter 1vny synchronizer works in the recording mode. In this case, the operation of blocks 1,2,4,5 and 7 is blocked, and the correction of the content of the correction counter 3 is not performed. The frequency of the CCO-CC15 sync signals in this case is set by the clock shifts from input 31, based on the speed of movement of the magnetic carrier and the recording density. The use of the variable correction effect in the proposed digital adaptive synchronizer makes it possible to significantly reduce the synchronization time, which characterizes the speed of the device operation. The corresponding change in the frequency of the external clock generator signals makes it possible to use a digital adaptive synchronizer in drive control devices on magnetic media with different recording speeds and densities. The lack of analog elements in a digital adaptive synchronizer improves reliability. Claim 1. Digital adaptive synchronizer containing information phase transitions allocation unit, phase discriminator, correction counter, corrective counter control unit, bit period counter, decoder, the first output of the information phase transitions isolation block, the first output of the phase discriminator, the first input of the block control of the corrective counter and the input of the installation of the bit period counter, the second output of the information phase transitions extraction block is connected to The control input of the corrective counter control unit, the third and fourth inputs of which are connected to the first and second outputs of the phase discriminator, respectively, the first and second outputs of the control counter adjustment block are connected to the summation and subtractive inputs of the correction counter, the bit outputs of the counter of the bit period counter are connected to the inputs of the two digitor, the first to sixteenth outputs of which are connected to the outputs of the digital adaptive synchronizer, the second, third and fourth inputs of the phase discriminator connected to the digital adaptive synchronizer mode input, the eighth and sixteenth outputs of the decoder, characterized in that, in order to increase speed and reliability and expand the scope, it contains a frequency divider, coarse substring trigger and fine-tuning trigger, and the divider control inputs the frequencies are connected to the outputs of the bits of the correction counter, the control input for the recording of the frequency divider is connected to the third output of the information phase transitions extraction block, the output of the frequency divider is connected to the counting input of a bit period counter, a single coarse trigger trigger input is connected to the third output of the decoder, the thirteenth output of which is connected to the coarse trigger trigger input, the first and second single fine trigger trigger inputs are connected to the first and thirteen outputs. and the second zero inputs, the fine adjustment trigger outputs are connected to the third and fifteenth outputs of the decoder, respectively, the fifth and sixth inputs of the control unit to The corrective counter is connected to the direct outputs of coarse and fine-tuning triggers, respectively, the inverse outputs of which are connected to the seventh and eighth inputs of the corrective counter control unit, respectively, the information input of the digital adaptive synchronizer is connected to the information input of the information phase separation unit, the first and second control inputs which are connected to the twelfth and fourth outputs of the decoder, respectively, the clock input of the digital adaptive synchronization ora connected to the clock input of information phase transitions isolating and counting input divider PURITY.
2. Синхронизатор по п.1, о тл и чающи и с что блок выделени информационных фазовых переходов содержит триггер, регистр, три элемента неравнозначности, три элемента И, причем выход триггера соединен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены с выходами соответствующих элементов неравнозначности , первый и второй выходы регистра соединены с первым и вторым входами первого элемента неравнозначности соответственно, третий и четвертый выходы-регистра соединены с первым и вторым входами второго элемента неравнозначности сЪответственно , первый и второй входа третьего элемента неравнозначности соединены соответственно с первЕлм и третьим выходами регистра, выходы первого, второго и третьего, элементов И рое-, динены с первым, вторым и третьим выходами блока, первый ч, второй управл ющие Заходы блока соединены соответственно с единичным и нулевым входами триггера, информационный вход блока соединен с информационным входом регистра, вход управлени сдвигом которого соединен с тактовым входом блока.2. The synchronizer according to claim 1, which means that the block separating information phase transitions contains a trigger, a register, three unequalities, three AND elements, the trigger output being connected to the first inputs of the first, second and third elements AND, the second inputs which are connected to the outputs of the corresponding inequality elements, the first and second outputs of the register are connected to the first and second inputs of the first inequality element, respectively, the third and fourth outputs of the register are connected to the first and second inputs of the second The first and second inputs of the third inequality are connected respectively to the first and third outputs of the register, the outputs of the first, second and third, and the elements of the output, the first, second and third outputs of the block, the first hour, the second control. the block is connected to the single and zero trigger inputs respectively, the information input of the block is connected to the information input of the register, the shift control input of which is connected to the clock input of the block.
3. Синхронизатор по п.1, о т ли чающийс тем, что блок управлени корректирующим счетчиком содержит счетчик, депифратор, два элемента И-ИЛИ и два элемента И, выходы которых соединены с вычитающим и сум1«ирующим входами счетчика соответственно , выходы разр дов которого соединены с. информациоиными входами дешифратора, выходы которого соединены с первым и вторым выходами блока, первые входа элементов И соединены с вторьм входом блока, третий и четвертый входы которого соединены с вторыми входами первого и второго элементов И соответственно, входел первой группы первого элемента И-ИЛИ соединены с вторым и п тым входами блока, входа второй группы - с первьел и Шестым входами блока, входы первой группы второго элемента И-ИЛЙ соединены с первю1, седыиым и восьмым входами блока, входы второй группы - с выходами далифратора, выход перврго элемента И-ИЛИ соединен с управл ющим входом дешифратора, выход второго элемента И-ИЛИ соединен с установочным входом счетчика.3. The synchronizer according to claim 1, wherein the control unit of the corrective counter contains a counter, a depot, two AND-OR elements and two AND elements, the outputs of which are connected to the subtracting and summing inputs of the counter, respectively, the outputs of bits which are connected to information inputs of the decoder, the outputs of which are connected to the first and second outputs of the block, the first inputs of the elements AND are connected to the second input of the block, the third and fourth inputs of which are connected to the second inputs of the first and second elements AND, respectively, entered the first group of the first element AND-OR connected to the second and fifth inputs of the block, the inputs of the second group - with the first and sixth inputs of the block, the inputs of the first group of the second element I-ILY are connected to the first 1, seventh and eighth inputs of the block, the inputs of the second group - with the outputs of dalfrato Pa, the output of the first AND-OR element is connected to the control input of the decoder, the output of the second AND-OR element is connected to the installation input of the counter.
; Источники информации, прин тые во внимание при экспертизе; Sources of information taken into account in the examination
1.Патент ОНА I 3711843, кл. 340-174, опублик. 1973.1. Patent IT I 3711843, cl. 340-174, pub. 1973.
2.Патент США 3831195, кп. 360-51, опублик. 1974.2. US patent 3831195, CP. 360-51, published. 1974.
3.Патент США №3922613,3. US Patent No. 3922613,
кл. 329-104, опублик. 1975 (прототипcl. 329-104, published. 1975 (prototype
гg
пP
jrтjrt
Фие.2Fie.2