SU903886A1

SU903886A1 - Device for detecting errors in processor testing units

Info

Publication number: SU903886A1
Application number: SU802946960A
Authority: SU
Inventors: Елена Николаевна Артемьева; Сергей Константинович Иванов; Ираида Александровна Попова; Гафифа Абдуловна Янбухтина
Original assignee: Предприятие П/Я М-5769
Priority date: 1980-06-25
Filing date: 1980-06-25
Publication date: 1982-02-07

Description

Изобретение относится к вычислительной технике и может быть использовано в процессорах универсальных цифровых машин для обнаружения ошибки в блоках контроля по четности.The invention relates to computer technology and can be used in the processors of universal digital machines for detecting errors in parity control units.

Известно устройство контроля, ^s содержащее регистр команды Диагностика” и триггеры, инвертирующие контрольные разряды на входах блоков контроля по четности в процессоре,. Установка триггеров инверсии произ- ¹⁰водится при выполнении команды Диагностика, содержащей соответствующий код в управляющем слове [ 1].A control device is known, ^s containing the Diagnostics command register and triggers that invert control bits at the inputs of the parity control blocks in the processor. The installation of inversion triggers is performed ¹⁰ when the Diagnostics command is executed, which contains the corresponding code in the control word [1].

Недостатком устройства является то, что оно не обеспечивает достаточ-¹⁵ную надежность работы процессора, так как фиксирует только наличие ошибки и не регистрирует момент возникновения ошибки.A disadvantage of the device is that it does not provide sufficient reliability of the ¹⁵ hydrochloric processor since only detects an error and does not record the time of the error.

Наиболее близким по технической сущности к предлагаемому является устройство контроля, входящее в состав процессора ЕС2060. Это устрой2 ство содержит регистр команды Диагностика, первую группу элементов И, триггеры инверсии, элементы сложения по модулю два, триггеры контрольных разрядов, блоки контроля по четности, триггеры ошибок, элементы ИЛИ, обобщенный триггер машинной ошибки, причем входы регистра команды Диагностика соединены с шиной информации блока управления памятью (УП), выходы регистр ра команды Диагностика соединены со вторыми входами первой группы элементов, первые входы которых соединены с шиной управления блока центрального управления (ЦУ), выходы первой группы элементов И соединены с входами установки триггеров инверсии, входы сброса которых соединены с триггером обобщенной машинной ошибки, выходы триггеров инверсии соединены с вторыми входами элементов по модулю два, первые входы которых соединены с ши3 нами контрольных разрядов, выходы элементов по модулю два соединены с входами триггеров контрольных разрядов, выходы которых соединены с первыми входами блоков контроля ₅ по четности, .а вторые входы блоков контроля по четности соединены с информационными пшнами блоков арифметического и центрального управления,' выходы блоков контроля ю по четности соединены с входами, установки триггеров ошибок блоков ЦУ и арифметического, выходы которых через элемент ИЛИ соединены с входами установки триггера обоб- ₁₅щенной машинной ошибки, соединенного с входами сброса триггеров ошибок и шиной прерывания по контролю^].The closest in technical essence to the proposed is a control device, which is part of the processor EC2060. This device contains the Diagnostics command register, the first group of AND elements, inversion triggers, modulo two addition elements, check digit triggers, parity blocks, error triggers, OR elements, a generalized machine error trigger, and the inputs of the Diagnostics command register are connected to the bus information of the memory control unit (UP), the outputs of the register of the Diagnostics command are connected to the second inputs of the first group of elements, the first inputs of which are connected to the control bus of the central control unit (CC), outputs The odes of the first group of AND elements are connected to the inputs of the installation of inversion triggers, the reset inputs of which are connected to the generalized machine error trigger, the outputs of the inversion triggers are connected to the second inputs of the elements modulo two, the first inputs of which are connected to the busbars of the control bits, the outputs of the elements modulo two are connected triggers with inputs control bits, the outputs of which are connected to first control inputs of the parity blocks _5, .a second inputs of the parity blocks are connected to data blocks pshnami Arif eticheskogo and central control 'outputs th parity blocks are connected to the inputs of flip-flops installation error and the arithmetic unit MC, which outputs via an OR gate connected to inputs ₁₅ Fitting trigger generalized gap of the machine errors, connected to the reset inputs of flip-flops and the bus error interrupt by control ^].

Недостатком этого устройства контроля является то, что устройство не обеспечивает достаточной надежности работы процессора, так как оно проверяет работу блоков контроля процессора только в строго определен ные интервалы времени, а именно в течение первых шести тактов, работы процессора, непосредственно следующих за командой Диагностика, что не гарантирует надежную работу про-, цессора на остальных тактах его работы.The disadvantage of this control device is that the device does not provide sufficient reliability of the processor, since it checks the operation of the processor control units only at strictly defined time intervals, namely during the first six clock cycles of the processor, immediately following the Diagnostics command, which It does not guarantee the reliable operation of the pro-essor on the remaining measures of his work.

Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля на любом такте работы.The purpose of the invention is the expansion of functionality by providing control at any time step.

Эта цель достигается тем, что в устройство, содержащее регистр команды Диагностика первую группу элементов й, триггеры инверсии, элементы сложения по модулю два, триггеры контрольных разрядов, блоки контроля по четности, триггеры ошибок, элемент ИЛИ и триггер обобщенной машинной ошибки, причем вход регистра команды Диагностика является информационным входом устройства, выходы регистра команды Диагностика подключены к первым входам элементов И первой группы^ вторые входы которых, являются управляющими входами устройства, выходы элементов И первой.группы подключены ’к первым входам триггеров инверсии, первые, входы элементов сложения по модулю два являются входом контрольных разрядов.устройства, выводы элементов сложения по модулю два подключены к установочным входам триггеров контрольных разря дов, выходы которых подключены к первым входам блока контроля по четт ности, вторые входы которых являются информационными входами устройства, выходы блока контроля по четности соединены с входами установки триггеров ошибок, выходы которых через элемент ИЛИ соединены с входом триггера обобщенной ошибки, выход которого подключен к входам сброса триггеров инверсии и триггеров ошибок, а также является выходом устройства, введены вторая и третья группы элементов И, триггер блокировки инверсии, счетчик тактов, триггер разрешения счета, узел выходного переноса, причем первые входы элементов И второй группы подключены к выходам триггеров инверсии, вторые входы подключены к нулевому выходу триггера блокировки, выходы элементов И второй группы подключены к вторым входам элементов сложения по модулю два, входы установки триггера блокировки инверсии, счетчика тактов, триггера разрешения счета подключены к выходам элементов И третьей группы, первые входы которых подключены к выходам регистра команды Диагностика, а вторые входы являются управляющими входами устройства, кроме того, сбросовый вход триггера блокировки инверсии соединен с выходом триггера обобщенной ошибки, единичный выход триггера разрешения счета соединен со счетным входом счетчика тактов, выходы которого подключены к входам узла выходного переноса, выход которого подключен к входам сброса триггера блокировки инверсии и триггера разрешения.счета.This goal is achieved by the fact that, in a device containing the Diagnostics command register, the first group of elements th, inversion triggers, modulo two addition elements, check bits triggers, parity blocks, error triggers, OR element, and generalized machine error trigger, with register input The Diagnostics command is the information input of the device, the outputs of the register of the Diagnostics command are connected to the first inputs of the elements And the first group ^ whose second inputs are the control inputs of the device, the outputs are the element And the first. The groups are connected to the first inputs of the inversion triggers, the first, the inputs of the addition elements modulo two are the input of the control bits. The devices, the outputs of the addition elements modulo two are connected to the installation inputs of the triggers of the control bits, the outputs of which are connected to the first inputs of the block parity control, the second inputs of which are information inputs of the device, the outputs of the parity control unit are connected to the inputs of the installation of error triggers, the outputs of which are connected via an OR element to the inputs m of a generalized error trigger, the output of which is connected to the reset inputs of inversion triggers and error triggers, as well as the output of the device, the second and third groups of AND elements are introduced, an inversion blocking trigger, a clock counter, a resolution enable trigger, an output transfer node, and the first inputs of elements And the second group is connected to the outputs of the inversion triggers, the second inputs are connected to the zero output of the blocking trigger, the outputs of the elements And the second group are connected to the second inputs of the addition elements modulo two, the inputs are set The inversion lock trigger clock, clock counter, count resolution trigger are connected to the outputs of the AND elements of the third group, the first inputs of which are connected to the outputs of the Diagnostics command register, and the second inputs are control inputs of the device, in addition, the reset input of the inversion lock trigger is connected to the output of the generalized trigger errors, the single output of the account resolution trigger is connected to the counting input of the clock counter, the outputs of which are connected to the inputs of the output transfer node, the output of which is connected to the input reset trigger lock and trigger inversion razresheniya.scheta.

На чертеже представлено устройство для обнаружения ошибок в блоках контроля процессора.The drawing shows a device for detecting errors in the control units of the processor.

Устройство содержит регистр 1 команды Диагностика, первую группу 2 элементов И, .триггеры 3 инверсии, вторую группу 4 элементов И, элементу 5 сложения.по модулю два, триггеры 6 контрольных разрядов, блоки 7 контроля по четности, триггеры 8 ошибок, элемент 9 ИЛИ, триггер 10 обобщенной машинной ошибки, третью- группу 1-1 элементов И, триггер.12 блокировки инверсии, счетчик 13 тактов, триггер 14 разрешения счета, узел 15 выходного переноса, шину 16 информации блока уп5 равления, шину 17 управления блока центрального управления (ЦУ), шину 18 контрольных разрядов, информационные шины 19 блоков арифметического и ЦУ, шину 20 прерывания ₅ по контролю.The device contains register 1 of the Diagnostics command, the first group of 2 AND elements, triggers 3 inversions, the second group of 4 AND elements, element 5 of addition. Modulo two, triggers 6 control bits, parity blocks 7, triggers 8 errors, element 9 OR , generalized machine error trigger 10, third group of 1-1 AND elements, inversion lock trigger 12, counter 13 clock cycles, count resolution enable trigger 14, output transfer unit 15, information bus of control unit 5, control bus 17 of central control unit ( TSU), bus 18 control bits, nformatsionnye bus 19 and the arithmetic unit MC, an interrupt bus 20 ₅ Control.

Устройство работает следующим образом.The device operates as follows.

С помощью команды 'Диагоности- ка, содержащей признаки инвер- эд сии контрольных разрядов, имитируются ошибки в блоках контроля по четности, которые затем обрабатываются в блоке прерывания как прерывание по контролю. В момент вы- 15 полнения команды Диагностика производится выборка из оперативной памяти управляющего слова команды, которое содержит информацию о признаках инверсии, о блоки- эд ровке инверсии, о разрешении счета и о тактах блокировки инверсии. Управляющее слово команды Диагностика по шине информации блока управления памятью поступает 25 на регистр I команды Диагностика. Затем из блока ЦУ по шине 17 управления блока ЦУ поступает управляющий сигнал на первые входы элементов И первой группы 2 и элемен- ₃₀тов И третьей группы 11. При наличии этого сигнала и единичном состоянии разрядов регистра 1 команды Диагностика’', содержащих информацию о признаках инверсии, блокировке инверсии, разрешении счета и о тактах блокировки инверсии, срабатывают первая й ^третья 11 группы элементов И, производится уста новка в единичное состояние соответствующих триггеров 3 инверсии, триггера 12 блокировки инверсии, триггера 14 разрешения счета и занесение на счетчик 13 тактов соответ ствующего количества тактов блокировки инверсии. Нулевой уровень инверсного выхода триггера 12 блокировки инверсии блокирует вторую группу 4 элементов.И. Единичное состояние триггера 14 разрешения счета поступает на счетный вход счет50 чика 13 тактов, вследствие чего счетчик 13 тактов начинает считать так ты работы процессора. Сигнал выходного переноса узла 15 выходного переноса производит сброс в нулевое состояние триггера 12 блокировки инверсии и триггера 14 разрешения счета. При этом единичный уровень инверс ного выхода триггера 12 блокировки инверсии совместно с единичными сигналами триггеров 3 инверсии формирует сигналы инверсии на выходе второй группы 4 элементов И, которые при сложении с сигналами контрольных разрядов, поступающих но шине 18контрольных· разрядов на элементы 5 сложения по модулю два, производят инвертирование контрольных разрядов и установку инверсного кода на триггеры 6 контрольных разрядов. Блоки 7 контроля по четности следят за соответствием состояния.триггеров 6 контрольных разрядов и информационных разрядов, поступающих по информационной шине 19 блоков арифметического устройства и ЦУ.Using the 'Diagnostics' command, which contains the signs of inverted control bits, errors are simulated in the parity control blocks, which are then processed in the interrupt block as a control interrupt. At the moment of execution of the Diagnostics command, the control word of the command is selected from the main memory, which contains information about the signs of inversion, about inversion blocking, about resolution of the count, and about inversion blocking clock cycles. The control word of the Diagnostics command is sent to the register I of the Diagnostics command via the information bus of the memory control unit. Then, from the control unit, via the control unit control bus 17, the control signal is supplied to the first inputs of the AND elements of the first group 2 and ₃₀ elements of the third group 11. If this signal is present and the bits of the register are in a single state, Diagnostics '' containing information about the signs inversion, inversion blocking, count resolution and inversion blocking clocks, the first th ^ third 11 groups of AND elements are triggered, the corresponding triggers 3 inversions, trigger 12 inversion blocking, trigger 14 are enabled in a single state counting and entering on the counter 13 measures of the corresponding number of measures of inversion blocking. Zero level of the inverse output of the inversion blocking trigger 12 blocks the second group of 4 elements. The single state of the trigger for the resolution of the count goes to the count input of the counter of 13 clock cycles, as a result of which the counter of 13 clock cycles starts to read the processor operation. The output transfer signal of the output transfer unit 15 resets the inversion blocking trigger 12 and the count resolution trigger 14 to the zero state. In this case, a single level of the inverted output of the inversion blocking trigger 12 together with the single signals of the inversion triggers 3 generates inversion signals at the output of the second group of 4 AND elements, which, when added to the signals of the control discharges received on the 18-bit control bus to the addition elements 5 modulo two , invert the control bits and set the inverse code on the triggers of 6 control bits. The parity control units 7 monitor the correspondence of the state. Triggers 6 control bits and information bits received via the information bus 19 blocks of the arithmetic device and the control unit.

Установка инверсного кода на триггеры контрольных разрядов приводит к тому, что блоки контроля по четности выбарабатывают сигналы ошибки, устанавливающие в состояние ошибки соответствующие триггеры 8 ошибки и через элемент 9 ИЛИ триггер 10 обобщенной машинной ошибки. От триггера 10 обобщенной машинной ошибки формируется сигнал сброса в нулевое состояние триггеров 8 ошибки, триггеров 3 инверсии» триггера 12 блокировки инверсии и выдается сигнал в шину 20 прерывания по контролю два обработки его блоком прерывания. Блок прерывания организует переход к выполнению специального теста, который анализирует информацию о коде ошибки и моменте ее обнаружения. Задавая различные ко;ды на счетчик 13 тактов, можно с помощью признаков инверсии формировать сигналы ошибок в интервале ^времени до 2,68 с. На любом такте работы процессора, заданном управляющим словом команды Диагностика, тест проверяет наличие сигнала ошибки, а на других тактах - отсутствие сигнала ошибки, что позволяет своевременно обнаружить неисправности блоков 7 контроля по четности процессора.Setting the inverse code on the control bits triggers the parity control units to generate error signals, setting the corresponding error triggers 8 to the error state and through element 9 OR trigger 10 of the generalized machine error. From the trigger 10 of the generalized machine error, a reset signal is generated to the zero state of the error triggers 8, the inversion triggers 3 ”of the inversion blocking trigger 12 and a signal is issued to the interrupt bus 20 by monitoring two processing of it by the interrupt block. The interrupt unit organizes the transition to the execution of a special test, which analyzes information about the error code and the moment it was detected. By setting various codes on a counter of 13 clock cycles, it is possible to generate error signals in the time interval up to 2.68 s with the help of inversion signs. At any clock cycle of the processor specified by the control word of the Diagnostics command, the test checks for the presence of an error signal, and at other clock cycles, the absence of an error signal, which allows timely detection of malfunctions of the parity control units 7.

Технико-экономический эффект от использования предлагаемого устройства состоит в. том, что добавление небольшого количества оборудования к уже имеющемуся дает возможность выявить все неисправные элементы блоков контроля оборудова- . ния процессора, что значительно повышает эксплуатационную надеж ность процессора и дает экономии 440000 рублей в год.The technical and economic effect of the use of the proposed device is. the fact that adding a small amount of equipment to the existing one makes it possible to identify all faulty elements of the equipment-control units. processor, which significantly increases the operational reliability of the processor and saves 440,000 rubles per year.

Claims

(54) DEVICE FOR DETECTING ERRORS IN PROCESSOR CONTROL UNITS The invention relates to computing and can be used in processors of universal digital machines for detecting errors in parity blocks. A control device is known that contains a re; diagnostics command hister and triggers that invert the check bits at the parity check block inputs in the processor. The inversion triggers are installed when the Diagnostics command is executed, which contains the corresponding code in the control word O The disadvantage of the device is that it does not ensure sufficient reliability of the processor, since it only fixes the presence of an error and does not register the time when the error occurred. The closest in technical essence to the present invention is a control device included in the EC2060 processor. This device contains the Diagnostics command register, the first group of AND elements, inversion triggers, modulo two addition elements, check bits triggers, parity check blocks, single side triggers, OR elements, a generalized machine error trigger, and the inputs of the Diagnostics command register are connected to the bus memory management unit information (.UP), the outputs of the Diagnostics command register are connected to the second inputs of the first group of elements, the first inputs of which are connected to the control bus of the central control unit (MC), The outputs of the first group of elements I are connected to the inputs of the installation of the inversion triggers, the reset inputs of which are connected to the trigger of a generalized machine error, the outputs of the inversion triggers are connected to the second inputs of the elements modulo two, the first inputs of which are connected to the width of the check bits, the outputs of the elements modulo two connected to the trigger inputs of the control bits, the outputs of which are connected to the first inputs of the parity check blocks, and the second inputs of the parity check blocks are connected to the information nuts of the block in arithmetic and central control, the outputs of the parity check blocks are connected to the input and installation of error triggers of the DD and arithmetic blocks, the outputs of which through the OR element are connected to the inputs of the trigger installation of a generalized 11ach error connected to the reset inputs of the oiini side and 1 interrupt control triggers. device control is that the device does not provide sufficient reliability of the processor, as it checks the operation of the processor control blocks only in strictly defined e sive time intervals, namely during the first six cycles of the processor immediately following the diagnosis command that does not guarantee reliable .rabotu processor on the remaining beats of his work. The purpose of the invention is to expand the functionality by providing control for any tact of operation. , . This goal is achieved by the fact that, in the device containing the Diagnostics registers, the first group of cells and, inversion triggers, modulo two addition elements, check bits triggers, parity blocks, error triggers, the OR element and the generic trigger machine error, where the diagnostics command input is the information input of the device, the diagnostics command register outputs are connected to the first inputs of the elements AND the first group of the second inputs of which are the control inputs of the device, the outputs The first and first groups are connected to the first inputs of the inversion triggers, the first, modulgo two inputs of the elements of the control bits, the modulo two moduli elements are connected to the control inputs of the control bits of the control bits, the outputs of which are connected to the first the inputs of the control unit are carried; the second inputs of which are the information inputs of the device, the outputs of the parity check unit are connected to the inputs of the installation of error triggers, the outputs of which are connected to the input of the input element OR The generalized error igger, the output of which is connected to the reset inputs of the inversion triggers and error triggers, and also the output of the device, entered the second and third groups of elements And, the inversion blocking trigger, clock counter, counting trigger, output output node, the first inputs of the elements And the second group is connected to the inversion trigger triggers, the second inputs are connected to the zero output of the blocking trigger, the outputs of the elements And the second group are connected to the second inputs of the addition elements modulo two, the inputs Inversion blocking trigger settings, clock counter, account resolution trigger are connected to the outputs of elements AND of the third group, the first inputs of which are connected to the outputs of the Diagnostics command register, and the second inputs are control inputs of the device, in addition, the reset input of the inversion lock trigger is connected to the output trigger of the generalized error, a single output of the account resolution trigger is connected to the counting input of the clock counter, the outputs of which are connected to the inputs of the output transfer node whose output is connected to the reset inputs of the inversion blocking trigger and the resolution trigger, counting. The drawing shows a device for detecting errors in processor control units. The device contains the register 1 of the Diagnostics command, the first group of 2 AND elements, triggers 3 inversions, the second group of 4 I elements, the 5 elements of the addition. Modulo d.aa, the 6 trigger digits, the parity check blocks 7, the 8 error triggers, the element 9 OR, trigger 10 of the generalized machine loop, third group of elements AND, trigger 12 inversion blocking, counter 13 cycles, counting trigger trigger 14, output transfer unit 15, control unit information bus 16, central control block bus 17 ), tire 18 control bits s, data lines 19 and the arithmetic unit MC, an interrupt bus 20 for control. The device works as follows. With the help of the Diagonalus command, which contains signs of inversion of check bits, errors are simulated in parity blocks, which are then processed in the interrupt block as an interrupt check. At the moment of executing the Diagnostics command, a command is extracted from the control memory of the command word, which contains information about the signs of inversion, about the blocking of the inversion, about the resolution of the count, and about the strokes of the blocking of the inversion. The control word of the Diagnostics command via the information bus of the memory management unit 16 is fed to the I register of the Diagnostics command. Then: -; From the control unit, the control signal bus 17 receives the control signal to the first inputs of the AND elements of the first group 2 and the AND elements of the third group 1I. With the presence of this signal and the unit state of the register 1 bits of the Diagnostics command, containing information on inversion signs, inversion blocking, counting resolution, and inversion blocking cycles, the first and I1 elements of the I group of elements are triggered, and the corresponding triggers are set to one. 3 inversions, three geres 52 inversion locks, counting trigger 14, and recording 13 strokes of the corresponding number of inversion locks onto the counter. The zero level of the reverse output of the inversion interlock trigger I2 blocks the second group of 4 elements. And. The single state of the trigger 14 of the resolution, with that, goes to the counting input of the counter of 13 cycles, as a result of which the counter of 13 cycles starts to count the processor operation. The output transfer signal of the output transfer node 15 resets to zero from that the investment blocking trigger 12 and the counting resolution trigger 14 At the same time, the unit level of the inverted output of the inversion blocking trigger 12 together with the unit signals of the inversion triggers 3 generates inversion signals at the output of the second group 4 elements And, which, when added to the signals of the check bits arriving on the bus 18; the control bits on the elements of the 5 modulo two, invert the control bits and invert the code on the triggers of the 6 control bits. The parity check blocks 7 monitor the compliance of the state of the triggers of 6 control bits and information bits received over the information bus 19 blocks of the arithmetic unit and DD, the installation of the inverse code on the trigger bits of the control bits causes the control blocks the parities generate error signals, setting the corresponding error triggers to error to 8, and through element 9 OR triggering 10 common machine error. The trigger 10 of the generalized machine error generates a reset signal for the zero state of the error trigger 8, the inversion trigger 3 for the inversion lock 12, and a signal for the interrupt bus 20 by monitoring it with two interrupt blocks. The churn block organizes the transition to performing a special test that analyzes information about the error code and the moment it is detected. By assigning different co-codes to the counter of 13 cycles, it is possible with the help of inversion signs to generate error signals in the time interval up to 2.68 s. At any processor cycle specified by the control word of the Diagnostics command, the test checks for an error signal, and at other cycles it indicates the absence of an error signal, which allows timely detection of malfunctions of the processor parity checking units 7. The technical and economic effect from the use of the proposed device is that adding a small amount of equipment to an already equipped one allows revealing all the defective elements of the processor equipment control units, which significantly increases the operational hope: 7 processor and saves 440000 rubles per year. The invention The device for detecting errors in the processor control blocks containing the command register /.1 diagnostics, the first group of elements AND, inversion triggers, elements modulo two, check bits trigger, error block triggers OR trigger generalized the main error, and the input of the Diagnostics command register input is the information input of the device, the outputs of the Diagnostic command register are connected to the first inputs of the AND elements of the first group, the second inputs of which are The main inputs of the device, the outputs of the elements AND of the first group are connected to the first inputs of the inversion ctr1tzgrs, the first inputs of the addendum elements modulo two are the input of the control bits of the device, the outputs of the adder elements modulo two are connected to the set inputs of the trigger bits of the control, the outputs of which are connected to the first inputs of the parity check block, the second inputs of which are information inputs of the device, the outputs of the parity check block are connected to the inputs of the error trigger setup, the outputs to through the OR element are connected to the trigger input of a generalized error, the output of which is connected to the reset inputs of the inversion triggers and error faults, as well as the output of the device, characterized in that in order to extend the functionality of the gh capabilities by providing control on any clock cycle works, the second and third groups of elements I are entered into it, an inversion blocking trigger, a clock counter, an account resolution trigger, an output transfer node, the first inputs of elements AND of the second group are connected to the inverse trigger outputs and, the second inputs are connected to the zero output of the blocking trigger, the outputs of the elements of the second group are connected to the second inputs of the addition elements modulo two, the inputs of the inversion blocking trigger, the clock counter, the counting trigger, are connected to the outputs of the elements of the third group, the first inputs of which are connected to the outputs of the Diagnostics command register, and the second inputs are the control inputs of the device; in addition, the reset input of the inversion interlock trigger is connected to the output of the generalized error trigger, one The th output of the account resolution trigger is connected to the counting input of the clock counter, the outputs of which are connected to the inputs of the output transfer node, the output of which is connected to the inputs 5 of the inversion blocking trigger and the account resolution trigger, Information sources taken into account during the examination 1. Technical description of the device EU-2050, TS 53.057.

2. Technical description of the device EC-2060 Ts53.057.T04 (prototype).