SU898424A1 - Device for multiplying and dividing - Google Patents

Device for multiplying and dividing Download PDF

Info

Publication number
SU898424A1
SU898424A1 SU802910438A SU2910438A SU898424A1 SU 898424 A1 SU898424 A1 SU 898424A1 SU 802910438 A SU802910438 A SU 802910438A SU 2910438 A SU2910438 A SU 2910438A SU 898424 A1 SU898424 A1 SU 898424A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
functional
outputs
logarithmic
converters
Prior art date
Application number
SU802910438A
Other languages
Russian (ru)
Inventor
Юрий Павлович Барметов
Юрий Иванович Евтеев
Original Assignee
Воронежский технологический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Воронежский технологический институт filed Critical Воронежский технологический институт
Priority to SU802910438A priority Critical patent/SU898424A1/en
Application granted granted Critical
Publication of SU898424A1 publication Critical patent/SU898424A1/en

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах, t The invention relates to computer technology and can be used in digital computers and specialized computing devices, t

Известно логарифмическое вычислительное устройство для линейных преобразований аналоговых сигналов, содержащее логарифмические преобразователи, блок линейных преобразований, антилогарифмический преобразователь, блок формирования выходных масштабных коэффициентов [11.Known logarithmic computing device for linear transformations of analog signals, containing logarithmic converters, a block of linear transformations, an anti-logarithmic converter, a unit for generating output scale factors [11.

Недостатком данного устройства j является сложность его и его блоков, так как, в частности, блоки логарифмического и атилогарифмйческого преобразования помимо элементов собственного логарифмирования и атилогарифмирования содержат также пороговые элементы, масштабные элементы, делители, сумматоры, источники опорного напряжения.The disadvantage of this device j is the complexity of it and its blocks, since, in particular, the blocks of logarithmic and atylogarithmic transformation, in addition to elements of their own logarithm and atylogarithm, also contain threshold elements, scale elements, dividers, adders, and voltage reference sources.

Наиболее близким по техническому решению к изобретению является устройство умножения и деления, содержащее логарифмирующие функциональные преобразователи,потенцирующий функциональный преобразователь,алгебраический сумматор, причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмирующих преобразователей соединены со входами алгебраического сумматора, выходы которого соединены со входами потенцирующего функционального преобразователя, выход которого соединен с выходом устройства 121.The closest technical solution to the invention is a multiplication and division device containing logarithmic functional converters, a potentiating functional converter, an algebraic adder, the inputs of the logarithmic functional converters connected to the inputs of the device operands, the outputs of the logarithmic converters connected to the inputs of the algebraic adder, the outputs of which are connected to the inputs potentiating functional converter, the output of which is connected to output device 121.

Недостатком этого устройства являются достаточно высокие затраты оборудования, в частностидля реализации потенцирующего функционального преобразователя.The disadvantage of this device is the relatively high cost of equipment, in particular for the implementation of a potentiating functional converter.

Цель изобретения - сокращение затрат оборудования.The purpose of the invention is the reduction of equipment costs.

Поставленная цель достигается тем, что в устройство введен блок сдвига, причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмических преобразователей соединены со входами алгебраического сумматора, выходы младших разрядов которого соединены со входами потенцирующего функционального преобразователя, выходы которого подключены к информационным входам блока сдвига, управляющие входы которого подключены к выходам старших разрядов алгебраического сумматора, а выходы блока сдвига являются выходами устройства.This goal is achieved by the fact that a shift unit is introduced into the device, the inputs of the logarithmic functional converters connected to the inputs of the operands of the device, the outputs of the logarithmic converters connected to the inputs of the algebraic adder, the outputs of the least significant bits of which are connected to the inputs of the potentiating functional converter, the outputs of which are connected to the information inputs of the block shift, the control inputs of which are connected to the outputs of the highest bits of the algebraic adder, and the outputs Lok shear are the outputs of the device.

На чертеже представлена структурная схема устройства.The drawing shows a structural diagram of a device.

Устройство содержит логарифмирующие функциональные преобразователи 1 и 2, алгебраический сумматор 3, потенцирующий функциональный преобразователь 4, осуществляющий потенцирование младших разрядов мантиссы, блок сдвига 5.The device contains logarithmic functional converters 1 and 2, an algebraic adder 3, a potentiating functional converter 4, which carries out the potentiation of the least significant bits of the mantissa, a shift unit 5.

Устройство работает следующим образом.The device operates as follows.

Умножение и деление чисел, представленных в форме с фиксированной запятой, в данном устройстве реализуется по следующему алгоритму:Multiplication and division of numbers presented in a fixed-point form in this device is implemented according to the following algorithm:

С » а.Ь с = Д = 2C "a. B c = D = 2

Логарифмы чисел а и Ь подаются на вход алгебраического сумматора 3, где над ними производят операции суммирования или вычитания и затем младшие разряды, соответствующие мантиссе числа с, и знак поступают в потенцирующий функциональный преобразователь 4, выполненный аналогично логарифмическим функциональным преобразователям 1 и 2 и реализующий операцию потенцирования младших разрядов мантиссы.The logarithms of the numbers a and b are fed to the input of the algebraic adder 3, where they summarize or subtract, and then the least significant bits corresponding to the mantissa of the number c, and the sign goes to the potentiating functional transducer 4, performed similarly to the logarithmic functional transducers 1 and 2 and implementing the operation potentiation of the lower digits of the mantissa.

Приведение результата к форме с фиксированной запятой осуществляется, блоком сдвига 5 путем сдвига выхода потенцирующего функционального преобразователя 4 относительно выхода устройства вправо или влево в·зависимости от знака на выходе алгебраического сумматора 3 на число разрядов, ука·The result is reduced to a fixed-point form by a shift unit 5 by shifting the output of the potentiating functional converter 4 relative to the output of the device to the right or left, depending on the sign at the output of the algebraic adder 3, by the number of digits, indicating ·

898424 4 занное старшими разрядами выхода сум'матора.898424 4 occupied by the higher digits of the output of the adder.

Такое построение устройства позволяет сократить объем оборудования из5 вестного устройства без уменьшения его быстродействия за счет использования в устройстве функционального преобразователя, осуществляющего потенцирование младших разрядов мантиссы. Функциональные преобразователи, используемые в устройстве, имеют одинаковую структуру и могут выполняться на постоянных запоминающих устройствах. Алгебраический сумматор в отличие от простого сумматора содержит дополнительно· две линейки переключателей прямого или инверсного кода, а блок сдвига может выполняться на широко распространенных схемах мультиплексирования . вводимые блоки' и более сложными иSuch a construction of the device allows to reduce the amount of equipment from a 5 known device without reducing its speed due to the use of a functional converter in the device, which potentiates the lower bits of the mantissa. Functional converters used in the device have the same structure and can be performed on read-only memory devices. An algebraic adder, in contrast to a simple adder, additionally contains two lines of direct or inverse code switches, and the shift block can be performed on widespread multiplexing schemes. input blocks' and more complex and

Таким образом, вновь связи не являются аппаратуроемкими.Thus, again, communications are not apparatus-intensive.

Claims (2)

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах. Известно логарифмическое вычислительное устройство дл  линейных преобразований аналоговых сигналов, содержащее логарифмические преобразователи , блок линейных преобразований , антилогарифмический преобразоЁатель , блок формировани  выходных масштабных коэффициентов ll. Недостатком данного устройства  вл етс  сложность его и его блоков так как, в частности, блохи логарифмического и атилогарифмйческого преобразовани  помимо элементов собстве ного логарифмировани  и атилогарифми ровани  содержат также пороговые эле менты, масштабные элементы, делители , сумматоры, источники опорного на пр жени . Наиболее близким по техническому 0ешению к изобретению  вл етс  устройство умножени  и делени , содержащее логарифмирующие функциональные преобразователи,потенцирующий функциональный преобразователь.алгебраический сумматор,причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства , выходы логарифмирующих преобразователей соединены со входами алгебраического сумматора, выходы которого соединены со входами потенщчрующего функционального преобраз6°вателЯе выход которого соединен с выходом устройства L21. Недостатком этого устройства  вл ютс  достаточно высокие затраты оборудовани , в частности,,дл  реализации потенцирующего функционального преобразовател , Цель изобретени  - сокращение затрат оборудовани . Поставленна  цель достигаетс  тем что в устройство введен блок сдвига, причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмических преобразователей соединены со входами алгебраического сумматора, выходы младших разр дов которого соединены со входа ми потенцирующего функционального пр образовател , выходы которого подклю чены к информационным входам блока сдвига, управл ющие входы которого подключены к выходам старших разр до алгебраического сумматора, а выходы блока сдвига  вл ютс  выходами устро ства. На чертеже представлена структурна  схема устройства. Устройство содержит логарифмирующие функциональные преобразователи 1 и 2, алгебраический сумматор 3, поте цирующий функциональный преобразователь 4, осуществл ющий потенцирование младших разр дов мантиссы, блок сдвига 5. Устройство работает следующим образом . Умножение и деление чисел, представленных в форме с фиксированной зап той, в данном устройстве реализуетс  по следующему алгоритму: с-а.Ь С 2 bg-2. Логарифмы чисел а и b подаютс  на вход алгебраического сумматора 3, где над ними производ т операции сум мировани  или вычитани  и затем млад шие разр ды, соответствующие мантиссе числа с, и знак поступают в потен цирующий функциональный преобразователь Ц, выполненный аналогично логарифмическим функциональным преобразовател м 1 и 2 и реализующий операцию потенцировани  младших разр дов мантиссы . Приведение результата к форме с .фиксированной зап той осуществл етс  блоком сдвига 5 путем сдвига выхода потенцирующего функционального преобразовател  относительно выхода устройства вправо или влево в зависимости от знака на выходе алгебраического сумматора 3 на число разр дов, ука занное старшими разр дами выхода сумматора . Такое построение устройства позвол ет сократить объем оборудовани  известного устройства без уменьшени  его быстродействи  за счет использовани  в устройстве функционального преобразовател , осуществл ющего потенцирование младших разр дов мантиссы . Функциональные преобразователи, используемые в устройстве, имеют одинаковую структуру и могут выполн тьс  на посто нных запоминающих устройствах . Алгебраический сумматор в отличие от простого сумматора содержит дополнительно, две линейки переключателей пр мого или инверсного кода, а блок сдвига может выполн тьс  на широко распространенных схемах мультиплексировани . Таким образом, вновь вводимые блоки и св зи не  вл ютс  более сложными и аппаратуроемкими. Формула изобретени  Устройство дл  умножени  и делени , содержащее логарифмирующие функ1 ирнальные преобразователи, потенцирующий функциональный преобразователь , алгебраический сумматор, причем, входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмирующих преобразователей соединены со входами алгебраического сумматора, выходы младших разр дов которого соединены со входами потенцирующего функционального преобразовател , отличающеес  тем, что, с целью сокращени  затрат оборудовани , в неге введен блок сдвига, причем выходы старших разр дов алтебраического сумматора подключены к управл ющим входам блока сдвига, информационные входы которого соединены с выходами потенцирующего функционального преобразовател , а выходы блока сдвига  вл ютс  выходами устройства. Источники информации, прин тые во внимание при экспертизе 1о Авторско.е свидетельство СССР № 650082, кл. G Об G 7/2, 1976. The invention relates to computing and can be used in digital computers and specialized computing devices. A logarithmic computing device for linear transformations of analog signals is known, which contains logarithmic converters, a linear conversion unit, an anti-log converter, a unit for generating output scale factors ll. The disadvantage of this device is the complexity of its and its blocks, since, in particular, fleas of logarithmic and atomic-logithmic transformation, in addition to the elements of their own logarithm and atomic-logging, also contain threshold elements, scale elements, dividers, adders, and sources of reference to springs. The closest in technical terms to the invention is a multiplication and division device containing logarithmic functional converters, potentiating a functional converter. An algebraic adder, wherein the inputs of logarithmic functional converters are connected to the inputs of the device operands, the outputs of the logarithmic converters are connected to the inputs of the algebraic adder, the outputs of which are devices; the inputs of a functional functional transform 6 ° the output of which is connected ene yield L21 apparatus. The disadvantage of this device is the relatively high cost of equipment, in particular, for the implementation of a potentiating functional converter. The purpose of the invention is to reduce equipment costs. The goal is achieved by the fact that a shift block is inserted into the device, the inputs of logarithmic function converters are connected to the inputs of operands of the device, the outputs of logarithmic converters are connected to the inputs of an algebraic adder, the outputs of the least significant bits are connected to the outputs of a potentiating functional device whose outputs are connected to the information inputs of the shift unit, the control inputs of which are connected to the outputs of the higher bit to the algebraic adder, and the outputs shear blocks are outputs of the device. The drawing shows a block diagram of the device. The device contains logarithmic functional transducers 1 and 2, an algebraic adder 3, which potentiates a functional transducer 4, which performs the potentiation of the lower order bits of the mantissa, a shift block 5. The device operates as follows. The multiplication and division of the numbers represented in the form of a fixed comma in this device is implemented according to the following algorithm: с-а.Ь С 2 bg-2. The logarithms of the numbers a and b are fed to the input of the algebraic adder 3, where they are processed by adding or subtracting and then the lower bits, the corresponding mantissa of the number c, and the sign goes into a potential functional converter C, performed similarly to the logarithmic functional converters 1 and 2 and realizing the operation of potentiating the lower order of the mantissa. The result is brought to the form with a fixed comma by a shift unit 5 by shifting the output of the potentiating functional converter relative to the output of the device to the right or left, depending on the sign at the output of the algebraic adder 3 by the number of bits indicated by the upper digits of the adder output. Such a construction of the device makes it possible to reduce the amount of equipment of the known device without reducing its speed by using a functional converter in the device that implements the potentiation of the lower order bits of the mantissa. The functional transducers used in the device have the same structure and can be executed on permanent storage devices. The algebraic adder, in contrast to a simple adder, additionally contains two lines of switches of a forward or inverse code, and the shifter can be performed on widely used multiplexing schemes. Thus, the newly introduced blocks and connections are not more complex and apparatus-intensive. Multiplication and division device containing logarithmic functional converters, potentiator functional converter, algebraic adder, moreover, the inputs of logarithmic functional converters are connected to the inputs of the device operands, the outputs of the logarithmic converters are connected to the inputs of the algebraic adder, the lower end of which is connected to the inputs of the algebraic adder, the outputs of the logarithmic converters are connected to the inputs of the algebraic adder, the lower end of which is connected to the inputs of the algebraic converter, and the outputs of the logarithmic converters are connected to the inputs of the algebraic adder; A potentiator functional converter, characterized in that, in order to reduce the cost atm equipment in nege introduced shift unit, wherein the outputs MSB altebraicheskogo adder connected to the control inputs of the shift unit whose information inputs are connected to outputs potentiator functional transducer and outputs shear block are output devices. Sources of information taken into account in the examination of the 1st USSR Author's certificate No. 650082, cl. G About G 7/2, 1976. 2. Бузу нов Ю.А., Вавилов Е.Н-. Принципы построени  цифровых вычислительных машин. Киев, Техника, 1972 (прототип).2. Buzov Yu.A., Vavilov E.N-. Principles of building digital computers. Kiev, Technique, 1972 (prototype). 1one
SU802910438A 1980-04-15 1980-04-15 Device for multiplying and dividing SU898424A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802910438A SU898424A1 (en) 1980-04-15 1980-04-15 Device for multiplying and dividing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802910438A SU898424A1 (en) 1980-04-15 1980-04-15 Device for multiplying and dividing

Publications (1)

Publication Number Publication Date
SU898424A1 true SU898424A1 (en) 1982-01-15

Family

ID=20889847

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802910438A SU898424A1 (en) 1980-04-15 1980-04-15 Device for multiplying and dividing

Country Status (1)

Country Link
SU (1) SU898424A1 (en)

Similar Documents

Publication Publication Date Title
US5262976A (en) Plural-bit recoding multiplier
Clenshaw et al. Beyond floating point
Brubaker et al. Multiplication using logarithms implemented with read-only memory
US4156922A (en) Digital system for computation of the values of composite arithmetic expressions
KR900002169A (en) Floating point unit
JPH03208170A (en) Numeric system for calculating approximation of mathematical function and calculation method
EP0356153B1 (en) Radix-2**n divider method and apparatus using overlapped quotient bit selection and concurrent quotient rounding and correction
US4031377A (en) Fast multiplier circuit employing shift circuitry responsive to two binary numbers the sum of which approximately equals the mantissa of the multiplier
US4868777A (en) High speed multiplier utilizing signed-digit and carry-save operands
US5349551A (en) Device for and method of preforming an N-bit modular multiplication in approximately N/2 steps
US4366549A (en) Multiplier with index transforms modulo a prime or modulo a fermat prime and the fermat prime less one
KR960002061A (en) Arithmetic Device for Floating Point
US4064400A (en) Device for multiplying numbers represented in a system of residual classes
EP0398568A2 (en) Multiplier circuit
SU898424A1 (en) Device for multiplying and dividing
EP0428942A2 (en) Plural-bit recoding multiplier
KR100329914B1 (en) Dissipation device
Lindström et al. Arithmetic circuits combining residue and signed-digit representations
Yuen A note on base–2 arithmetic logic
Ashenhurst The Maniac III arithmetic system
RU2006919C1 (en) Device for multiplication of integers with s-bit length in position-remainder number system
RU2022338C1 (en) Multiplying device
SU1223249A1 (en) Arithmetic unit for processing complex numbers
SU1080135A1 (en) Computing device
SU951331A1 (en) Sine-cosine converter