SU886055A1 - Programmable read-only memory - Google Patents
Programmable read-only memory Download PDFInfo
- Publication number
- SU886055A1 SU886055A1 SU802873720A SU2873720A SU886055A1 SU 886055 A1 SU886055 A1 SU 886055A1 SU 802873720 A SU802873720 A SU 802873720A SU 2873720 A SU2873720 A SU 2873720A SU 886055 A1 SU886055 A1 SU 886055A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- control
- recording
- Prior art date
Links
Landscapes
- Read Only Memory (AREA)
Description
II
Изобретение относитс квычислительной технике и может быть использовано при построении вычислительных устройств дискретной автоматики на базе больших интегральных схем.The invention relates to computing techniques and can be used in the construction of discrete automation computing devices based on large integrated circuits.
Известно програмируюемое посто нное запоминающее устройство, содержащее полупроводниковую подложку, на которой вместе с чейкой пам ти формируетс интегральна схема записи и стирани с использованием конденсатора l . .A programmable read-only memory is known, which contains a semiconductor substrate on which an integrated recording and erasing circuit is formed together with a memory cell using a capacitor l. .
Однако дл элементов пам ти на халькогенидных стеклах зто неприемлемо из-за большой требуемой емкости конденсатора.However, for memory elements on chalcogenide glasses, this is unacceptable due to the large capacitance required.
Наиболее близким к предлагаемому по технической сущности вл етс устройство, содержащее накопитель, три дешифратора с адресными формировател ми , блок разрешени считывани , первые управл ющие ключи, первые входы которых соединены с первыми выходами накопител , первые и вторые входы которого соответственно соединены с первыми и вторыми выходами соответствующих первых управл ющих ключей, шины записи-считьшани , входные-выходные шины управлени . Недостатками этого устройства вл ютс необходимость пoдвe{ eни ко всем выходным контактам интегральной схемы повышенного напр жени записи , что усложн ет применение интег10 ральной схемы в одноплатных конструкци х , а также усложн ет аппаратуру записи за с.чет увеличени числа нестандартных выходных цепей записи и наличие одной цепи управлени как The closest to the proposed technical entity is a device containing a drive, three decoders with address formers, a read resolution block, first control keys, the first inputs of which are connected to the first outputs of the storage device, the first and second inputs of which are respectively connected to the first and second the outputs of the respective first control keys, write write bus, input / output control buses. The disadvantages of this device are the necessity to drive {Ene to all the output contacts of the integrated circuit of the increased recording voltage, which complicates the use of the integrated circuit in single board designs, as well as complicates the recording equipment by increasing the number of non-standard recording output circuits and the presence of one control circuit as
15 дещифратором, так и шиной записи, что ограничивает .возможности управлени режимом формировани снура и тем самым снижает надежность устройства. Кроме того, в этом устройстве не 15 by the detruster as well as by the write bus, which limits the ability to control the snore formation mode and thereby reduces the reliability of the device. In addition, this device does not
20 обеспечиваетс управление разр дом шин накопител в течение времени ожидани и считывани , что уменьшает быстродействие устройства. Цель изобретени - повышение надежности и быстродействи устройства . Дл достижени поставленной цели в програмируемое посто нное запоминающее устройство введен блок записи-считывани , блок управлени записью , вторые управл ющие ключи и элемент разр да шин накопител , вход которого соединен со второй шиной управлени и со входом третьего дешифратора , а выход - со вторыми входами первых управл ющих ключей, третьи и четвертые входы которых соединены соответственно с выходом третье fo дешифратора и с первыми выходами соответствующих блоков записи-считыт вани , первые входы которых соединены с третьими выходами соответствующих первых, управл ющих ключей, вт.орые входы - с первой шиной управлени и входом второго дешифратора, а третьи , четвертые и п тые входы - соответственно с первым и третьим выхода ми блока управлени записью, первый вход которого соединен со второй шиной управлени , а второй - с третьей шиной управлени , шестые и седь мые входы блоков записи-считывани соответственно соединены с выходом блока разшерени считьшани и с соответствующими входными шинами, вход блока разрешени считывани сое динен с четвертой шиной управлени , вход первого дешифратора соединен с первой шиной управлени , а выход с первьм входом вторых управл ющих ключей, вторые входы которых соединены с выходом второго дешифратора, а выход - с третьими входами накопител . Блок записи-считьюани содержит входной усилитель,ключ записи,первый .и второй ключи управлени записью,вы ходной усилитель, элемент защиты выходного усилител , элемент сдвига уровней посто нного напр жени , при этом выход входного усилител соединен с первым входом элемента защиты выходного усилител , второй вход которого соединен с шестым входом блок а выход - со входом элемента сдвига уровней посто нного напр жени , выход которого подключен к первому . входу выходног о усилител , второй и третий вход которого соединены соответственно со вторым и шестым входами блока, а выход - с первым входом первого ключа управлени записью, второй вход которого соединен с п тым входом блока, а выход - с nepsbDvi входом второго ключа управлени за- . писью, второй вход которого соединен с выходом ключа записи и с первым входом блока, а выход - с первым входом ключи Записи, второй и третий входы которого соответственно соединены с четвертым и третьим входами блока, и первый и второй входы входного усилител соответственно соединены с первым и вторым входами блока. Блок управлени записью содержит два эмиттерных повторител и нагрузочный элемент, при этом первые входы нагрузочного элемента и первого эмиттерного повторител соединены со вторым входом блока, второй вход первого эмиттерного повторител - с первым входом блока, выход нагрузочного элемента - с первым выходом блока, а выход.первого эмиттерного повторител - со входом второго эмиттерного повторител и со вторым выходом блока , а выход второго эмиттерного повторител - с третьим выходом блок. На фиг. 1 и 2 представлены соответственно блок-схема и структурна схема программируемого посто нного запоминающего устройства, конструктивно исполн емого в одном кристалле интегральной схемы; на /фиг. 5 - пример электрической схемы. Организаци пам ти MX П, где М число адресуемых слов пам ти, П число считываемых разр дов в одном слове пам ти. Оборудование, ограниченное пунктирной линией и обоз1наченное Фрагмент 1, относитс только к первому разр ду пам ти. Дл построени остальных разр дов используютс аналогичные фрагменты, подключаемые , как показано на фиг. 1,2 и 3. Устройство содержит накопитель 1, состо щий из элементов пам ти, вто-. рые управл ющие ключи 2, дешифраторы 3-5 с адреснь ми формировател ми, элемент 6 разр да шин накопител , блок 7 записи-считьгоани , блок 8 управлени записью, блок 9 разрешени считьшаии , шины 10 входные-выходные , первые управл ющие ключи 11, шины 12 записи-считьтани , первую 13, вторую-14, третью 15 и четвертую 16 управл ющие шины. Принцип работы заключаетс в следующем .20, a drive bus drive control is provided during the standby and read time, which reduces the speed of the device. The purpose of the invention is to increase the reliability and speed of the device. In order to achieve this goal, a write-read block, a write control block, second control keys and a drive bus discharge element, whose input is connected to the second control bus and to the third decryptor input, and the output to the second inputs, are entered into the programmable permanent memory. the first control keys, the third and fourth inputs of which are connected respectively with the output of the third fo of the decoder and with the first outputs of the corresponding write-read blocks, the first inputs of which are connected to the third the outputs of the respective first control keys, the second inputs are with the first control bus and the input of the second decoder, and the third, fourth and fifth inputs are respectively with the first and third outputs of the recording control unit, the first input of which is connected to the second control bus and the second one with the third control bus, the sixth and seventh inputs of the read / write blocks, respectively, are connected to the output of the expansion unit and to the corresponding input buses, the input of the read resolution unit is connected to the fourth bus ION, input of first decoder connected to the first control bus, and an output with the input pervm second management key, the second inputs of which are connected to the output of the second decoder, and output - with third inputs accumulator. The recording unit contains the input amplifier, the recording key, the first and second recording control keys, the output amplifier, the protection element of the output amplifier, the constant voltage level shift element, and the output of the input amplifier is connected to the first input of the protection element of the output amplifier, the second input of which is connected to the sixth input of the unit and the output to the input of the constant voltage level shift element, the output of which is connected to the first. the output of the amplifier, the second and third inputs of which are connected respectively to the second and sixth inputs of the unit, and the output to the first input of the first write control key, the second input of which is connected to the fifth input of the unit, and the output to the nepsbDvi input of the second control key -. the second input of which is connected to the output of the recording key and to the first input of the block, and the output to the first input of the Record keys, the second and third inputs of which are respectively connected to the fourth and third inputs of the block, and the first and second inputs of the input amplifier are respectively connected to the first and the second block inputs. The recording control unit contains two emitter repeaters and a load element, with the first inputs of the load element and the first emitter repeater connected to the second input of the unit, the second input of the first emitter repeater to the first input of the unit, and the output of the load element. the first emitter follower - with the input of the second emitter follower and with the second output of the block, and the output of the second emitter follower - with the third output of the block. FIG. 1 and 2, respectively, are a block diagram and a block diagram of a programmable read-only memory device that is designed in an integrated circuit in a single chip; on / fig. 5 is an example of an electrical circuit. Organize the memory MX P, where M is the number of addressable words of the memory, P the number of readable bits in one word of the memory. The equipment bounded by the dotted line and indicated Fragment 1 refers only to the first memory bit. To construct the remaining bits, similar fragments are used, connected as shown in FIG. 1.2 and 3. The device contains a storage unit 1 consisting of memory elements, vto. control keys 2, decoders 3-5 with addressable mailers, drive bit section 6, storage drive block 7, write control block 8, resolution resolution block 9, input-output bus 10, first control keys 11 , tires 12 write-off, the first 13, the second-14, the third 15 and the fourth 16 control tires. The principle of operation is as follows.
При подаче сигналов адреса и выборки кристалла происходит активизаци соответствующих управл ющих ключей 2 и 11 .When the address and sample signals are fed in, the corresponding control keys 2 and 11 are activated.
В режиме чтени блок 7 записи-считывани задает ток считьшани через адресованные цепи считьтани и в зависимости от величины сопротивлени адресованных элементов в каждом фрагменте считьшаютс уровни напр жений, соответствующие логическому нулю или логической единице. Блок 9 разрешени считьтани согласовывает уровни сигнала разрешени считывани с уровн ми внутренних сигналов схемы, а также позвол ет стробировать считьшаемую в выходной каскад информацио во времени, благодар чему можно уменьшить врем завершени переходных процессов в схеме. Элемент 6 разр да шин накопител позво ,л ет разр жать горизонтальные шины,In the read mode, the read / write unit 7 sets the current to be transmitted through the addressed main circuits, and depending on the resistance value of the addressed elements in each fragment, the voltage levels corresponding to a logical zero or logical unit are combined. The link resolution unit 9 matches the levels of the read resolution signal with the levels of the internal signals of the circuit, and also allows gating information that is read into the output stage in time, thereby reducing the time it takes for the transients to occur in the circuit. Element 6-bit tires accumulator allows you to unload horizontal tires,
которые могут зар жатьс токами утечки , а также в результате считывани слов, в которых элементы пам ти наход тс в высокоомном состо нии и, . тем самым, исключить одновременный разр д всех горизонтальных шин накопител . Запись в элементы пам ти производитс последовательно. Выбор необходимого разр да адресуемого слова осуществл етс подачей на шины 10 входные-выходные сигналы нулевого уровн . Оборудование, осуществлшощее запись информации (оборудование контрол , программатор), обеспечивает подачу на вход второй управл ющей шины 14 напр жени , равного напр жению сигнала Ujgj . В св зи с тем, что первые управл ющие клн)чи 11 не вл ютс иДеальньми и на шины невыбравных разр дов накопител может попаст высокое напр жение записи блоки 7 эаписи-считьшани осуществл ют также коммутацию на землю шин невыбранных разр дов накопител через первые управл ющие ключи 11. Блок управлени записью предназначен дл уменьшени мощности, выдел емой схемой за цикл записи одного бита инфогмации, с целью обеспечени скорости записи информации и улучшени возможностей контрол схемы в процессе производства , а также обеспечивает минймальт ное шунтирование цепей записи, что позвол ет управл ть формированием сопротивлений элемента пам ти в наиболее благопри тных режимах напр жений и токов.which can be charged by leakage currents, as well as as a result of reading words in which the memory elements are in a high-resistance state and,. thus, exclude the simultaneous discharge of all horizontal storage tires. Writing to memory elements is performed sequentially. The choice of the required bit of the addressable word is made by applying zero-level input-output signals to the bus 10. The equipment that records information (control equipment, programmer) provides the input to the second control bus 14 of a voltage equal to the voltage Ujgj. Due to the fact that the first control clusters 11 are not IDeals and a high write voltage can pass on the buses of non-selectable bits of the accumulator, the write recording blocks 7 also connect the unselected bits of the drive to the ground through the first control blocks. 11 keys. The recording control unit is designed to reduce the power allocated by the circuit during the recording cycle of one bit of infogmation, in order to ensure the speed of recording information and improve the control capabilities of the circuit during the production process, and also provides Inverse shunting of write circuits, which allows controlling the formation of the resistances of the memory element in the most favorable modes of voltages and currents.
Состав и св зи блоков записи-счиг тывани и управлени ключами показаны на фиг., 2. Блок записи-считывани содержит входной усилитель 17, задающий режим считьшани и осуществл ющий усиление сигнала, элемент 18 защиты выходного усилител , осуществл ющий защиту цепей вькодного усилител от высокого напр жени , развивающегос при записи на шине 2 записйсчитьшани , элемент 19 сдвига уровней посто нного напр жени , используемый дл согласовани уровней единицы и нул , подаваемых с выходного усилител 17 на выходной усилитель 20, выходной усилитель 20, реализующий приводное ШШ и позвол ющий , таким образом, соедин ть между собой информационные выходы нескольких кристаллов,, ключ 21, записи, пропускающий записьюающий импульс необходимой формы к выбранной шине накопител при наличии управл ющего сигнала блока 8 управлени записью,The composition and connections of the write-off and key management units are shown in Figs. 2. The write-read unit contains an input amplifier 17 that specifies the linking mode and amplifies the signal, the output amplifier protection element 18, which protects the decoder circuits from the high voltage developed when recording on bus 2 write down, the constant voltage level shifting element 19 used to match the unit levels and zero supplied from the output amplifier 17 to the output amplifier 20, the output amplifier Model 20, which implements a drive WL and allows, thus, interconnecting the information outputs of several crystals, a key 21, a recording, transmitting a recording pulse of the required shape to the selected accumulator bus in the presence of the control signal of the recording control unit 8,
второй KJB04 22 управлени , блокирующий ключ 2 записи при отсутствии сигнала выбора данного разр да и разр жающего шины невыбранных разр дов через первый управл ющий клдач Иthe second KJB04 22 control blocking key 2 entries in the absence of a selector signal for this bit and the discharge bus of the unselected bits through the first control unit AND
Первый KJS04 23 управлени записы, обеспечивающий управление вторим управл кйцим ключом 22 записи при наличии разрешающего сигнала с блока 8 управлени записью.The first KJS04 23 control record, which provides control of the second control key with the recording key 22 in the presence of an enable signal from the recording control unit 8.
i На входной усилитель 17 « элемент tS защиты выходного усилител заводитс сигнал выборки е целью уменьшени потребл емой мощности при невыбранном кристалле. Сигналi An input amplifier 17 "tS protection element of the output amplifier is sampled to reduce the power consumption when the chip is not selected. Signal
запрета выборки заводитс на йыходной усилитель 20 с целью стробировани , а также на элемент 18 защиты выходного усилител с целью от;клк чени .выходного усилител 20 приthe sampling ban is applied to the output amplifier 20 for the purpose of gating, as well as the protection amplifier element 18 for the output amplifier with the target from the clutch of the output amplifier 20 at
:записи. Блок 8 управлени записью , сострит из нагрузочного элемента 24, позвол ющего снизить требование к мощности рассе ни на ключе 21 записи каждого разр да, первого эмиттерного повторител 25, формирукмдего управл ющий сигнал записи, подаваемый на второй вход ключей 21 записи, второго змиттерного повторител 26,, формирующего управл ющий потенциал 1 низкого уровн дл управлени первыми ключами 23 управлени заиисьш. Предлагаема схема позвол ет погасить излишек напр жени , который может подаватьс во вторую управл ющую шину 14 и, таким образом, дополнительно снизить мощность, рассеиваемую на каждом блоке 7 зиписи-считьшани , а также обеспечить минимальное шунтирование цепи записи элемента пам ти накопител 1 другими управл ющими цеп ми.: records. The recording control unit 8 will add from the load element 24, which reduces the power requirement for each discharge bit 21, the first emitter repeater 25, generates a recording control signal supplied to the second input of the recording keys 21, the second zmitter repeater 26 forming the control potential 1 of the low level to control the first keys 23 of the control local. The proposed scheme makes it possible to extinguish the excess voltage that can be supplied to the second control bus 14 and, thus, further reduce the power dissipated in each ziping unit 7, as well as to ensure minimal shunting of the storage element memory circuit 1 by other controllers. chains.
Пример конкретной реализации устройства применительно к требовани м бипол рной технологии показан на электрической схеме, изображенной на фиг. 3. Устройство содержит накопитель , включающий элемент пам ти ЭП; разв зьшающий диод Д1; разр дный диод Д2; первый управл ющий ключ Л2, TJ; элементы, задающие режим считывани , R1, ДЗ; элемент разр да шин накопител - диод Д5; резистор R4; входной усилитель; элемент защиты Д6; элемент выходного усилител , совмещенный с элементом сдвига уровней посто нного напр жени R5, R6, Т5, Д7, R7, ключ записи Т6, Т7, Д8, Д10, R8; вентиль разр да невыбранных горизонтальых пган Д9; первый ключ управлени записью ТВ, R9; второй ключ управлеи записью Т9, Д11, Д9; первый эмиттерный повторитель Т10, Til, RIO, Rl I;. второй эмиттерный повторитель 12, , R13; нагрузочный элементAn example of a specific implementation of the device in relation to the requirements of bipolar technology is shown in the electrical circuit diagram shown in FIG. 3. The device contains a drive including an element of the memory EP; development diode D1; discharge diode D2; the first control key L2, TJ; elements defining the read mode, R1, DZ; the element of the tire drive accumulator - diode D5; resistor R4; input amplifier; security element D6; element of the output amplifier, combined with the element of the shift of the levels of a constant voltage R5, R6, T5, D7, R7, key write T6, T7, D8, D10, R8; valve of discharge of unselected horizontal pgan D9; The first TV recording control key, R9; the second key is the control record T9, D11, D9; the first emitter follower T10, Til, RIO, Rl I ;. second emitter follower 12,, R13; load element
Д12, Д13 и второй управл ющий ключ Т2, ТЗ, Д4, ЯЗ.,D12, D13 and the second control key T2, TZ, D4, LAN.,
Програмируемое запоминающее устройство работает следующим образом.Programmable storage device operates as follows.
В исходном состо нии при низком уровне напр жени на входе цепей выбора горизонтальные шины накопител разр жены через диоды Д2 и Д6, а вертикальные зар жены через схему зар да КЗ,Д4. При считьюании в течение времени существовани сигнала выбора в случае высокого сопротивлени элемента пам ти ЭП горизонтальна шина через К4,ДЗ и Т1 зар жаетс до положительного значени , превьппающего уровень 1, так как диод Д5 оказьюаетс закрытым, а величина резистора R4 выбрана значительно больше величины эквивалент . ного сопротив гени цепей считывани . Величина fiA выбрана исход из сумматорной величины тока утечки всех шин при считывании. Перед обращением к новому адресу пам ти сигнал в цепи уменьшаетс до значени , близкого к нулевому, на врем , дл разр да горизонтальной шины до низкого уровн . Така организаци дает возможность избежать последовательного накоплени зар дов на нескольких горизонтальных шинах при определенных сочетани х кодов, а затем одновременного разр да их во времени считывани при других сочетани х кодов. С целью снижени потребл емой мощности цеп ми считывани питание входного усилител 17, а также элемента 18 защиты выходного усилител производитс от цепи выбора через диод Д6. Также отIn the initial state, at a low voltage level at the input of the selection circuits, the horizontal tires of the storage device are discharged through the diodes D2 and D6, and the vertical ones are charged through the short circuit, D4. When matching, the selection signal in the case of high resistance of the memory element of an EP bus is charged through K4, DZ and T1 to a positive value that exceeds level 1, because diode D5 turns out to be closed, and the value of resistor R4 is much higher than equivalent . the resistance of the gene of the readout circuit. The fiA value is chosen based on the total current value of leakage of all tires when reading. Before accessing a new memory address, the signal in the circuit is reduced to a value close to zero for a time to discharge the horizontal bus to a low level. Such an organization makes it possible to avoid the consecutive accumulation of charges on several horizontal tires with certain combinations of codes, and then simultaneously discharging them in reading time with other combinations of codes. In order to reduce the power consumption of the read circuits, the power supply to the input amplifier 17, as well as the protection element 18 of the output amplifier, is provided from the selector circuit through diode D6. Also from
цепи выбора производитс питание фазоинверсного каскада выходного ТТЛ усилител 20. Вместо предлагаемой схемы может также использоватьс схема генератора тока по схеме токо5 отвода, включенного либо вместо резистора R7, либо может быть совмещена со схемой элемента 18 защиты выходного усилител . Запись осуществл етс путем подведени к ключу 21the selector circuit is supplied with power to the phase-inverse stage of the output TTL amplifier 20. Instead of the proposed scheme, a current generator circuit according to the 5 output circuit, connected either instead of the R7 resistor, or can be combined with the output amplifier protection circuit 18 can also be used. Recording is accomplished by routing to key 21.
записи напр жени от внешнего генератора записьшающёго импульса, оптимальна форма которого может мен тьс в зависимости от вида записи (пробой , формирование шнура, стираниеrecording voltage from an external generator of a recording pulse, the optimal form of which may vary depending on the type of recording (breakdown, cord formation, erasure
шнура) и состава халькогенидного стекла.cord) and the composition of chalcogenide glass.
Выбор разр да слов, в который осуществл етс запись, определ етс номером заземл емой при записи выходной шины выходного усилител 20. При этом первый ключ 23 управлени ,записью этого разр да закрывает второй ключ 22 управлени записью и, таким образом, открьшает соответствующий ключ 2 записи. В разр дах, в которых в данный момент запись информации не производитс , через резистор R2 на горизонтальные шины может поступать высокий потенциал,однако благодар открытому, вентилю 17 (Д9) и открытому второму ключу 22 (Т9) управлени записью через коллектор Т1 горизонтальные шины незаписываемых разр дов разр жаютс , исключа тем самым ошибочную запись. Работа цепей выбора слова пам ти в режиме записи обеспечиваетс путем подачи на третий дешифратор 5 (ДЩЗ) и далее на резистор R2 накопител 1 повьппенного напр жени записи по сравнению с напр жением, развиваемом на горизонтальных шинах генератора записи , на величину, равную или большую падению напр жени на третьем дешифраторе 5 и резисторе R2. В св зи с тей, что существзпот оптимальные значени температур, при которых производитс пробой, формирование и стирание шнура, и в то же врем желательно обеспечить минимальный интервал .между записью двух бит, необходимо обеспечить минимум мощности, вьщел емой на элементах схемы. Кроме того, питание цепей смещени первого 22 и второго 23 ключей управлени запись от цепи записи привело бы к значительному шунтированию цепи записи вспомогательными цеп ми и тем самым затруднило бы реализацию режима генератора тока. В св зи с тем, что высокие напр жени на элементе пам ти развиваютс кратковременно, питание цепей смещени ключей 21 записи выполнено от цепи выбора третьего дешифратора 5 через первый эмиттерный повторитель 25, управл емый напр жением, формирующа с в цепи записи. Резистор R10 в цепи базы первого эмиттерного повторител 25 установлен с целью защиты перехода база-коллектор от перегрузок при превышении напр жениемО ап напр жение во второй управл ющей шине 14, С целью уменьшени площади кристалла, занимаемого пам тью , желательно распределить максимальную мощность, выдел емую на одном из ключей 21 записи менсду ключом 21 записи и нагрузочным элементом 24 (Д12, Д13), который вл етс общим дл всех ключей 21 записи. Второй эмиттерный повторитель 26 управл етс от цепей смещени ключей 21 записи через резистор) R12, однако питаетс от обычного источника низкого напр жени .The choice of word bit into which the recording is made is determined by the number of the output amplifier 20 that is grounded when recording the output bus. In this case, the first control key 23 records this bit and closes the second control key 22 and thus opens the corresponding key 2 records In the bits in which information is not currently being recorded, high potential can flow through horizontal bus across resistor R2, however, thanks to the open, valve 17 (D9) and the open second write control key 22 (T9) to write through the collector T1, horizontal buses are not writable Discharges are discharged, thereby eliminating erroneous recording. The operation of the memory word selection circuits in the recording mode is provided by applying a third write voltage to the third decoder 5 (DSS) and then to the resistor R2 of the drive 1 compared to the voltage developed on the horizontal buses of the write generator by an amount equal to or greater than the drop the voltage on the third decoder 5 and the resistor R2. In view of the fact that there are optimal temperature values at which the breakdown, formation and erasure of the cord is performed, and at the same time it is desirable to ensure a minimum interval between recording two bits, it is necessary to ensure minimum power allocated to the circuit elements. In addition, supplying the bias circuits of the first 22 and second 23 control keys with a write circuit would lead to a significant shunting of the write circuit with auxiliary circuits and thus would make it difficult to implement the current generator mode. Due to the fact that high voltages on the memory element develop briefly, the power supply to the bias circuit of the write keys 21 is made from the selection circuit of the third decoder 5 via the first emitter follower 25 controlled by the voltage in the write circuit. The resistor R10 in the base circuit of the first emitter follower 25 is installed to protect the base-collector transition from overloads when an overvoltage voltage is applied to the second control bus 14. In order to reduce the memory area occupied by the memory, it is desirable to distribute the maximum power allocated on one of the recording keys 21, the automatic key with the recording key 21 and the load element 24 (D12, D13), which is common to all the recording keys 21. The second emitter follower 26 is controlled from the bias circuits of the write keys 21 via a resistor R12, however, it is powered from a conventional low voltage source.
Сигнал размещени считывани в режиме записи равен нулю, в результате чего усилитель считаетс отключенным ОТ- входной шины, в режиме чтени сигнал Разрешени чтени по ртношинию к сигналу Выбор кристалла подаетс с задержкой, определ емой временем завершени переходных процессов в цеп х выбора адресуемого слова При чтении цепи выбора первого, второго и третьего дешифратора дешифаторы объедин ютс в одну цепь. В случае использовани низких напр жений питани (4,5-5Б} и при достаточном отношении сопротивлений R1 и остаточного сопротивлени шнура диод ДЗ может отсутствовать.The read placement signal in the write mode is equal to zero, as a result of which the amplifier is considered to be disconnected from the input bus, in the read mode, the transmittance ratio to the signal is selected. The choice of the chip is given with a delay determined by the completion time of transients in the addressable word selection circuit. the first, second, and third decoder circuit; the decoders are combined into one circuit. In the case of using low supply voltages (4.5-5B} and with a sufficient ratio of resistance R1 and residual resistance of the cord, the DZ diode may be absent.
При сравнении с известными предлагаемое устройство позвол ет упростить конструкцию репрограмируемых посто нных запоминающих устройств благод р отсутствию согласующих схем между информационными выходами и последующими схемами, выполненных на ТТЛ интегральных схемах, низкий уровень управл ющих сигналов на информируемых входах-выходах при записи позвол ет устанавливать интегральные схемы полупроводниковых посто нных запоминающих устройств на одноплатных устройствах совместно с другими ин тегральными схемами и осуществл тьWhen compared with the known, the proposed device allows to simplify the design of reprogrammable permanent memory devices due to the lack of matching circuits between information outputs and subsequent circuits made on TTL integrated circuits, a low level of control signals on the informed input-output when writing allows to install integrated circuits semiconductor read-only memory devices on single board devices in conjunction with other integrated circuits and
програмирование и перепрограмирование после сборки всего устройства в целом.programming and reprogramming after the assembly of the entire device.
С целью получени максимального быстродействи элемент разр да обеспечивает управление разр дом шин накопител как во врем ожидани , так и во врем считьшани ив то же врем обеспечивает реализацию режима генератора тока.In order to obtain maximum speed, the discharge element provides control of the accumulator tire discharge both during the waiting and during the transmission and at the same time ensures the implementation of the current generator mode.
2020
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU802873720A SU886055A1 (en) | 1980-01-28 | 1980-01-28 | Programmable read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU802873720A SU886055A1 (en) | 1980-01-28 | 1980-01-28 | Programmable read-only memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU886055A1 true SU886055A1 (en) | 1981-11-30 |
Family
ID=20873972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU802873720A SU886055A1 (en) | 1980-01-28 | 1980-01-28 | Programmable read-only memory |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU886055A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2506633C1 (en) * | 2012-07-26 | 2014-02-10 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Data storage device (versions) |
-
1980
- 1980-01-28 SU SU802873720A patent/SU886055A1/en active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2506633C1 (en) * | 2012-07-26 | 2014-02-10 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Data storage device (versions) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1595527B (en) | Unified multilevel cell memory | |
| US4387447A (en) | Column and ground select sequence in electrically programmable memory | |
| EP0186907B1 (en) | Non-volatile semiconductor memory device having an improved write circuit | |
| EP0055594B1 (en) | Electrically programmable non-volatile semiconductor memory device | |
| US5748527A (en) | Nonvolatile memory having transistor redundancy | |
| US4999812A (en) | Architecture for a flash erase EEPROM memory | |
| JPS61113188A (en) | Semiconductor memory having improved address counter | |
| US4408306A (en) | Column and row erasable EEPROM | |
| US6320792B1 (en) | Row decoding circuit for a semiconductor non-volatile electrically programmable memory and corresponding method | |
| US3824564A (en) | Integrated threshold mnos memory with decoder and operating sequence | |
| US4631707A (en) | Memory circuit with power supply voltage detection means | |
| KR100392539B1 (en) | Semiconductor memory with non-volatile dual transistor memory cells | |
| US4408305A (en) | Memory with permanent array division capability | |
| US4680736A (en) | Method for operating a user memory designed a non-volatile write-read memory, and arrangement for implementing the method | |
| US4056807A (en) | Electronically alterable diode logic circuit | |
| US4063224A (en) | Circuit for the production of read-out pulses | |
| SU886055A1 (en) | Programmable read-only memory | |
| US4802128A (en) | Bit line driver | |
| US4982365A (en) | Semiconductor memory device with a potential level-setting circuit | |
| JPH0793040B2 (en) | Writable / erasable read-only memory | |
| US5644529A (en) | Integrated circuit for the programming of a memory cell in a non-volatile memory register | |
| EP1160794B1 (en) | Circuit structure for programming data in reference cells of a multibit non-volatile memory device | |
| JPH05258595A (en) | Semiconductor storage device | |
| US5455800A (en) | Apparatus and a method for improving the program and erase performance of a flash EEPROM memory array | |
| US4593383A (en) | Integated circuit memory |