SU834719A1 - Аналоговое вычислительноеуСТРОйСТВО - Google Patents

Description

(54) АНАЛОГОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относитс  к вычислительной технике и может быть использовано в аналоговых вычислительных машинах (АВМ) дл  решени  задач расчета оптимальных рецептов смесей различных продуктов - бензинов , дизельных топлив, смесей кормов и т.п., формулируемых в виде задач математического программировани , спецификой которых  вл етс  то, что сумма переменных равна единице.

Известны аналоговые вычислительные устройства дл  решени  смесевых задач, родержащие блок регулируемых интеграторов , блок весовых коэффициентов, сумматоры , блок определени  ошибок и ограничители 1 и 2.

Основными недостатками этих устройств  вл ютс  необходимость ручного подбора масштабного коэффициента при целевой функции во врем  решени  задач и низка  точность устройства (пор дка нескольких процентов).

Наиболее близким по технической сушности к предлагаемому  вл етс  устройство, содержащее блок интеграторов, переключатель режимов работы, блок весовых коэффициентов , блок сумматоров, блок задани  эталонного сигнала, блок вычитани , блок выделени  максимального значени  модул  ошибки, блок задани  коэффициентов целевой функции и нелинейный преобразователь 3.

В этом устройстве выбор решени  происходит автоматически, но устройство обладает низкой точностью из-за существенного вли ни  методических и аппаратурных погрешностей .

Цель изобретени  - повышение точносустройства .

Claims (3)

1. Поставленна  цель достигаетс  тем, что в аналоговое вычислительное устройство, содержащее блок интеграторов, переключатель режимов работы, первый вход которого соединен с выходом блока интеграторов, блок весовых коэффициентов, первый вход которого соединен с выходом переключател  режимов работы, .а первый выход - с первым входом блока интеграторбв, блок сумматоров, вход которого соединен с вторым выходом блока весовых коэффициентов, блок вычитани , первый вход которого соединен с выходом блока сумматоров, блок задани  эталонного сигнала, первый выход которого соединен с вторым входом блока вычитани , блок выделени  максимального значени  модул  ошибок, блок задани  коэффициентов целевой функции, выход которого соединен с вторьЕМ входом блока интеграторов , нелинейный преобразователь, введены блок задани  поправочных коэффициентов , выход которого подключен к второму входу переключател  режимов работы, блок компенсации ошибок, первый вход которого подключен к выходу блока вычитани , второй вход - к второму выходу б.юка задани  эталонного сигнала, а выхо;, - к второму входу блока весовых коэффи11иентов и к входу блока выделени  максимального значени  модул  ошибок, выход которого подключен через нелинейный преобразователь к входу блока задани  коэффициентов целевой функции, а также тем, что блок компенсации ошибок содержит регулируемый делитель напр жени , вход которого соединен с -первой входной шиной, интегратор, первый вход которого соединен с выходом регулируемого делител  напр жени , инвертор , вход которого соединен с первой входной шиной, два управл емых ограничител , первый вход первого из которых соединен с выходом интегратора, а второй вход - с второй входной шиной и с управл ющим входом второго управл емого ограничител , вход которого соединен через первый вход сумматора с выходом первого управл емого ограничител  и через второй вход сумматора с выходом инвертора, а выход - с выходной шиной и через согласующий элемент с третьим входом сумматора, и тем,что блок задани  поправочных коэффициентов содержит усилитель, три переключател  и делитель напр жени , входы которого соединены с соответствующими выходами первого переключател , а выходы - с соответствующими входами второго переключател , выход которого соединен через усилитель с входом третьего переключател . На фиг; 1 представлена блок-схема аналогового вычислительного устройства; на фиг. 2 - структура блока компенсасши оши бок; на фиг. 3 - структура блока задани  поправочных коэффициентов. Аналоговое вычислительное устройство содержит блок 1 интеграторов, переключатель 2 режимов работы, блок 3 весовых коэффициентов, блок 4 сумматоров, блок 5 задани  коэффициентов целевой функции, блок 6 вычитани , блок 7 задани  эталонного сигнала, блок 8 выделени  максимального значени  модул  ошибок, нелинейный преобразователь 9, блок 10 задани  поправочных коэффициентов и блок 11 компенсации ошибок. Блок компенсации ошибок содержит регулируемый делитель 12 напр жени , первую входную шину 13, интегратор 14, инвертор 15, первый 16 и ьторой 17 управл емые ограничители , вторую входную шину 18, выходную шину 19, согласующий элемент 20 и сумматор 21. Блок задани  поправочных коэффициентов содержит усилитель 22, три переключател  23, 24, 25 и делитель 26 напр жени . Устройство работает следующим образом. В исходном состо нии в устройстве перед рабочим режимом устанавливаютс  все необходимые значени  коэффициентов и начальные состо ни  интеграторов в блоках 1 и П. Напр жени , пропорциональные дол м компонентов в смеси, поступают с выхода блока I интеграторов через переключатель 2 режимов работы в блок 3, где умножаютс  на соответствующие весовые коэффициенты , суммируютс  в блоке 4 сумматоров и образуют на выходах блока 4 величины ,, пропорциональные качественным показател м смеси или сумме долей компонентов . В зависимости от уровн  ограничений, поступающих и5 блока 7 задани  эталонного сигнала, на выходе блока 6 вычитани  образуютс  сигналы ошибок, поступающие в блок 11 компенсации ошибок. В блоке И сигналы ошибок после масштабировани с помощью регулируемого делител  12 напр жени  поступают на первый вход интегратора 14. Сигналы интегрируютс  в диапазоне , .допускаемом управл емым ограничителем 16, подключенным к выходу и второ.му входу интегратора 14 и управл емым одновременно с ограничителем 17 по второй входной шине 18. Сигналы с выхода управл емого ограничител  16 и сигналы ощибок, пропущенные через инвертор 15, поступают соответственно на первый и вtopoй входы сумматора 21. Суммарный сигнал ограничиваетс  с помощью управл емого ограничител  17, подключенного к выходу сумматора 21 и через согласующий элемент 20 к третьему входу сумматора 21, при этом на выходной щине 19 образуютс  сигналы компенсации ошибок. По шинам 19 сигналы компенсации ошибок поступают в блок 3, откуда после умножени  на соответствующие весовые коэффициенты и суммировани  поступают на первый вход блока 1 интеграторов, на второй вход которого поступают сигналы из блока 5, пропорциональные коэффициентам целевой функции. Сигналы компенсации ошибок поступают также в блок 8, где выдел етс  максимальное значение модул  ошибок, поступающее далее через нелинейный преобразователь 9 на вход блока 5 задани  коэффициентов целевой функции. Если модуль ошибки имеет максимальное значение, то на выходе нелинейного преобразовател  9 по вл етс , положительный сигнал и выходной сигнал блока 5 задани  коэффициентов целевой функции уменьшаетс , но остаетс  положительным. Если модуль ошибки меньше заданного уровн , то на выходе преобразовател  9 действует отрицательный сигнал,. увеличивающий выходной сигнал блока 5, но не больше максимального положительного опорного сигнала. Если модуль ошибки имеет промежуточное значение , то на выходе преобразовател  9 сигнал отсутствует и выход блока 5 не измен етс . Изменение выходов интеграторов в блоках 1 и 11 продолжаетЬ  до тех пор, пока не будет получено либо устойчивое оптимальное решение с полной компенсацией методической погрешности и минимально возможной аппаратурной погрешностью, либо не вы снитс , что система ограничений задачи не совместна. В последнем случае устройство дает приближенное решение системы ограничений по критерию минимума суммы модулей максимальных ошибок В режиме подготовки данных переключатель 2 режимов работы подключает к блоку 3 весовых коэффициентов блок 10 задани  поправочных коэффициентов. В блоке 10 в зависимости от положени  переключателей 23 и 24 выбираетс  соответствующий поправочный коэффициент в делителе 26 напр жени . Опорное напр жение поступает на переключатель 23, делитс  на выбранном делителе 26 и через переключатель 24 чоступает на вход усилител  22, на выходе которого образуетс  скорректированный опорный сигнал, разделенный на соответствующий поправочный коэффициент. В соответстви: с положением переключател  25 скорректи))ванный опорнн сигнал поступает на соответствующую шину переключател  2 р.;жимов работь. При этом в блоке 3 устанавливаютс  весовые коэффициенты с заданными поправками, а на выходе блока 4 образуютс  сигналы, пропорциональные исходным значени м весовых KG |1фициeнтов . Предлагаемое изобретение позвол  т свести к минимуму ошибки оператора при вводе данных и существенно повысить точность аналогового вычислительного устройства . Формула изобретени  1. Аналоговое вычислительное устройство , содержащее блок интеграторов, переключатель режимов работы, первый вход которого соединен с выходом блока интеграторов блок весовых коэффициентов, первый вход которого соединен с выходом переключател  режимов работы, а первый выход - с первым входом блока интеграторов, блок сумматоров , вход KOioporo соединен с вторым выходом блока весовых коэффициентов, блок вычитани , первый вход которого соединен с выходом блока сумматоров, блок задани  эталонного сигнала, первый выход которого соединен с вторым входом блока вычитани , блок выделени  максимального значени  модул  ошибок, блок задани  коэффициентов целевой функции, выход которого соединен с вторым входом блока интеграторов, нелинейный преобразователь, отличающеес  тем, что, с целью повышени  точности устройства , в него введены блок задани  поправочных коэффициентов, выход которого подключен-к второму входу переключател  режимов работы, блок компенсации ошибок , первый вход которого подключен к выходу блока вычитани , второй вход - к второму выходу блока задани  эталонного сигнала , а выход - к второму входу блока весовых коэффициентов и к входу блока выделени  максимального значени  модул  ошибок, выход которого подключен через нелинейный преобразователь к входу блока задани  коэффициентов целевой функции. 2.Устройство по п. 1, отличающеес  тем, что блок компенсации ошибок содержит регулируемый делитель нанр жени , вход которого соединен с первой входной шиной, интегратор, первый вход которого соединен с выходом регулируемого делител  напр жени , инвертор, вход которого соединен с первой входной шиной, два управл емых ограничител , первый вход первого из которых соединен с выходом интегратора, а второй вход - с второй входной шиной и с, управл ющим входом второго управл емого ограничител , вход которого соединен через первый вход сумматора с выходом первого управл емого ограничител  и через второй вход сумматора с выходом инвертора, а выход - с выходной щиной н через согласующий элемент с третьим входом сумматора. 3.Устройство по п. 1, отличающеес  тем, что блок задани  поправочных коэффициентов содержит усилитель, три переключател  и делитель напр жени , входы которого соединены с соответствующими выходами первого-переключател , а выходы - с соответствующими вход .;«1и второго переключател , выход которого соединен через усилитель с входом третьего переключател . Источники информации, прин тые .О внимание при экспертизе 1.Патент Англии № 1108904, кл. G 4 G, опублик. 197).
2. 2.Патент США .4° 3546443, кл. 235-180, опублк;-:. 19/5.
3. 3.Патент США № 3628001, кл. , опублик 1976 (прототип).

   фиг..1