SU809396A1

SU809396A1 - Fixed storage unit testing device

Info

Publication number: SU809396A1
Application number: SU792761510A
Authority: SU
Inventors: Иван Васильевич Огнев; Геннадий Александрович Бородин; Юрий Матвеевич Шамаев; Нина Ивановна Егорова; Анатолий Константинович Столяров
Original assignee: Московский Ордена Ленина Энергети-Ческий Институт
Priority date: 1979-05-03
Filing date: 1979-05-03
Publication date: 1981-02-28

Description

Изобретение относится к запоминающим устройствам и может быть применено для контроля блоков постоянной памяти, выполненных на интегральных _ запоминающих микросхемах словарного ^этипа.The invention relates to memory devices and can be used to control blocks of read-only memory made on integrated _ memory vocabulary microchips of the ^e- type.

Известно устройство для контроля блока постоянной памяти, в котором выполняется вычисление контрольной . _ суммы вместе с вычислением поразрядних сумм по модулю два [1].A device for monitoring a block of read-only memory, in which the calculation of the control. _ sums together with the calculation of bitwise sums modulo two [1].

Недостатком этого устройства является то, что оно не обеспечивает обнаружения многократных четных ошибок. 15The disadvantage of this device is that it does not detect multiple even errors. fifteen

Из известных устройств наиболее близким к предлагаемому является устройство, которое реализует проверку на четность Хемминга, для чего информация из блока постоянной памя- 20 ти считывается поразрядно, и свертка по Хеммингу осуществляется для каждого из разрядов информационного содержимого блока постоянной памяти. Устройство позволяет определять ад- 25 рес и разряд- одиночной ошибки и обнаруживать нечетные многократные ошибки 12].Of the known devices, the closest to the proposed one is a device that implements Hamming parity, for which information from the read-only memory block is read bitwise, and Hamming convolution is performed for each of the bits of the information content of the read-only memory block. The device allows to determine the address 25 and bit-single error and detect odd multiple errors 12].

Недостаток известного устройства - невысокая точность контроля 30 при возникновении многократных четных ошибок, появляющихся при отказах запоминающих микросхем, а также большая длительность контроля и значительный объем памяти для хранения контрольной информации, что снижает быстродействие и надежность устройства.A disadvantage of the known device is the low accuracy of control 30 in the event of multiple even errors that occur when memory chips fail, as well as a long monitoring time and a significant amount of memory for storing control information, which reduces the speed and reliability of the device.

Цель изобретения - повышение точности контроля, надежности и быстродействия устройства.The purpose of the invention is to increase the accuracy of control, reliability and speed of the device.

Поставленная цель достигается тем, что в устройство для контроля блока постоянной памяти, содержащее блок установки контрольных чисел, схему сравнения, блок полусумматоров и блок управления, первый, второй и третий выходы которого соединены соответственно с выходом устройства, с управляющим входом схемы сравнения и с управляющим входом блока полусумматоров, выход которого подключен к первому входу схемы сравнения, второй вход которой соединен с выходом блока установки контрольных чисел, а выход - со входом блока управления, введены блок многоразрядных сумматоров, выходы которого подключены ко входам бло ка полусумматоров, а входы соединены со входами устройства.This goal is achieved by the fact that in the device for monitoring the read-only memory block, comprising a control number setting unit, a comparison circuit, half-adder unit and a control unit, the first, second and third outputs of which are connected respectively to the device output, to the control input of the comparison circuit and to the control the input of the half-adder unit, the output of which is connected to the first input of the comparison circuit, the second input of which is connected to the output of the control number setting unit, and the output - to the input of the control unit, the unit is introduced multi-digit adders, the outputs of which are connected to the inputs of the half-adder unit, and the inputs are connected to the inputs of the device.

На чертеже изображена структурная схема устройства.The drawing shows a structural diagram of a device.

Устройство содержит блок 1 установки контрольных чисел, схему 2 срав- _ нения, блок 3 полусумматоров, блок ³4 управления и блок многоразрядных сумматоров 5. Первый, второй и третий выходы блока 4 управления соединенысоответственно с выходом устройст- , ₀ва, с управляющим входом схемы 2 * сравнения и с управляющим входом блока 3 полусумматоров, выход которого подключен к первому входу схемы 2 сравнения. Второй вход схемы 2 сравнения соединен с выходом бло- 15 ка 1 установки контрольных чисел, а выход - со входом блока 4 управления. Выходы блока 5 многоразрядных сумматоров подключены ко входам блока 3 полусумматоров, а входы 20 соединены со входами устройства.The device comprises a control number setting unit 1, a comparison circuit 2, half adders block 3, a control unit ³ 4 and a multi-bit adders unit 5. The first, second and third outputs of the control unit 4 are connected respectively to the output of the device, ₀ VA, with a control input circuit 2 * comparison and with the control input of block 3 half-adders, the output of which is connected to the first input of circuit 2 comparison. The second input of the comparison circuit 2 is connected to the output of the control unit setting block 1, and the output is connected to the input of the control unit 4. The outputs of block 5 multi-digit adders are connected to the inputs of block 3 half-adders, and the inputs 20 are connected to the inputs of the device.

Выход и входы устройства подключены соответственно ко входу и к выходу контролируемого блока б постоянной памяти, выполненного на запомина- 25 ющих микросхемах (ЗМ).The output and inputs of the device are connected respectively to the input and output of the monitored block b of read-only memory, executed on 25 memory microcircuits (3M).

Устройство работает следующим образом.The device operates as follows.

Блок 4 управления вырабатывает и выдает на вход 6 блока - постоянной памяти импульсы обращения и ¹³⁰ последовательность кодов адреса для выборки запоминающих микросхем в соответствии с позициями систематического кода Хемминга, причем адреса слов в пределах информационной емкости запоминающей микросхемы выбираются последовательно, т.е. выбирается первый ряд микросхем и последовательно перебираются адреса слов, относящихся к первому ряду. 40 Считываемая информация суммируется методом контрольного суммирования в блоке 5 многоразрядных сумматоров. После окончания выбора адресов из первого ряда ЗМ полученные в блоке многоразрядных сумматоров 5 суммы поразрядно складываются в блоке 3 полусумматоров. Затем выполняется считывание из всех последующих нечетных рядов запоминающих микросхем. После определения суммы каждого ряда и поразрядного сложения этих сумм в блоке 3 полусумматоров образуется поразрядная сумма контрольных сумм нечетных рядов ЗМ. Схемой 2 сравнения выполняется сравнение получен- 55 ной поразрядной суммы с первым контрольным числом, поступающим из блока 1 установки контрольных чисел.The control unit 4 generates and outputs to the input 6 of the permanent memory block access pulses and ^{130 a} sequence of address codes for selecting memory chips in accordance with the positions of the Hamming systematic code, and the word addresses within the information capacity of the memory chip are selected sequentially, i.e. the first row of microcircuits is selected and the addresses of words related to the first row are sequentially sorted. 40 The read-out information is summed by the method of checksumming in block 5 of multi-digit adders. After completing the selection of addresses from the first row of SMs, the sums received in the block of multi-digit adders 5 sums bitwise in the block 3 of half adders. Then, reading from all subsequent odd rows of memory circuits is performed. After determining the sum of each row and the bitwise addition of these amounts in block 3 of half adders, a bitwise sum of the checksums of the odd rows of ZM is formed. Comparison scheme 2 compares the received 55-bit bit amount with the first control number coming from the control number setting unit 1.

Затем выбирается информация из второго, третьего, шестого, седьмого и £0 так далее рядов запоминающих микросхем (в соответствии со вторым признаком кода Хемминга), ее поразрядное сложение в блоках 5 и 3 и сравнение полученной поразрядной суммы с контрольным числом схемой 2 сравнения. Аналогично выполняются циклы для получения поразрядных сумм в соответствии с третьим, четвертым и так далее признаками кода Хемминга.Then, information is selected from the second, third, sixth, seventh and £ 0 so on, rows of memory circuits (in accordance with the second sign of the Hamming code), its bitwise addition in blocks 5 and 3, and comparison of the received bitwise sum with the control number by comparison circuit 2. Similarly, cycles are performed to obtain bitwise sums in accordance with the third, fourth, and so on signs of the Hamming code.

При отказе какой-либо запоминающей микросхемы изменяется значение соответствующей поразрядной суммы, и определяется ряд, содержащий ЗМ, в которой произошел отказ. Искажение одной из контрольных сумм в блоке 5 многоразрядных сумматоров указывает столбец с отказавшей ЗМ. Таким образом определяется адрес отказавшей запоминающей микросхемы .In the event of a failure of a storage microcircuit, the value of the corresponding bit-by-bit amount is changed, and a series containing ZM in which the failure occurred is determined. The distortion of one of the checksums in block 5 of multi-digit adders indicates the column with the failed ZM. In this way, the address of the failed storage chip is determined.

Предлагаемое устройство обеспечивает контроль блока долговременной памяти на интегральных запоминающих микросхемах словарного типа, для которых при отказах характерны четные многократные асимметричные ошибки, и определение адреса отказавшей ЗМ, а также снижение объема памяти, необходимой для хранения контрольной информации, за счет чего повышается точность контроля и надежность устройства. Кроме того, в предлагаемом устройстве контроль всех разрядов выполняется одновременно, что увеличивает быстродействие устройства.The proposed device provides control of a long-term memory unit on dictionary-type integrated memory circuits, for which even multiple asymmetric errors are typical for failures, and determining the address of a failed memory, as well as reducing the amount of memory needed to store control information, thereby increasing the accuracy of control and reliability devices. In addition, in the proposed device, the control of all discharges is performed simultaneously, which increases the speed of the device.

Claims

(54) A DEVICE FOR CONTROLLING A UNIT OF A CONSTANT MEMORY as half-adders, and the inputs are connected to the inputs of the device. The drawing shows a block diagram of the device. The device contains a block 1 of setting the control numbers, a circuit 2 of the match, a block 3 of half-a-bit matchers, a block 4 of control and a block of multi-digit adders 5. The first, second and third outputs of the block 4 of control are connected respectively to the output of the device, with the control input of the comparison circuit 2 with a control input of a block of half adders, the output of which is connected to the first input of the comparison circuit 2. The second input of the comparison circuit 2 is connected to the output of the control number setting unit 1, and the output to the input of the control unit 4. The outputs of the block 5 of the multi-discharge sucks of Fatorov are connected to the inputs of the block 3 of half-combiners, and the inputs are connected to the inputs of the device. VELODUS and device inputs are connected respectively to the input and to the output of the monitored unit 6 pos1: of this memory, made on the storage chips (SM). The device works as follows. The control unit 4 generates and outputs the processing pulses and the sequence of address codes for selecting the storage chips in accordance with the positions of the systematic code Xe1Fing, and the addresses of the words within the data storage capacity of the storage chip are selected sequentially, t. e. The first row of microcircuits is selected and the addresses belonging to the first row are sequentially sorted. The read information is summed by the test summation method in block 5 of multi-digit adders After the selection of addresses from the first row of GCs is obtained in a block of multi-digit adders 5 sumG / 1Y the bit bottom is folded in a block of 3 half adders. Then, a reading of all the rows of storage chips is taken. After determining the sum of each row and one by one, adding these sums in a block of three half adders, the sum total of the control sums of odd rows of 3M is formed. Scheme 2 s compares the received bitwise value with the first reference number obtained from block 1 of the control number setting. Then, information is selected from the second, third, sixth, seventh and so on series of storage micro-circuits (according to the Hamming code), its match in blocks 5 and 3, and the comparison of the received bit with the check number of the circuit 2 . Similarly, cycles are performed to receive bitwise amounts in accordance with the third, fourth, and so on features of the Hamming code. If any storage chip fails, the value of the corresponding bit-sum changes, and the row containing the MC in which the failure occurred is determined. The search for one of the checksums in block 5 of multi-digit adders indicates a column with a failed PM. Thus, the address of the failed memory chip is determined. The proposed device provides control of a long-term memory block on dictionary type memory chips, for which even multiple asymmetrical errors are typical for failures, and determining the address of a failed GW, as well as reducing the amount of memory necessary for storing control information, thereby increasing the accuracy of control and device reliability. In addition, in the proposed device, the control of all bits is performed simultaneously, which increases the speed of the device. Claims An inventive device for monitoring a fixed memory unit comprising a control number setting unit, a comparison circuit, half-combiners block and a control unit, the first, second and third outputs of which are connected respectively to the output of the device, to the control input of the comparison circuit and to the control input half-adders unit, the output of which is connected to the first input of the comparison circuit, the second input of which is connected to the output of the control number setting unit, and the output to the input of the control unit, characterized in that increase the accuracy of control, reliability and speed of the device; it contains a block of multi-digit adders, the outputs of which are connected to the inputs of the block of half-adders, and the inputs are connected to the inputs of the device. Sources of information taken into account in the examination 1. USSR author's certificate number 413530, cl. G 11 C 29/00, 1974.

2. USSR author's certificate number 273281, cl. G 11 C 20/00, 1969 (prototype).

ZN

I about I I

L.

I

K .J