SU797354A1 - Устройство дл измерени полного сопротивлени цепи фаза-нуль - Google Patents

Abstract

1.УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ-'' ПОЛНОГО СОПРОТИВЛЕНИЯ ЦЕПИ ФАЗА-НУЛЬ, содержащее последовательно соединенные нагрузочный резистор и'тиристор, свободные выводы которых подключены соответственно к зажимам "Нуль" и "Фаза", блок однократного отпирани  тиристора, синхронизирующий вход которого подключен к зажимам "Фаза" и "Нуль", а выход подключен к управл ющему электроду тиристора, аналоговый запоминающий блок, подключенный входом к нагрузочному резистору, и от- счетный блок, отличающее-с   тем, что, с целью повьшени  точности и упрощени  процесса измерени , введены датчик времени нарастани  тока нагрузки, блок вычитани , блок делени , функциональный преобразователь и сумматор, причем первый -- вход датчика времени нарастани  тока нагрузки соединен с лагрузочным резистором, второй вход - с управл ющим электродом тиристора, а еговыход - с первым входом функционального преобразовател , первый вход блока вычитани  подключен к зажимам "Фаза" и "Нуль", первый вход блока делени  соединен с выходом блока вычитани , вторые входы функционального преобразовател , блока вычитани  и блока делени  соединены с выходом аналогового запоминающего блока, входы сумматора подключены к выходе1м функционального преобразовател  и .блока делени , а его выход - к от- счетному блоку.2.Устройство По- п.~ 1, о т л и- ' ч ающе е с   . тем, что блок делени  содержит интегратор, компаратор и управл ющий триггер, причем вход интё-гратора соединен с вторым входом блока делени ,, а выход - с одним из входов компаратора, другой вход которого соединен с первым входом блока делени , выход компаратора соединен с одним из входов управл ющего триггера, выход которого подключен к сбрасьгоающему входу интегратора и к выходу блока делени .3.Устройство по п.2, о т л и ч а-, ю щ е е с   тем, что датчик времени нарастани  тока нагрузки содержит триггер, нуль-орган и дифференциатор, вход которого соединен с первым входом датчика, а выход - с входом нуль-органа, выход которого соединен с одним из входов триггера, второй вход которого соединен со вторьм вхо-' дом датчика, а выход триггера соёди- : нен с выходом датчика.сл^со ^00СП•й^

Description

Изобретение относитс  к области электрических измерений, в частности к определению полного сопротивлени  цепи фаза-нуль в сет х с глухозаземленной нейтралью под рабочим напр же нием. Известно устройство дл  измерени  сопротивлени  петли фаза-нуль, содер жащее комплексное нагрузочное сопротивление , модуль которого соизмерим с величиной полного сопротивлени  це ПК фаза-нуль 1ц , а аргумент равен средней величине аргумента Оц сопротивлени  Zn , замыкатель в виде тиристора с блоком фазового управ лени , аналоговый запоминающий блок, подключенный входом к нагрузочному сопротивлению, и измерительный орган подключенный к выходу запоминающего блока. Недостатками известного устройства  вл ютс  значительные масса,и габариты , обусловленные наличием дроссел  в со.ставе комплексного нагрузоч ного сопротивлени ; больша  дополнительна  погрешность, вызванна  нагревом последнего измерительным током , котора  может в несколько раз превышать основную погрешность. Наиболее близким техническим реше нием к данному изобретению  вл етс  устройство дл  измерени  сопротивлени  цепи фаза-нуль, содержащее после довательно соединенные нагрузочньй рёзи-стрр и тиристор, подключенные к зажимам сети, переключатель, блок управлени  тиристором, блок запомина ни  амплитуды падени  напр жени  на нагрузочном, резисторе и отсчетный блок, вход которого соединен с выходом блока запоминани  амплитуды падени  напр жени  на нагрузочном резисторе , выход которого подключен к нагрузочному резистору, вход блока управлени  тиристором соединен с зажимами сети, а выход - с управл ющим lЭлeкtpoдoм тиристора.. Основной недостаток известного устройства состоит в наличии значительной погрешности от вариаций фазо вого угла Cf , .превышйющей 120% при наименьших реальных значени х 2ц . Другой недостаток заключаетс  в не-, обходимости ручной коррекции напр -, женй  сети, что усложн ет процесс измерени  и снижает производительность труда, а .также точность измерени  - вследствие изменени  напр 542 жени  сети за врем  от коррекции до измерени . Целью изобретени   вл етс  повышение точности за счет снижени  погрешности от вариации фазового угла цепи фаза-нуль и от изменени  напр жени  сети, а также упрощение процесса измерени . Поставленна  цель достигаетс  тем, что в устройство дл  измерени  полного сопротивлени  цепи фаза-нуль, содержащее последовательно соединен-ные нагрузочный резистор и тиристор, свободные выводы которых подключены соответственно к зажимам Нуль и Фаза, блок однократного отпирани  тиристора, синхронизирующий вход которого подключен к зажимам фаза и Нуль, а выход подключен к управл ющему электроду тиристора, аналоговый запоминающий блок, подключенный входом к нагрузочному резистору, и отсчетный блок, введены датчик времени нарастани  тока нагрузки, блок вычитани , блок делени , функциональный преобразователь и сумматор , причем первьш вход датчика времени нарастани  тока нагрузки, соединен с нагрузочным резистором, второй вход - с управл ющим электродом тиристора, а его выход-с первым входом функционального преобразовател , первый вход блока вычитани  подключен к зажимам Фаза и Нуль, первый вход блока делени  соединен с выходом блока вычитани , вторые входы функционального преобразовател , блока вычитани  и блока делени  соединены с выходом аналогового запоминающего блока, входы сумматора подключены к выходам функционального преобразовател  и блока делени , а его выход - к отсчетному блоку. Блок делени  может быть выполнен на основе интегратора, компаратора и управл ющего триггера, причем вход интегратора соединен с вторым входом блока делени , а выход - с одним из ;бходов компаратора, другой вход которого соединен с одним из входов управл ющего триггера, выход которого подключен к сбрасывающему входу интегратора и к выходу блока делени . Датчик времени нарастани  тока , нагрузки может содержать триггер, нуль-орган и дешифратор, вход которого соединен с первым входом датчика , а выход - с входом нуль-органа. выход которого соединен с одним из входов триггера, второй вход которого соединен с вторым входом датчика, а выход триггера соединен с выходом датчика. На. чертеже приведена схема усГгрой ства. Устройство содержит нагрузочный р зистор 1 и тиристор 2, включенные по следовательно между зажимами Фаза и Нуль, блок однократного отпирани  тиристора 3 св зан синхронизирую щим входом с зажимами Фаза и Нуль а управл ющим входом - с командным блоком (на чертеже не показан), аналоговый запоминающий блок 4 -соединен с нагрузочным резистором 1, его выход соединен с входами функционального преобразовател  5, блока 6 вычи тани  и блока 7 делени , вторые вход блоков 5,6 и 7 св заны соответственно с выходом датчика 8 времени нарастани  тока нагрузки, зажимами сети и выходом блока 6 вычитани , первый вхо датчика 8 времени нарастани  тока подключен к нагрузочному резистору 1, второй вход соединен с управл ющим электродом тиристора 2, входы -сумматора 9 подключены к выходам блока 7 делени  и функционального преобразовател  5; выход сумматора 9 соединен с отсчетным блоком 10, датчик 8 времени нарастани  тока нагрузки содержит дифференциатор 11, нуль-орган 12 и триггер 13; вход дифференциатора 11 соединен с первым входом датчика 8 , а выход - с входом нуль-органа 12, выход которого соединен с одним из входов триггера 13, второй вход которого соединен с вторым входом датчика 8, а выход - с выходом датчика 8, блок 7 делени  содержит интегратор 14, компаратор 15 и управл ющий триггер t6, вход интегратора 14 соединен с вторым входом блока 7 делени , а выходк одному из входов компаратора 15, другой вход которого соединен с riepвым входом блока 7 делени , выход ко паратора 15 соединен с одним из входов управл ющего триггера 16, другой вход которого подключен к командному блоку (этот вход и командный блок на чертеже не показаны), выход управл ющего триггера 16 соединен со Сбрасы вающим входом интегратора 14 и с выходом блока 7 делени . 544 Устройство работает следующим образом . Зажимы Фаза и Нуль подключают соответственно к фазному проводнику и корпусу электроустановки в точке измерени . После нажати  кнопки Измерение командный блок (на чертеже не показан) вьщает команду на измерение , котора  поступает на вход блока однократного отпирани  тиристора 3. Примерно через 3,3 мс после первого же перехода напр жени  на аноде тиристора 2 от отрицательных к положительным значени м выдаетс  одиночный короткий (пор дка 1 мс) импульс на управл ющий электрод тиристора 2. При этом через тиристор 2 и нагрузочный резистор 1 проходит одиночньй импульс тока длительностью 7-10 мс. Амплитуда импульса фиксируетс  анапоговым запоминающим блоком 4, а длительность нарастани  (от момента отикрапк  тиристора 2 до момента достижени  амплитудного значени ) измер етс  датчиком 8 време-ни нарастани  тока нагрузки. Сигнал с выхода аналогового запоминающего блока 4 поступает на вход функционального преобразовател  5, на другой вход которого подаетс  сигнал с выхода датчика 8 времени нарастани  тока. .Сигнал с вьгходм аналогового запоминающего блока 4 подаетс  также йа вход блока 6 вьтитани , где вычитаетс  из сигнала:, пропорционального амплитуде напр жени  ненагруженной сети, поступающего на другой вход блока 6 вычитани . Кроме того, сигнал с выхода аналогового запоминающего блока 4 подаетс  на вход блока 7 делени , на другой вход которого поступает сигнал с выхода блока 6 вычитани . Выходной сигнал делени  7, представл ющий собой основную составл ющую результата измерени  Z,поступает на вход сумматора 9, представл ющего собой счетчйквремени , где складываетс  с выходным сигналом функционального преобразовател  5, представл ющего собой фазовую поправку. Сигнал с выхода сумматора 9 поступает иа счетный блок При отпирании тиристора 2 триггер 13 устанавливаетс  в положение отсчета интервала времени. На выходе дифференциатора 11 и нуль-органа 12 пол рность напр жени  при этом тако-.

ва, что подтверждает данное состо ние, триггера 13. В момент достижени  амплитудного значени  тока нагрузки, которое фиксируетс  аналоговым запоминающим блоком 4, сигналы на выходах дифференциатора 11 и нуль-органа 12 мен ют знак, что приводит к сбросу триг1:ера 13. Сигналы с выхода триггера П в виде интервала времени и с выхода аналогового запоминающего блока 4 в виде напр жени  поступают на соответствующие входы функционального преобразовател  5. Напр жение с выхода аналогового запоминающего блока 4 поступает на вход блока 6 вычитани , на другой вход которого пода-, етс  сигнал, пропорциональный амплитуде напр жени  сети. Кроме того, нап1  жение выхода аналогового запоминающего блока 4 поступает на вход интегратора 14. На вход управл ющего триггера 16 подаетс  импульс от командного блока (этот вход триггера и командный блок на чертеже не показаны ), триггер 16 устанавливаетс  в положение, при котором блокирующий сигнал со сбрасьшающего входа интегра тора 14 снимаетс , и начинаетс  процесс интегрировани . С выхода интегратора 14 сигнал поступает на 1зход компаратора 15, на другой вход которого подаетс  выходной сигнал блока 6 вычитани . Когда сигналы сравн ютс , компаратор 15 перебрасываетс , перебрасыва  управл ющий триггер; 16, при этом напр жение интегратора 14 сбрасываетс  на нуль. Сигналы с выхода управл ющего триггера 16 и функtO ционального преобразовател  5, представл ющие собой интервал времени, пропорциональные соответственно основной составл ющей результата измерени  и фазовой поправке, подаютс 

15 на вход сумматора 9 ц далее на отсчетный блок 10.

I

Предлагаемое устройство обеспечивает высокую достоверность и тбчност результата, в то же врем  за счет кратковременности протекани  измерительного тока (менее 0,01 с) и малой величины (например 0,30 м) сопротивлени  нагрузочного резистора тепловьщеление в приборе незначительно, что позвол ет ,выполнить его в малых габаритах, а также исключить нарушени  нормальной работы испытуемых электроустановок. -

Claims (3)

1.УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ’ ПОЛНОГО СОПРОТИВЛЕНИЯ ЦЕПИ ФАЗА-НУЛЬ, содержащее последовательно соединенные нагрузочный резистор и тиристор, свободные выводы которых подключены соответственно к зажимам Нуль и Фаза, блок однократного отпирания тиристора, синхронизирующий вход которого подключен к зажимам Фаза и Нуль, а выход подключен к управляющему электроду тиристора, аналоговый запоминающий блок, подключенный входом к нагрузочному резистору, и отсчетный блок, отличающее- с я тем, что, с целью повышения точности и упрощения процесса измерения, введены датчик времени нарастания тока нагрузки, блок вычитания, блок деления, функциональный преобразователь и сумматор, причем первый вход датчика времени нарастания тока нагрузки соединен с .нагрузочным резистором, второй вход - с управляющим электродом тиристора, а его выход - с первым входом функционального преобразователя, первый вход блока вычитания подключен к зажимам Фаза и Нуль, первый вход блока деления соединен с выходом блока вычитанйя, вторые входы функционального преобразователя, блока вычитания и блока деления соединены с выходом аналогового запоминающего блока, входы сумматора подключены к выходам функционального преобразователя и блока деления, а его выход - к отсчетному блоку.

2. Устройство по· п.' 1, о т л ич ающе е с я . тем, что блок деления содержит интегратор, компаратор и управляющий триггер, причем вход интёгратора соединен с вторым входом блока деления,, а выход - с одним из входов компаратора, другой вход которого соединен с первым входом блока деления, выход компаратора соединен с одним из входов управляющего триггера, выход которого подключен к сбрасывающему входу интегратора и к выходу блока деления.

3. Устройство по п.2, о т л и ч 8“. ю щ е е с я тем, что датчик времени нарастания тока нагрузки содержит триггер, нуль-орган и дифференциатор, вход которого соединен с первым входом датчика, а выход - с входом нуль-органа, выход которого соединен с одним из входов триггера, второй вход которого соединен со вторым вхо-¹ дом датчика, а выход триггера соёди- : нен с выходом датчика.

1 797