SU744603A1 - Программируемый процессор спектральной обработки сигналов - Google Patents

Description

Изобретение относитс  к вычислительной технике и может использоватьс  в вычислительных системах и устройствах цифровой обработки ин формации . Известно устройство, которое содержит четыре умножител , шесть сум маторов, блоки пам ти, индексное устройство, устройство упрсшлени  Это устройство обладает единым алгоритмом вычислени , вбплощеиным в жесткой структуре, эффективность таких процессоров требует согласо-вани  по быстродействию всех вход щих Б него блоков. Недостатком устройства  вл етс  невозможность реализовать другой . алгоритм вычислени , более производительный при имеющихс  характеристиках отдельных блоков. Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  программируемый процес сор обработки сигналов, примен емый также дл  спектральной обработки сигналов, в котором можно реализова различные алгоритмы вычислений. Он содержит блок суммировани -вычитани , блок умножени , входные шины данных которых подсоединены к первой магистрали данных,- первый блок регистров общего назначени , выходные шины данных которого также соединены с первой магистралью данных, управл  сщие входы всех указанных блоков соединены между собой, блок пам ти программ ii койстакт, блок сопр жени  и обмена, выходные шины данных которых соединены со второй Магистралью данных/ индексный блок, выход которого соединен с адресными шинами блока пам ти программ t и констант и адресными шинс1ми блока сопр жени  и обмена, входные шины последнего блока, а также индексного блока соединены с третьей магистралью данных, блок управлени , входные шины данных которого соеди-нены со второй магистралью данных, управл ющие выходы - со входами уп1:1авлени  блока пам ти программ и констант, индексного блока, блока сопр жени  и обмена-, блоки нормализации и делени , первые и вторые входы которых соединены соответственно со второй и третьей магистрал ми данных, выходы - с первой магистралью данных, управл к дие входы

С выходом блока управлени , индексный блок, второй информационный вход которого соединен с третьей. магистралью данных, вход первого блока регистров общего назначени  и выхода блоков умножени  и суммировани вычитани  соединены с первой магистралью данных, при этом дополнительные входы выходы блока сопр жени  и обмена  вл ютс  входами   выходами программируемого процессора 2 .

Недостатком этого процессора, имещего модульную структуру,  вл етс  малое быстродействие, что объ сн етс  ориентацией модульной структуры этого процессора на широкий класс задач и, в св зи с этим, недостаточным учетом особенностей спектральных алгоритмов обработки сигналов .

Цель изобретени  - повышение быстродействи  .

Поставленна  цель достигаетс  тем, что. в программируемый процессор спектральной обработки сигналов, содержащий .сумматор, блок умножени , первый блок регистров, блок пам ти констант и программ, блок адресации и блок сопр жени , причем информационые входы сумматора и блока умножени  соединены через первую магистрал с выходом первого блока регистров, а управл ющие входы первого блока регистров, сумматора и блока умножени  соединены между собой, первый выход блока пам ти констант и программ перва  группа выходовблока сопр жен соединены через вторую магистраль с первым выходом блока управлени , перва  группа входов блока сопр жени  соединены через третью магистрал с первым входом блока адресации, первый выход блока управлени  соединен с второй группой входов блока сопр жени , с первым входом блока пам ти констант и программ и вторым входом блока адресации, втора  группа выходов и треть  группа входов блока сопр жени   вл ютс  соответственно выходами и входами процессора , введены коммутатор, второй блок. регистров, п блоков оперативной пам ти , блок синхронизации, причем первый выход блока управлени  подключен к первым входам п блоков оперативной пам ти, второго блока регистров, коммутатора и блока синхронизации , первый выход которого Соединен со вторыми входами второго блока регистров, п блоков оперативной пам ти, с третьим входом блока пам ти констант и программ, с третьей группой входов блока сопр жени  и вторым входом блока управлени , второй выход блока синхронизации подключен к вторым выходам блока умножени  и коммутатора, третий вход которого соединен через первую магистрал

с выходами сумматора,блока умножени  третьим входом коммутатора и вторым входом блока синхронизации, третий вход которого подключен ко вторым выходам первого блока регистров, сумматора и блока умножени , вторые выходы п блоков оперативной пам ти и второго блока регистров соединены через вторую магистраль с четвертым входом коммутатора, второй выход котрого подключен через третью магистраль ко вторым входам второго блока регистров, п блоков оперативной пам ти и ко второму выходу блока управлени , а также тем, что блок сопр жени  содержит узел св зи с внутренн интерфейсом, узел преобразовани  координат и накопитель, первые выходы которых подключены соответственно к первой группе выходов блока, первые входы узла преобразовани  координат, узла св зи с внутренним интерфейсом и накопител  подключены соответственно к первой группе входов блока, их вторые входы соединены соответственно со второй группой входов блока, вторые выходы узла преобразовани  координат, узла св зи с внутренним интерфейсом и накопител  соединены соответственно со второй группой выходов блока, третьи входы и выходы узла св зи с внутренним интерфейсом и накопител , соединены соответственно с третьей группой входов и второй группой выходов блока, четвертый вход блока св зи с внутренним интерфейсом соединён с входом блока.

На чертеже представлена блок-схема программируемого процессора спектральной обработки сигналов.

Блок-схема содержит блоки 1,2 регистров, сумматор 3, блок 4 умножени , блок 5 управлени , блок 6 синхронизации, коммутатор 7, п блоков 8 оперативной пам ти, блок 9 пам ти констант и программ, индексный блок 10 адресации, блок 11 сопр жени , который состоит из блока 12 св зи с внутренним интерфейсом, блока 13 преобразовани  координат и накопител  14, магистрали 15, 16, 17, выходы 18 процессора, входы 19 процессора, управл ющие входы и выходы 20, 21 блоков управлени , адресные шины 22.

Работа программируемого процессора спектральной обработки сигналов определ етс  конкретностью выбранного алгоритма быстрого преобразовани  Фурье (БПФ) 3, алгоритмов умножени  на весовую функцию, вычислени  амплитуды и фазы, алгоритмов усреднени  (накоплени ) спектров.Так можно реализовывать на предложенной структуре алгоритмы БПФ на основе элементарных операций двухточечного преобразовани  Фурье, четырехточечного преобразовани 

Фурье и т.п. Формулы дл  двухточеч .ного преобразовани  Фурье имеют вид

(-j.2jK)

, + 2 п-,,-.-л-Хп.,-,,-р(),

1 - номер итерации (i

где

О, 1, 2, .. ., ecg(N - 1), Сама элементарна  операци  выполн етс  на блоках умножени  и сумматоре 3, а также с использованием первого блока 1 регистров и под управлением блока 5. Все передачи между указанными блоками выполн ютс  по первой магистрали данных. В первом блоке 1 регистров хранитс  исходна  информаци , записываема  в них из блоков 8 оперативной -пам ти , константы, выбираемые из блока, результаты четырехточечного преобразовани , которые из регистров занос тс  в блоки 8.

Все пересылки между любым блоком 8, 9 пам ти и первым блоком 1 регистров обеспечиваютс  через коммутатор 7, который управл етс  блоками б и 5 с помощью управл ющих шин 21.

Вс  адресаци  пам ти рассматриваемом программируемом процессоре осуществл етс  блоком 10, в частности , этот блок обеспечивает выработку четырех текущих адресов дл  считывани  новых операн,цов и адресов дл  записи результатов обработки четырехточечного преобразовани  Фурье, а также дл  выработки адреса константы. Все передачи адресов производ тс  по шинам 22.

Возможность подключени  нескольких блоков 8 оперативной пам ти позвол ет получить высокую производительность алгоритмов БПФ ввиду . организаци  конвейерного способа обращени  к блокам пам ти. Тем самым имеетс  возможность согласовать быстродействие блоков 3 и 4.

В зависимости от назначени  процессора спектральной обработки сигнлов блок 11 сопр жени  может быть либо в минимальной комплект.ации, либо в максимальной. В последнем случае этот блок включает блок 12 св зи с внутренним интерфейсом вычислительной системы, блок 13 преобразовани  координат, реализую . ... 744603

X + iy , А ехр ( iv)

щий операцию где

, « oirct y

накопитель 14. Последний блок осуществп ет вьщачу по сигналам, поступакщйм по шинам 19, результата АГ, одной из следугадих операций:

п К п- i rt-Jt 1,2,.... АГЧ KjA + + г. г

п 1,2,. . .

на внешние средства отображени  либо регистрации информации.

Управление всем программируемым процессором осу11 ествл етс  по программе , котора  составл етс  дл  конкретных характеристик имекидихс  отдельных модулей и выбранного алгоритма БПФ. Блок 5 управлени  адресуетс  через третью магистраль и

через индексный блок 10 к блоку 9 пам ти и выбирает за одно обращение очередную порцию команд, содержащихс  S одном формате операндов, хранимых в этой пам ти. Далее блок

5 управлени  реализует эти команды, управл   второй и третьей магистрал ми 16, 17 и коммутатором 7.

Блок 2 регистров служит некоторой сверхоперативной пам тью, его

объем определ етс  количеством различных модулей и прин тыми алгоритмами обработки.

Св зь выхода блока 10 с одним из входов блока 12 обеспечивает формирование адресов как дл  внутренней

оперативной пам ти блока 8, так и дл  пам ти вычислительной системы, с которой идет обращение блока св зи при обмене по внутреннему интерфейсу. Рассмотрим один из , примеров выполнени  задачи вычислени  пр мого

дискретного преобразовани  Фурье от , одной порции информации, хранимой в блоке пам ти 6ц с параллельным вычислением амплитуды и фазы от результата , полученного в предыдущем цикле при выполнении пр мого дискретного преобразовани  Фурье.

Предыдущий результат хранитс  в блоке пам ти 8. Причем происходит

накопление (простое суммирование массивов ) амплитудного спектра и передача его в третий блок оперативной пам ти 8.

Последовательность операций передачи по магистрал м дл  этого примера и дл  одного цикла вычислений представлена в таблице.

Из таблицы видно, что

в

рассматриваемом программируемом ; процессоре число передач по различным магистрал м практически одно и то же.

Claims (2)

1. Равномерное распределение загрузки магистралей в предлагаемом процессоре позвол ет получить максимально возможное быстродействие при сохранении гибкости. Формула изобретени  Программируемый процессор спектральной обработки сигналов, содержащий сумматор, блок умножени , пер вый блок регистров, блок пам ти кон стант if программ, блок адресации и блок сопр жени , причем информацион входы сумматора и блока умножени  соединены через первую маги тЕраль с выходом первого блока регистров, а управл ющие входы первого блока регистров , сумматора и блока умножени соединены между собой, первый выход блока пам ти констант и програм перва  группа выходов блока сопр же ни  соединены через вторую магистра с первым входом блока управлени , перва  группа входов блока сопр жени  соединена через третьюмагистра в первым входом блока адресации, первый выход блока управлени  соеди нен с второй группой входов блока сопр жени , с первым входом блока пам ти констант и программ и вторь№1 входом блока адресации, втора  группа выходов и треть  группа входов блока сопр жени   вл ютс  соответственно выходами и вxoдaJVIИ процессора , отличающийс  тем, что, с целые повышени  быстродействи , в процессор введены коммутатор, второй блок регистров, п блоков оперативной пам ти, блок синхронизации, причем первый выход блока управлени  подключен к первым входам блоков оператив ной пам ти , второго блока регистров, коммутатора и блока синхронизации, первый выход которого соединен со вторыми входс1ми второго блока регистров , п блоков оперативной пам ти , с третьим входом блока пам ти, констант и программ, с третьей группой входов блока сопр жени  и вторым входом блока управлени , вто рой выход блока синхронизации подключен к вторым выходам блока умножени  и коммутатора, третий вход которого соединен через первую магистраль с выходами сумматора, блока умножени , третьим входом ком мутатора, вторым входом блока синхронизации , третий вход которого подключен ко вторым выходам первого блока регистров, сумматора и блока умножени , вторые выходы п блоков оперативной пам ти и второго блока регистров соединены через вторую магистраль с четвертым входом коммутатора, второй выход которого подключен через третью магистраль ко вторым входам второго блока регистров , п блоков оперативной пам ти и ко второму выходу блока управлени .
2. 2. Процессор по п. 1, о т л ичающийс  тем, что блок сопр жени  содержит узел св зи с внутренним интерфейсом, узел преобразовани  координат и накопитель, первые выходы котЪрых подключены соответственно к первой группе выходов блока, первые, входы узла преобразовани  координат, узла св зи с внутренним интерфейсом и накопител  подключены соответственно к первой группе входов блока, вторые выходы узла преобразовани  координат, узла .св зи с внутренним интерфейсом и накопител  соединены соответственно со второй группойВыходов блока, третьи входы и выходы узла св зи с внутренним интерфейсом и накопител  соединены соответственно с третьей группой входов и второй группой выходов блока, четвертый вход блока св зи с внутренним интерфейсом соединен с входом блока. Источники информации, прин тые во внимание при экспертизе, 1.Toukin А. Savage J. An app6i-r cation of correlation to radaz systems . - Radio and Engineer . 1972, GuCy, vofc. 42, №7, . p 344. 2,BCankensnip P. E. etc. l.SP/2 ргодгаптааЬбе signaB processore. Proc. Nat EBectron. Cnicago, 111, 1974, voE. 29, Oak Brook, 416 - 429.