SU734810A1 - Буферное запоминающее устройство - Google Patents

Description

(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

;1

Буферное запоминающее устройство относитс  к автоматике и вычислительной технике И может быть использовано в импульсных И цифровых устройствах.

Известны буферные запоминающие устройства последовательного действи , которые имеют недостаточно высокое быстродействие , так как позвол ют производить считывание информации только после окончани  записи И не позвол ют производить считывание одновременно с записью 1.

Наиболее близким к предложенному  вл етс  буферное запоминающее устройство , содержащее двоичный счетчик, выход которого через элемент пам ти соединен с щиной выходных импулЬсов, щину опроса, соединенную с другим входом Элемента пам ти . Шина входных импульсрв и шина вы-ходных импульсов подключены ко входам первого элемента И и через элемент задержки к первым входам соответственно второго И. третьего элементов И. Выход первого элемента И через блок формировани  сигнала запрета соединен со вторыми входами второго И третьего элементов И. Выход второго элемента И подключен к суммирующему входу счетчика, а выход третьего элемента И-ко входу узла управлени , выход которого подключен к вычитающему входу счетчика 2.,

Недостатками известного буферного запоминающего устройства  вл ютс  ограниченный частотный диапазон работы устройства И недостаточно высокое быстродейст: вие. Так как двоичный счетчик работает с суммарной частотой двух сигналов - вход10 ных сигналов И сигналов опроса, то устройство надежно работает при условии, что сул марна  частота не превыщает предельную рабочую частрту счетчика. В св зи с ЭТИМ частоты двух сигналов выбирают от-.

is носительно невысокими и, следовательно, быстродействие устройства также недостаточно высоко. Кроме того, данное устройство характеризуетс  относительно невысокой разрешающей способностью, обусловленной тем, что в некоторых случа х при пере ° крывании входных сигналов и сигналов опроса схема запрета не вырабатывает выходной сигнал, И перекрывающиес  импульсы действуют на счетчик.

Цель изобретени  - повышение быстродействи  и разрешающей способности устройства .

Поставленна  цель достигаетс  тем, что в устройство введены триггер, элементы ИЛИ и НЕ и блок формировани  импульсов разностной частоты, один вход которого подключен к выходу накопител , другой - к первому входу второго элемента И, один выход блока формировани  разностной частоты соединен со входом вычитани  счетчика , другой - через элемент ИЛИ со входом сложени  счетчика и одним из входов триггера, второй вход которого через элемент НЕ соединен с выходом счетчика, выходы триггера подключены ко вторым входам элементов И, выход второго элемента И подключен к соответствующему входу элемента ИЛИ.

На чертеже приведена блок-схема буферного запоминающего устройства.

Буферное запоминающее устройство содержит счетчик 1, накопитель 2, блок 3 формировани  импульсов разностной частоты, элементы 4, 5 И, элемент 6 ИЛИ, триггер 7, элемент 8 НЕ, элемент 9 задержки, щину 10 входных импульсов, щину 11 Опроса, выходную шину 12.

Работает устройство следующим образом

В исходном состо нии счетчик 1 и триггер 7 наход тс  в нулевом состо нии. Элемент 4 И закрыт по первому входу низким (запрещающим) потенциалом шины 10 входных импульсов и открыт по втором/входу высоким (разрешающим) потенциалом нулевого выхода триггера 7. Элемент 5 И закрыт по обоим входам. Элемент 9 задержки выбран . из расчета, что врем  задержки (TIAA) равно или больше суммарного времени задержки сигнала на блоке 3 формировани  импульсов разностной частоты, на первом разр де счетчика 1, на элементе 8 НЕ и на триггере 7.

Блок 3 формировани  импульсов разностной частоты работает таким образом, что на обоих его выходах сигналы отсутствуют, если на первый и на второй входы сигналы поступают поочередно. Если после поступлени  сигнала на первый вход, на второй вход поступ т два и более сигналов подр д .то первым из них блок подготавливаетс  дл  прохождени сигналов по второму каналу , а второй и последующий сигналы проход т на второй вь1ход устройства. С приходом затем сигнала на первый вход блок подготавливаетс  дл  прохождени  последующих сигналов по первому каналу и т. д.

Входные импульсы (импульсы записи) с щины 10 поступают на первый вход блока 3 формировани  импульсов разностной частоты и на первый вход элемента 4 И. Первый импульс подготавливает блок 3 формировани  импульсов разностной частоты дл  прохождени  последующих импульсов

по первому каналу (на первый выход) и, открыва  элемент 4 И, поступает через элемент 6 ИЛИ на единичный вход триггера 7 и на вход сложени  счетчи1 а 1, записыва  в него число 1. При этом на выходе счетчика 1 по вл етс  высокий потенциал, в результате чего в накопитель 2 записываетс  единица . По переднему фронту импульса с выхода элемента 6 ИЛИ устанавливаетс  в единичное состо ние триггер 7. При этом высоким потенциалом единичного выхода триггера открываетс  по второму входу элемент 5 И, низким (запрещающим) потенциа,лом нулевого выхода триггера закрываетс  по второму входу элемент И 4. Последующие входные импульсы проход т через блок 3 формировани  импульсов разностной частоты на ее первый выход и затем через элемент 6 ИЛИ на вход сложени  счетчика 1, увеличива  каждый раз его содержимое на единицу.

Импульсы опращивающей частоты, поступающие с шины 11 на вход накопител  2 вызывают по вление импульсов на его выходе до тех пор, пока в накопителе 2 записана единица. Импульсы с выхода накопител  2 поступают на второй вход блока 3 формировани  импульсов разностной частоты и через элемент 9 задержки - на вход элемента 5 И. При этом первьш выходной импульс накопител  2, поступив на второй вход блока 3 формировани  импульсов разностной частоту, не пройдет на второй выход, а только подготовит его дл  прохождени  последующих импульсов. Одновременно первый импульс, задержанный элементом 9 задержки, пройдет через элемент 5 И на выходную шину 12 устройства. Второй импульс с выхода накопител  2 пройдет через блок 3 формировани  импульсов разностной частоты (по второму ка,налу) на вход вычитани  счетчика 1, уменьшив на единицу его содержимое, и поступит снова на выход устройства и т. д. N + 1 импульс опращивающей частоты с выхода накопител  2 (где N - количество входных импульсов , поступающих с щины 10 на вход сложени  счетчика 1), пройд  через блок 3 формировани  импульсов разностной частоты на вход вычитани  счетчика 1, обнул ет его. При этом на выходе счетчика 1 по вл етс  запрещающий потенциал, а на выходе элемента 8 НЕ - соответственно разрещающий потенциал, по переднему фронту которого триггер 7 возвращаетс  в исходное (нулевое) состо ние. Запрещающий потенциал единичного выхода триггера 7 закрывает по второму входу элемент 5 И, поэтому N+1 импульс с выхода накопител  2 задерживаетс  элементом 9 задержки, на выход устройства не пройдет. Таким образом , количество импульсов, поступивщих на выходную щину 12 устройства равно количеству входных импульсов на шине 10.

При одновременном действии входных сигналов (на шине 10) и сигналов опроса (на шине 11) на входы счетчика 1 после записи по входу сложени  числа 1 будут поступать импульсы с разностной частотой. При этом количество выходных имлульсбв устройства всегда будет равно количеству входных импульсов на шине 10.

Конструктивные особенности предлагаемого технического решени  позвол ют расширить частотный диапазон работы устройства и соответственно повысить его быстродействие . В св зи с тем, что двоичный счетчик работает с разностной частотой двух сигналов - входного сигнала и сигнала опроса , частоты сигналов значительно повышают, в результате чего быстродействие устройства увеличиваетс . Кроме того, повышаетс  разрешаюша  способность устройства благодар  тому, что при перекрывании входных импульсов и импульсов опроса исключаетс  действие на счетчик двух импульсов. При перекрывании входного импульса иимпульса опроса на счетчик поступает только один импульс по одному из его входов.

Claims (2)

1.Авторское свидетельство СССР № 343300, кл. G 11 С 11/00, 1972.

2.Авторское свидетельство СССР № 446052, кл. G 06 F 5/00, 1974 (прототип).