SU684551A1 - Digital function converter - Google Patents

Digital function converter

Info

Publication number
SU684551A1
SU684551A1 SU772482657A SU2482657A SU684551A1 SU 684551 A1 SU684551 A1 SU 684551A1 SU 772482657 A SU772482657 A SU 772482657A SU 2482657 A SU2482657 A SU 2482657A SU 684551 A1 SU684551 A1 SU 684551A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
shift
inputs
outputs
Prior art date
Application number
SU772482657A
Other languages
Russian (ru)
Inventor
Анатолий Леонидович Рейхенберг
Раиса Яковлевна Шевченко
Original Assignee
Rejkhenberg Anatolij L
Shevchenko Raisa Ya
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rejkhenberg Anatolij L, Shevchenko Raisa Ya filed Critical Rejkhenberg Anatolij L
Priority to SU772482657A priority Critical patent/SU684551A1/en
Application granted granted Critical
Publication of SU684551A1 publication Critical patent/SU684551A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

Изобретение относитс  к области цифровой вычислительной техники и может быть использовано дл  аппаратной реализации операций вычислени  обратного гиперболического синуса К1Ш косинуса и функций вида 2 уе и е Известно устройство дл  вычислени  обратного кругового синуса, содержащее сумматоры-вычитатели, регистры, запоминающий блок, блок счета итераций, три гер и блок управлени . Это устройство н предназначено дл  вычислени  гиперболических функци и f Ij . Наиболее близким к предлагаемому  в л етс  цифровой функциональный преобразователь , содержащий блок пам ти, четыр регистра сдвига, блок сдвига, четыре сумматора-вычитател , причем выходы первого, второго, третьего сумматоров- вычитателей соединенЕл соответственно с первыми входами первого, второго, третьего регистров сдвига, первые выходы которых соединены соответственно с пер выми входами первого, второго, третьего сумматоров-вычитателей, второй выход первого регистра сдвига соединен с первым входом четвертого регистра сдви1а, второй выход второго регистра сдвига соединен с первым входом блока сдвига, Ьыходы которого соединены с входами четвертого сумматора-вычитател , выход четвертого сумматора-вычитател  соединен со вторым входом второго сумматсра-вычнтател , выхоа блока пам ти сюединен со вторым входом третьего сумматора-вычитател , выходы олока управлени  соединены соответственно с Bxonovt блока пам ти и со вторыми входами регистров сдвига и блока сдвига 2 . Это устройство предназначено только дл  вычислени  обратного гиперОолического косинуса, и но позвол ет вычисл ть р д других функций. Целью изобретени   вл етс  расширение функциональных вoз oжнocтeй. за счет вычислени  функций вида 2уе, . Эта цель достигаетс  тем, что преобразователь содержит бл(:1К с шпнони , пепвьй и второй входы которого соединены с третьими выходами соответственно первого и второго регистров сдвига, первый выход соединен с входами управлени  блока пам ти, первого и четвертого сумматоров-вычитателей , второй выход - со входом блока управлени , а выход четверто го регистра сдвига соединен со вторым входом первого сумматора-вычитател . На чертеже представлен предлагаемый преобра зовет ель. Преобразователь содержит сумматорывычитатели 1-4, регистры сдвига 5-8, блок 9 сдвига, блок 1О пам ти, блок 11 сравнени  и блок 12 .управлени . Блок 9 сдвига представлен дл  сдвига значений в регистре сдвига 6 и может быть выполнен либо на регистрах сдвига, либо на матричных сдвигател х. Блок 10 пам ти можетбыть выполнен в виде одно стороннего ЗУ с поразр дным считыванием каждым тактовым импульсом записанных по одному адресу двух констант вица, , 1 (1+2-/ ) и t- (1-2-/ ). одна из ко торых в зависимости от значени  сигнала с блока 11 сравнени  выдаетс  на выход Блок 11 сравнени  содержит, например, цифровую схему сравнени  разности двух кодов относительно единицы, входы которой подключены к входам блока 11. Первый выход через триггер соединен с первым выходом блока 11, второй выход которого соединен со вторым выходом блока 11. Блок 11 може-т быть также выполнен в виде последовательно соединенных сумматора-вычитател  и регистра, на второй вход которого и на второй вход сумматора вычитател  соответственно подсоедине ны входы блока 11...Выходы регистра со .единены с -одной группой входов блока сравнени  двух кодов, на вторую группу входов которой подаютс  -значени , соответствующие единице. Выходы блока сравнени   вл ютс  выходами блока 11. Блок 12 управлени  содержитг например, генератор тактовых импульсов, счетчики, распределитель и логические элементы;. Преобразователь работает следующим образом, В цифровом функциональном преобразователе реализуетс  основанный на операщгах псевдодепени  и псевдоумножени  (выполн емые сложением-вычитанием и сдвигом) разностно-.итераннош1 ыйалгоритм представленный в виде системы рекуррент. ных соотношений, например, дл  двоичной системы счислени  с .фиксированной аап - той дл  обратного гиперболического синуса УНГГ. .)-гЛг, 2 41 npu|2 -yj,. рО,0,1,1,2,2.,.П,П -1 при|г -у, ..,() или дл  обратного гиперболического косинуса Уо 2у У,.У ра Уп-Siye Z,. , .Zj,) --о,о,4,(,а,2, ...п,п -1 npu|y--ZLUl J- (+c )) .п где h - число разр дов аргументауг аНХ или у -chx 1 Особенностью вычислени  обратного гиперболического KocHfjyca  вл етс  необхо-i димость повторени  по два раза каждой итерации, так как пдследовательность констант E./j(, ,2 ) не удовлетвор ет условию- сходимости исправл емости итераций Encn-fb j.s: en(i-2-) en(1-2)4 sn enO-.a} Алгоритм дл  вычислени  обратного гиперболического синуса и косинуса отличаютс  только процессом определени  очередной цифры псевдочастного или оператора qv , оторьш В первом случае вычисл етс  пуем сравнени  с единицей, разности 7-J - ; .а во втором случае - раз ости ( уV 2 }, Это определ ет одинаковость структуры при вычислении этих функций, так измен етс  только пор док вода операндов в цифровой блок сравнеи . Дл  этого на блок 11 подаетс  сигал , определ ющий вычисление обратного инуса или косинуса. Обратный гиперболический синус и ушсции 2уе и е в цифровом функциоальном преобразователе вычисл ютс  елеующим образом. 568 В блок сравнени  11 подаетс  сигнал, определ ющий вычисление разности , Первоначально регистры сдвига 5,7 и 8 устанавливаютс  в нулевые состо ни , а в регистр сдвига 6 - единица . В регистр сдвига 5 заноситс  удвоенное значение аргумента y sh причем умножение на два производитс  структурно -переносом зап той влево на один разр д при вводе кода. В любой j/ - ой итерации тактовые импульсы с выходов блока управлени  12 сдвигают соответствующие содержани  в регистре, сдвига 8 и в блоке савига 9, полученные результаты и содержани  регистров сдвига 5-7 на соответствующие входы сумматоров-вычитателей , а также подают на второй вход сумматоравычитател  3 разр ды очередной константы E.(j/l+( выходов сумма торов-вычитателей 1-3 результаты операций записываютс  младшими разр дами вперед в освобождающиес  при сдвиге старшие разр ды регистров сдвига 5-7 и продвигаютс  к началу этих регистров (в сторону младших .разр дов). После выполнени  п гп тактов, где гп 2 h V число дополнительных (защитных) разр дов дл  компенсации погрешности усечени  чисел при сдвиге, в регистрах сдвига содержатс  результаты j- - ой итерации. Одновременно находитс , разность содержаний регистров сдвига 6 и 5и результат .сравнени  этой разности с единицей в блоке 11 сравнени . В случае, если разность 2.1, значение очередной дл  следующей итерации цифры ) 1 зна+ 1. При разности (2|,-yj, - 1. чение очередной цифры « ,;, f При q, + 1с первого выхода блока сравнени  11 выдаетс  сигнал (например, нулевой уровень), определ ющий сложение в сумматорах-вычитател х 1 и 4 и подачу очередной константы Е ( ) на второй вход сумматора-вычитател  3. При f,, - 1 с первого выхода блока сравнени  11 выдаетс  сигнал (например напр жение единичного уровн  .), определ ю щий вычитание в сумматорах-вычитател х 1 и 4, и подачу очередной константы 6yj,( ) на второй вход сумматора-вычитател  3. .В каждой |-й итерации содержимое регистра сдвига 5 сдвигаетс  в регистре сдвига 8 .на разр д вправо от аап той , а содержимое регистра сдвига 6 сдвигаетс  в блок сдвига 9.на + 1 (,i-+l) разр дов вправо от зап той. Дл  расй1ире 1 ни  интервала изменени  аргумента У повтор етс  перва  итераци  до тех пор, пока значение разности ( zj, - у; ) не станет больше единицы,- а затем перейти к следующим итераци м. После выполнени  -o-i-l двойнысх итераций или при равенстве единицы разности ( 2.1 ) процесс вычислени  прекращаетс , в регистре спвига 5 находитс  значение функции 2уй .в регистре сдвига 6 - значение функции 2, в регистре сдвига 7 - значение функции arc h у i Вычисление обратного гнперболического косинуса и одновременно функций и е. 2х в данном цифровом функциональном преобразователе производитс  аналогично; о.днако с единицей сравниваетс  разность (уь- .t, ). В этом случае на блок сравнени  11 подаетс  сигнал, определ ющий вычисление разности У}- Z-l После выполнени  Г 1 двойных итераций или при равенстве единицы разности (i-Zi) . процесс вычислени  прекращаетс , в регистре сдвига 5 находитс  значение функции 2уе, , в регистре сдвига 6 - знаV/1л чение функции в регистре 7 - значение функции Qr-chy Процесс вычислени  функции к л arch ц, иллюстрируетс  конкретным числовым примером дл  аргумен-. та -X 1,2, приведенным в таблице. Врем  вычислени  одновременно трех утшзайных функщй в предложенном цифровом фувкциовальном преобразователе значительно меньше времени вычислени  в известных и .равно з;ь.Ч8й1+12. Асинхронньп режим работы (прерывание процесса вычислени  при равенстве едиЕ1ИЦЫ разности содержаний регистров сдвига 5 и б) дополнительно сокращает врем  вычислени . Кроме того, асинхронный режим работы увеличивает .точность вычислени  без увеличени  числа итераций . Из данных таблицы видно, что погрешность вычислени  на первой тринадцатой итерации меньше, чем на второй тринадцатой итерации (точное значение обратного косинуса равно О,6223625О4). Предложенньй цифровой функциональный преобразовате ь значительно проще устройства , состо щего из устройства дл  вы- числени  обратного гиперболического синуса или iKocifflyca, устройства дл  вычислени  экспоненциальной функции, квадратора и устройства умножени . Кроме того, укааанные функции с помощью этих отдельных 7684 устройств вычисл ютс  Последовательно и врем  вычнслейи  как минимум а три раза больше, чем в предложенном цифровом функциональном преобразователе при сравнимых аппаратурных затратах. Предложенный преобразователь состоит иа простых цифровых стандартных элементов и известных схемотехнических решений с высокой степенью интеграции. Таким образом, он совмещает требовани  быстродействи , надежности, точности и аппаратурных затрат. Использование данного цифрового функционального преобразовател  дл  вычислени  указанных функций; также сократит расходы на разработку новых цифровых устройств дл  решени  тождественной задачи.The invention relates to the field of digital computing and can be used for hardware implementation of calculating the inverse hyperbolic sine cosine cosine and functions of the form 2 e and e. A device for calculating the reciprocal circular sine is known, comprising adders-subtractors, registers, a storage unit, an iteration counting unit, Three hero and control unit. This device is intended to calculate the hyperbolic function and f Ij. Closest to the proposed digital functional converter containing a memory block, four shift registers, a shift block, four adders-subtractors, with the outputs of the first, second, third adders-subtractors connected respectively to the first inputs of the first, second, third shift registers , the first outputs of which are connected respectively to the first inputs of the first, second, third adders-subtractors, the second output of the first shift register is connected to the first input of the fourth shift register, second The second output of the second shift register is connected to the first input of the shift unit, the outputs of which are connected to the inputs of the fourth adder-subtractor, the output of the fourth adder-subtractor is connected to the second input of the second totalizer-subtractor, the output of the memory block is connected to the second input of the third adder-subtractor, outputs The control ports are connected respectively to the Bxonovt memory unit and to the second inputs of the shift registers and the shift unit 2. This device is intended only for calculating the inverse hyperOolic cosine, but it allows the calculation of a number of other functions. The aim of the invention is the extension of the functionalities of hazards. by calculating functions of type 2y,. This goal is achieved by the fact that the converter contains bl ((1K with spinnoni), the first and second inputs of which are connected to the third outputs of the first and second shift registers, the first output is connected to the control inputs of the memory unit, the first and fourth adders, the second output - to the input of the control unit, and the output of the fourth shift register is connected to the second input of the first adder-subtractor. The drawing shows the proposed conversion of a spruce. The converter contains summators 1-4, registers sd yoke 5-8, shift unit 9, memory unit 1O, comparison unit 11 and control unit 12. The shift unit 9 is provided for shifting values in shift register 6 and can be performed either on the shift registers or on the matrix shifters. 10 memory can be made as a one-sided memory unit with random read by each clock pulse recorded at the same address two constant, 1 (1 + 2- /) and t- (1-2- /). Depending on the value of the signal from the comparison unit 11, the comparison unit 11 is output, for example, contains a digital comparison circuit The visibility of two codes with respect to the unit whose inputs are connected to the inputs of block 11. The first output through a trigger is connected to the first output of block 11, the second output of which is connected to the second output of block 11. Block 11 can also be configured as a series-connected totalizer-subtractor and a register, to the second input of which and to the second input of the adder of the subtractor, respectively, the inputs of block 11 ... are connected. The outputs of the register are connected with one group of inputs of the block of comparison of two codes, to the second group of inputs of which are supplied The appropriate unit. The outputs of the comparator unit are the outputs of the unit 11. The control unit 12 comprises, for example, a clock, counters, a distributor and logic elements ;. The converter works as follows. In a digital functional converter, a differential-subtraction and shift-based differential algorithm presented in the form of a recurrent system is implemented based on the operators of pseudodendia and pseudo-multiplication (performed by addition-subtraction and shift). relations, for example, for a binary number system with a fixed aapta for the inverse hyperbolic sine of UGG. .) - lgl, 2 41 npu | 2 -yj ,. pO, 0,1,1,2,2., .P, P -1 for | yr, .., () or for the inverse hyperbolic cosine Uo 2y Y, .Ura Up-Siye Z ,. , .Zj,) --о, о, 4, (, a, 2, ... n, n -1 npu | y - ZLUl J- (+ c)). N where h is the number of bits of the argument anH or y -chx 1 The peculiarity of the calculation of the inverse hyperbolic KocHfjyca is the need to repeat two times each iteration, since the sequence of constants E./j (2, 2) does not satisfy the condition of convergence of iterations of Encn-fb js: en (i-2-) en (1-2) 4 sn enO-.a} The algorithm for calculating the inverse hyperbolic sine and cosine differ only in the process of determining the next digit of a pseudo-partial or qv operator, in the first case it is calculated by with unit, differences 7-J -; In the second case, differences are (yV 2}. This determines that the structure is the same when calculating these functions, so only the order of the water operands in the digital block is changed. For this, block 11 is given a signal that determines whether the inverse is calculated or cosine. The inverse hyperbolic sine and us 2 and e in the digital functional converter are calculated in the following way. 568 Comparison unit 11 is given a signal that determines the difference calculation. Initially, the shift registers 5,7 and 8 are set to zero states, and the register p shift 6 is one unit. In shift register 5, the double value of the argument y sh is entered, and the multiplication is halved by a single-left-by-one transfer of the code. In any j / --th iteration, the clock pulses from the outputs of the control unit 12 shift the corresponding contents in the register, shift 8 and in the Savig 9 block, the results obtained and the contents of shift registers 5–7 to the corresponding inputs of the adders-subtractors, and also feed the second input of the summatter 3 bits of the next constant E. (j / l + (outputs toro subtractors 1-3, the results of operations are written down by the leading bits in the high bits of the shift registers 5-7 that are released during the shift and advanced to the beginning of these registers (in the direction of the lower bits). After completing pnc cycles, where gp 2 h V is the number of additional (protective) bits to compensate for the error of truncation of numbers during the shift, the shift registers contain the results of the j- th iteration. At the same time, the difference in the contents of the shift registers 6 and 5 and the result of comparing this difference with the unit in unit 11 of the comparison are found. If the difference is 2.1, the value of the next digit for the next iteration is 1 digit + 1. With the difference (2 |, -yj, - 1. the next digit digits ",;, f For q, + 1c the first output of the comparison block 11 is output a signal (for example, a zero level) defining addition in adders-subtractors 1 and 4 and supplying the next constant E () to the second input of the adder-subtractor 3. With f ,, -1 from the first output of the comparator unit 11, a signal is output (for example unit-level voltage.), which determines the subtraction in adders-subtractors x 1 and 4, and feeding the next constant 6yj, () to the second the input of the adder-subtractor 3.. At each | -th iteration, the contents of shift register 5 is shifted in shift register 8. to the bit to the right of the second one, and the contents of shift register 6 is shifted into shift block 9.in + 1 (, i- + l) digits to the right of comma. For 1, the interval of change of argument Y repeats the first iteration until the difference value (zj, - y;) becomes greater than one, and then proceed to the next iteration. After -oil double iterations or when the difference difference (2.1) is equal, the calculation process is terminated, in register In the shift register 6, the value of function 2, in shift register 7, the value of arc h у function i. However, the difference is compared with the unit (y, -, t,). In this case, the comparison unit 11 is given a signal that determines the calculation of the difference Y} - Z-l After completing T 1 double iterations or if the difference unit (i-Zi) is equal. the calculation process is terminated, the shift register 5 contains the value of function 2u, in shift register 6 the sign V / 1 of the function in register 7 is the value of function Qr-chy that -X 1,2 given in the table. The computation time of the three utzhzayny functions in the proposed digital inverter is much less than the computation time in the well-known and equivalent; CH8L1 + 12. An asynchronous mode of operation (interruption of the computation process with the equality of the unit difference of the contents of the shift registers 5 and b) further reduces the computation time. In addition, the asynchronous mode of operation increases the accuracy of the calculation without increasing the number of iterations. From the data in the table it can be seen that the calculation error at the first thirteenth iteration is less than at the second thirteenth iteration (the exact value of the inverse cosine is O, 6223625О4). The proposed digital functional transform is much simpler than a device consisting of a device for calculating the inverse hyperbolic sine or iKocifflyca, a device for calculating the exponential function, a quadrant and a multiplication device. In addition, these functions using these individual 7684 devices are calculated sequentially and the evaluation time is at least three times longer than in the proposed digital function converter at comparable hardware costs. The proposed converter consists of simple digital standard elements and well-known circuit solutions with a high degree of integration. Thus, it combines the requirements of speed, reliability, accuracy and hardware costs. Using this digital function converter to calculate the indicated functions; It will also reduce the cost of developing new digital devices to solve the same problem.

5,О625 . 5,4 . 2,84765625 5,О5 4,44946289 5,0625 3,406620025 1,023067475 4,4296875 4,31150346 0,67189497 4,98339843 3,789407337 0,882528693 4,67193603 3,330533792 1,О494О62О8 4,37994 4,5168131253,541944626 0,974868499 4,3756627153,324032015 1,051630700 4,4440324443,42871954 1,015312904 4,513470453,536704117 0,976766333 4,4782089633,481658977 0,996549986 4,4432229563,427470558 1,015752398 , 4,4605792953,454299 968 1,006279327 4,4780034323,481339992 0,996664040 4,4692573323,467753687 1,001503655 4,4779863003,481312825 0,996673575 4,473613273,4745167 О,999О9657 4,4692445073,467733842 1,001510665 4,4714267553,47112112 1,000305635 4,473610073,474511707 0,999098363 4,472517883,472815353 0,999702527 4,4714259567 3,471119827 1,ООО3061297 4,471971243,4719773 1,ООООО394 4,4725171343,472815OU1 0,9997021335, O625. 5.4. 2,84765625 5, О5 4,44946289 5.0625 3.406620025 1.023067475 4.4296875 4.31150346 0.67189497 4.98339843 3.79407337 0.882528693 4.67193603 3.330533792 1, O494O62O8 4.37637637 0.872528693 4.67193603 3.330533792 1, O494O62O8 4.37633723 4.37683337 0.87253674 3.67193753 3.305333673 5168131253.541944626 0.974868499 4.3756627153.324032015 1.051630700 4.4440324443.42871954 1.015312474 4144 by reference of the chief of a prophylactic director for the proxy , 454299 968 1,006279327 4,4780034323,481339992 0,996664040 4,4692573323,467753687 1,001503655 4,4779863003 making it all; 47112112 1,000305635 4,473610073,474511707 0.999098363 4.472517883.472815353 0.999702527 4.4714259567 3.471119827 1, OOO 3061297 4.471971243.4719773 1, LLC 414 14725171343721515151515151515151515151515155, General practice agency in the unified state of the art.

Claims (2)

Формула изобретени Invention Formula 11ифровой функцион льный преобразовйтель , содержащий блсж пам ти, четыре ре0 ,3375 1,20234375 0,6130371111-function functional converter containing blesh memory, four pe0, 3375 1.20234375 0.61303711 гистра сдвига, блок сдвига, nerbifie сумматора вычитател , причем выходы liepBor o, второго, третьего с;умматоров-Б1:1чг1тателей соединены соответственно с пе 1выми вхо10 ,4054641 10,8109282 10,5232467 10,7463893 10,6128587 10,7306412 10,66610273 10,60156426 10,63233587 1 0,60058734 10,61609152 10,63159570 10,623752564 10,615909428 10,619808063 10,623706698 10,621751666 10,623702883 10,6227258437 0,6217488044 10,6222369664 10,6227251284 10,6224809599 10,6222367914 10,6223588542 10,6224809170 968 дами первого, второго, третьего регистррв сдвига, первые выходы которых соединены соответственно с первыми входами перво-. Го, второго, третьего сумматоров-вычита- телей, второй выход первого регистра сдЬига соединен с первым входом четвертого регистра сдвига, -второй выход второго регистра сдвига соединен с первым входом блока сдвига, выходы которого соединены с входами четвертого сумматоравычитател , выход четвертого сумматора-вычитател  соединен со вторым входом второго сумматора-вычитател , выход блока пам ти соединен со вторым входом третьего сумматора-вычитател , выходы блока управлени  соединены соответственно с входом блока пам ти и со вторыми входами регистров сдвига и блока сдвига, отличающийс  тем, что, с целью расширени  функциональных возмож1 костей, вычислени  функций вида 2 у 6 , Q, он содержит блок cpaвнeни  первый и второй входы которого соединены с третьими выходами соответственно первого и второго.регистров сдвига, первьй выход соединен с входами управлени  блока пам ти, первого и четвертого сумматоров-вычитателей , второй выход - со входом блока управлени , а выход четвертого регистра сдвига соединен со вторым входом первого сумматора-вычитател . Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР № 478313, кл. Q Об F- 15/2О, 1973. shift horn, shift block, adder subtractor nerbifie, with outputs liepBor o, second, third c; ummators-B1: 1 hg1 of connectors are connected respectively with ne 1st input 10, 4054641 10.8109282 10.5232467 10.7463893 10.6128587 10.7306412 10, 66610273 10.60156426 10.63233587 1 0.60058734 10.61609152 10.63159570 10.623752564 10.615909428 10.619808063 10.623706698 10.621751666 10.623702883 10.6227258437 0.6217488044 6.6232366666666666666.688.66.666.66.6 10.6222367914 10.6223588542 10.6224809170 968 dami first, second, third shift register, the first outputs of which are connected respectively with the first inputs of the first. Go, the second, third adders-subtractors, the second output of the first register is connected to the first input of the fourth shift register, the second output of the second shift register is connected to the first input of the shift block, the outputs of which are connected to the inputs of the fourth equalizer, output of the fourth subtractor connected to the second input of the second adder-subtractor, the output of the memory unit is connected to the second input of the third adder-subtractor, the outputs of the control unit are connected respectively to the input of the memory unit and the second the inputs of the shift registers and the shift block, characterized in that, in order to expand the functional possibilities of the bones, to calculate the functions of the form 2 y 6, Q, it contains the equalization unit of the first and second inputs of which are connected to the third outputs of the first and second shifts. the output is connected to the control inputs of the memory unit, the first and fourth adders-subtractors, the second output is connected to the input of the control unit, and the output of the fourth shift register is connected to the second input of the first totalizer-subtractors. Sources of information taken into account in the examination 1, USSR Author's Certificate No. 478313, cl. Q About F- 15 / 2O, 1973. 2.За вка № 2174175/18-24, кл. G- 06 F 15/20, 07.02.77, по которой прин то решение о выдаче -авторского свидетельства .2. For the number 2174175 / 18-24, cl. G- 06 F 15/20, 07.02.77, according to which the decision to issue an author's certificate was made.
SU772482657A 1977-05-04 1977-05-04 Digital function converter SU684551A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772482657A SU684551A1 (en) 1977-05-04 1977-05-04 Digital function converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772482657A SU684551A1 (en) 1977-05-04 1977-05-04 Digital function converter

Publications (1)

Publication Number Publication Date
SU684551A1 true SU684551A1 (en) 1979-09-05

Family

ID=20707611

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772482657A SU684551A1 (en) 1977-05-04 1977-05-04 Digital function converter

Country Status (1)

Country Link
SU (1) SU684551A1 (en)

Similar Documents

Publication Publication Date Title
US4707798A (en) Method and apparatus for division using interpolation approximation
Garner Number systems and arithmetic
US3631230A (en) Binary arithmetic unit implementing a multiplicative steration for the exponential, logarithm, quotient and square root functions
US5105378A (en) High-radix divider
US3036775A (en) Function generators
US3591787A (en) Division system and method
GB1364215A (en) Divider
US3813529A (en) Digital high order interpolator
US3290493A (en) Truncated parallel multiplication
Pope et al. Multiple precision arithmetic
SU684551A1 (en) Digital function converter
US3311739A (en) Accumulative multiplier
GB802656A (en) Electronic digital computer
GB2116757A (en) Division apparatus
Gosling Design of large high-speed floating-point-arithmetic units
SU541171A2 (en) Binary split device
SU898423A1 (en) Binary number dividing device
SU748409A1 (en) Device for multiplying binary-decimal numbers
SU593211A1 (en) Digital computer
SU918946A1 (en) Digital logarithmic device
SU561184A1 (en) Device for calculating the root of the fourth degree
SU511590A1 (en) Device for dividing numbers
SU1283752A1 (en) Dividing device
SU1262487A1 (en) Device for extracting the fourth root
SU622087A1 (en) Sine and cosine function digital computer