SU578657A1 - Permanent memory - Google Patents
Permanent memoryInfo
- Publication number
- SU578657A1 SU578657A1 SU7402089020A SU2089020A SU578657A1 SU 578657 A1 SU578657 A1 SU 578657A1 SU 7402089020 A SU7402089020 A SU 7402089020A SU 2089020 A SU2089020 A SU 2089020A SU 578657 A1 SU578657 A1 SU 578657A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistors
- bit
- outputs
- buses
- pnp
- Prior art date
Links
Description
pa соответственно к разр дной шине X н чнслевой шине У.pa, respectively, to the bit bus X and the left tire U.
При подаче на входы 2-4 и б-8 адресного кода выборки на одной п числовых шин 13 возникает высокий уровень наир жепи , а на одной или более разр дны ч шин 16 создаетс режим высокого выходного соиротивлени . При наличии генератора тока как элемента св зи накопител выбранна числова шинаWhen the address code of the sample is fed to the inputs 2-4 and b-8, a high level of pressure is generated on one n numerical tires 13, and a high output matching mode is created on one or more bits of the tires 16. In the presence of a current generator as an element of communication of the accumulator, a numerical bus is selected.
13оказываетс соединенно с разр дными шинами 16 и базами ключевых транзисторов 14. Ключевые транзисторы открываютс и на выходах накопител по вл етс низкий уровень напр жени . Если св зь между выбранной числовой шиной 13 и разр дными шинами 16 отсутствует, т. е. генератор тока оборван, то соответствуюшие ключевые транзисторы 14 оказываютс закрытыми, что соответствует высокому уровню напр жени на выходах накопител . Таким образом, наличие или отсутствие генератора тока в качестве элемента св зи между числовыми и разр дными шинами накопител позвол ет записывать логические уровни «О и «1.13 appears connected to the bit buses 16 and the bases of the key transistors 14. The key transistors open and a low voltage level appears at the drive outputs. If the connection between the selected numerical bus 13 and the bit buses 16 is absent, i.e., the current generator is broken, the corresponding key transistors 14 are closed, which corresponds to a high voltage level at the drive outputs. Thus, the presence or absence of a current generator as an element of communication between the numerical and bit buses of the storage device allows recording the logic levels "O and" 1.
В схеме, приведенной на фиг. 2, при по влении на одной из числовых шии 13 высокого уровн напр жени база-эмиттерные переходы транзисторов 15 окажутс смешенными в пр мом направлении. Если разр дные шины, с которыми соединены колекторы транзисторов 15 и база ключеных транзисторов 14 находитс в режиме высокого выходного сопротивлени , ток коллекторов транзисторов 15 поступает в базу ключевых транзисторовIn the circuit shown in FIG. 2, when a high voltage level appears on one of the digital lines 13, the base-emitter transitions of the transistors 15 will be mixed in the forward direction. If the bit buses to which the collectors of transistors 15 are connected and the base of the connected transistors 14 is in the high output impedance mode, the collector current of the transistors 15 enters the base of the key transistors
14и на выходах накопител по вл етс низкий уровень напр жени . Отсутствие транзнсгоров между выбранными числовой шиной 13 и разр дными шинами 16 исключает отпирание транзисторов 14, что соответствует высокому уровню напр жени на выходах накопител 12. Таким образом, наличие или отсутствие транзисторов 15 в качестве элементов св зи между числовыми и разр дными шинами накопител позвол ет записывать логические уровни «О и «1.14 and a low voltage level appears at the drive outputs. The absence of transconnectors between the selected numerical bus 13 and the bit buses 16 eliminates the unlocking of the transistors 14, which corresponds to a high voltage level at the outputs of the accumulator 12. Thus, the presence or absence of transistors 15 as elements of the connection between the number and bit buses of the accumulator write logical levels “O and“ 1.
Предлол енное посто нное запоминаюш,ее устройство может быть реализовано по планарно-эпитаксиальной технологии, используемой при изготовлении полупроводниковых интегральных схем.The pre-molded constant memory, its device can be implemented by planar-epitaxial technology used in the manufacture of semiconductor integrated circuits.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU7402089020A SU578657A1 (en) | 1974-12-30 | 1974-12-30 | Permanent memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU7402089020A SU578657A1 (en) | 1974-12-30 | 1974-12-30 | Permanent memory |
Publications (1)
Publication Number | Publication Date |
---|---|
SU578657A1 true SU578657A1 (en) | 1977-10-30 |
Family
ID=20605036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU7402089020A SU578657A1 (en) | 1974-12-30 | 1974-12-30 | Permanent memory |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU578657A1 (en) |
-
1974
- 1974-12-30 SU SU7402089020A patent/SU578657A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0255880B2 (en) | ||
KR900008526A (en) | Semiconductor memory | |
US4369503A (en) | Decoder circuit | |
US4771194A (en) | Sense amplifier for amplifying signals on a biased line | |
US3914628A (en) | T-T-L driver circuitry | |
US3801965A (en) | Write suppression in bipolar transistor memory cells | |
EP0024894A1 (en) | Decoder circuit | |
US4127899A (en) | Self-quenching memory cell | |
US4858183A (en) | ECL high speed semiconductor memory and method of accessing stored information therein | |
SU578657A1 (en) | Permanent memory | |
US5239506A (en) | Latch and data out driver for memory arrays | |
US4196363A (en) | Open collector bit driver/sense amplifier | |
EP0031009B1 (en) | Multiple access memory cell and its use in a memory array | |
JPH0312488B2 (en) | ||
US5687127A (en) | Sense amplifier of semiconductor memory having an increased reading speed | |
US3441912A (en) | Feedback current switch memory cell | |
JPS6042551B2 (en) | semiconductor memory circuit | |
US4922411A (en) | Memory cell circuit with supplemental current | |
US3504350A (en) | Flip-flop memory with minimized interconnection wiring | |
US3876988A (en) | Associative memory | |
US3916394A (en) | High-speed random access memory | |
EP0131151B1 (en) | High-speed sense amplifier circuit with inhibit capability | |
SU566268A1 (en) | Integrated memory cell | |
SU1285531A1 (en) | Line decoder for storage | |
SU531277A1 (en) | Device for an address-bit sampling system 2.5 d |