SU530288A1 - Устройство дл контрол интегральных микросхем - Google Patents

Claims (2)

1. Устройство дл  контрол  интегральных микросхем содержит генератор 1 входных импульсов, выход которого соединен с входными зажимами провер емой интегральной микросхемы 2, с входными зажимами эталонной схемы 3, а также с запускающим входом интегрирующего усилител  4. Выходные клеммы провер емой интеграл ной схемы 2 соединены с входом схемы сравнени  5. Вычитающий вход схемы сравнени  подключен к выходным зажимам эталонной схемы 3. Выход схемы сравнени  5 соединен с входом остановки процесса инте рировани  усилител  4 и входом индикации пол рности блока 6 регистрации. Выход интегрирующего усилител  4 подключен к измерительному входу блока 6 регистрации. Устройство работает следующим образом. Импульсы с генератора 1 поступают одновременно на входные зажимы провер емой интегральной микросхемы 2, эталонной схемы 3 и на запускающий вход интегрирующе го усилител  4, который начинает вырабаты вать линейно возрастающее напр жение, достигающее к концу цикла регистрации опреде ленной величины, котора  регистрируетс  блоком 6. Е;СЛИ в течение цикла регистрации разность выходных параметров микросхемы 2 и эталонной схемы 3 превыщает величину на выходе схемы 5 сравнени , по вл етс  сигнал, который прекращает процесс интегр рованн . Блок 6 регистрации в этом случае отмечает уровень напр жени , при котором прекратилс  процесс интегрировани . Знак отклонени  параметров микросхемы 2 от эта лонной схемы 3 фиксируетс  блоком 6 регистрации путем подачи на вход индикации пол рности сигнала с выхода схемы S срав нени , Дл  испытани  интегральных схем, настроенных на основе элементов с различными типами проводимостей, могут использоватьс  двупол рные импульсы генератора входных импульсов. Испытуемые микросхемы могут испытыватьс  и без подключени  питающих напр жений. По величине показаний блока 6 регистрации и знаку отклонени  возможна разбраковка испытуемых микросхем по группам, при этом происходит контроль как статических, так и динамических параметров испытуемых интегральных микросхем. Формула изобретени  Устройство дл  контрол  интегральных микросхем, содержащее генератор входных импульсов, схему сравнени , блок регистрации и эталонную схему, входные зажимы которой подключены к выходу генератора входных импульсов, а выходные зажимы к вычитающему входу схемы сравнени , отличающеес  тем, что, с целью расщирени  функциональных возможностей устройства , в него введен интегрирующий усилитель , запускающий вход которого соединен с выходом генератора входных импульсов, вход остановки процесса интегрировани  подключен к выходу схемы сравнени , а выход соединен с измерительным входом блока регистрации , при этом вход индикации пол рности блока регистрации подключен к выходу схемы сравнени . Источники информации, прин тые во внимание при экспертизе: 1. Патент США № 3602809, кл. 324-57, 14.08.68,
2. 2.Авт.св.СССР№238236, G-06 F 15/46, 02.12.67.

   J

   J