SU525097A1 - Вычислительна система дл обработки данных - Google Patents

Description

(54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ДЛЯ ОБРАБОТКИ ДАННЫХ

I

Изобретение относ тс  к области вычис-пительной техники.

Известна вычислительна  система дл  обработки данных, содержаща  регистр имени входной переменной, регистр входной переменной , блок формировани  команд, устройство управлени , ключи и однотипные процессоры , каждый из которых содержит регистр приема, регистр выдачи, входное и выходное устройства приоритетного выбора, реги стр результата логической операции, регистр адреса св зей, ключи и вы.числительное уст-ройство .

Известные системы позвол ют организовать работу как в обычном, режиме мультипроцессорной обработки, когда каждый процессор самосто тельно выполн ет свою последовательность команд, так и в векторном режиме, когда все или часть процессоров работают синхронно, выполн   в определенный момент времени одну и ту же команду

С целью повышени  эффективности работь1 в предлагаемую вычислительную систему введены регистры признака управл ющей информации, признака результата логической

операции, признака массива, и в каждый процессор системы введены регистры активности входных данных, активности выходных данных, настройки оператора, имени, признака режима, признака модификации адреса св зей, модификации адреса св зей, настройки св зей выходов, коммутатор св зей оператора , сумматор адреса св зей, устройство сравнени , причем, выход регистра им.ени Входной переменной соединен с первым, вхо дом устройства сравнени  каждого процессора , второй и третий входы устройства сранени  соединены соответственно с выходами регистра адреса св зей и регистра признака модификации адреса св зей, выходы младших разр дов регистров адреса св зей и модификации адреса св зей через сумматор адреса св зей соединены с четвертым входом устройства сравнени , п тый вход которого соединен с инверсны.м выходом регистра признака управл ющей информации, выходы регистров признака результата логической операции и входной переменной через соответствующие первую и вторую группы последовательно соединенных ключей подключены соответственно к входу регистра модификации адреса св зей и входу регистра приема, управл ющие входы первых групп ключей подключены соответственно к npsiMOMy и инверсному выходам, регистра признака управп ющей информации, первые управл ющие вхо ды вторых групп ключей - к вы,ходу устройства сравнени  и информационному входу вхо ного устройства приоритетного выбора, вторые управл ющие входы, вторых групп ключей - КБЫХоду входного устройства приоритетного выбора и к первому входу регистра активности входных данных, входное устройство приоритетного выбора каждого процессора соедине но двухсторонними св з ми с входными ycTj:ofi ствами приоритетного выбора соседних процессоров , выход регистра приема через последовательно соединенные ключ, один управл ющий вход которого подключен к выходу регистра активности выходных данных, другой - к управл ющему выходу вы,числительного устройства и второму входу регистра активности входны.х данных, и коммутатор св зей оператора соединен с информационным, входом, вы.числительного устройства, вы.ход которого соединен со входами регистров выдачи активности выходных данных и результата логической операции, а через коммутатор св зей оператора своего процессора и через комм.утаторы. св зей оператора соседних процессоров - с вы.числительным.и устройствами соседних процессоров, вы.ход регистра настройки оператора соединен с управл ющим, входом коммутатора св зей оператора, выход настройки св зей выходов каждого процессора через ключ, управл ющий вход которого подключен к выходу регистра активности вы.ходны:х данных соединен с соответствующим входом, выходного устройства приоритетного вьг.бора и с одним кз управл ющих входов кл1та, через который с-ыходы. регистра вы,дачи и регистра результата логической операции соединены, соответственно с входам.и регистра входной переменной и регистра при нака результата логической операции, второй управл юиий вход ключа соединен с выходом , выходного устройства приоритетного выбора, выходы регистров и признака режим.а каж.дого процессора через кпюч, управл ющий вхо.ц которого подключен к выходу вы.ходиого устройства приоритетного вы.бо ра, соединены соответственно с входам.и ре гистров им.ени входной перем.енной и призна-ь ка управл ющей информации, первый вход per гистра активности выходных данны.х соединен с соответствующим, управл ющим выходом , вычислительного устройства, второй вход с выходом, выходного устройства, приоритетного вы.бора, которое подключено двухсторонними св з ми к выходным устройстаам. приоритетного выбора соседних процессоров, управл ющие входы, устройства сравнени , коМ мутатора св зей оператора и вычиспительно го устройства каждого процессора подключейы к соответствующим выходам блока формировани  команд, подклю41енного двухсторонними св з ми к устройству управлени , ynpaj л ющие входы, регистров адреса св зей, признана модификации адреса св зей, модификации адреса св зей, настройки оператора, настройки св зей выходов, имнни, признака режима каждого процессора и вход вьхходного устройства приоритетного вы.бора процессора с наим .еньшим вриоритетссйул соединены с соответствующими выходами устройства управлени , управл ющий вход входного устройства при)ритетного выбора процессора с наименьшил приоритетом подключен к выходу регистра приэ-т нака массива, выходы входного и Ызхходногр устройств приоритетного выбора процессора с наименьщим приоритетом соединены с сосП ветствующими входами устройства управлени , входы регистров имени входной переменной , признака управл ющей информации, приф- нака результата логической операции, переменной и признака массива через соответствующие ключи, управл ющие входь которых подключены к управл ющему выходу устройства управлени , соединены с информационным входом системы. Это дает возможность реализовать систему с использованием большого числа простых процессоров с единым микропрограммным блоком управлени  арифметическими и логическими операци ми и единым устройством управлени . Например, простейщий про цессор с микропрограммным управлением может состо ть из одноразр дного комбинаци онного сумматора, О1х.г ративных регистров операндов, нескольких вспомогательных триггеров , небопьщого числа погичес1шх элементов . Программа вычислений в векторном или коллективном режиме при этом задаетс  не последовательностью команд и адресов операндов , а набором операторов и организацией св зей между ними в соответствии с топологией решаемых задач. Все это позвол ет упростить программирование, организовать поточное выполнение вычислительного процесса , динамическую перестройку св зей между отде;ш 1ыми операторами задач, расположен ны чш Б различных процессорах и выполнение различных операций процессорами, а также сократить оборудование. На чертеже представлена схема вычислительиой системы. Она состоит из процессоров осуktecTBnflroiiuix .хранение и обработку информа|1ШИ , регистра 2 приема данных, содержаще го регистр 3 имени входной переменной, регистр 4 признака управл ющей информации, .регистр 5 признака результата логической операции, регистр 6 входной переменной, ре )гистр 7.признака массива ключей , Ьлока 9 формировани  команд, задающего рсрограмму линейного оператора, реализуемую процессором, устройства управлени  1О, управ71 кндего вводом , выводом и пересылкой данных и синхронизирующего работу всех устройств Каждый процессор содержит вычислительное устройство 11, в состав которого вход т блок 12 арифметических и логических операций и оперативные регистры 13, используемые дл  хранени  операндов и их признаков активности; регистр 14 приема, содержащий регистр 15 активности входных данных и слу жащий дл  приема и пересылки активных дан ных, поступающих в оперативны.е регистры. 13; регистр 16, содержащий регистр 17 активности вькодных данных и регистр 18 результата логической операции; коммутатор 19 св зей оператора, соедин ющий оперативные регистры 13 вычислительного устройств 11 с блоком. 12 и регистром. 16 своего про lieccopa и оперативным.и регистрами соседних процессоров в зависим.ости от кодов, содержащихс  в регистре 20 настройки оператора, а также от режима работы, устройства управлени  (ввод коэффициентов, ввод начальных условий, решение и т.п.;; регистра 21 имени , предназначенный дл  хранени  имени вы,ходной переменной и содержащий регистр 22 признака режим.а, указы.вающий в каком режи ме работает процессор в вычислительном (О) или управл ющем. (1); регистр 23 адреса св зей, используемый дл  хранени  кода адреса входной переменной, приним.аемой регистром 14; регистр 24 признака модификации адреса св зей; регистр 25 модификации адреса св зей , предназначенный дл  хранени  константы модификации адреса; сумматор 26 адреса св  зей; устройство сравнени  27, обеспечивающее сравнение кода им.ени входной перем.енной , .поступающего из регистра 3 имени вход ной переменной с кодам,и регистра 23 адреса св зей, в разр дах, определ емы.х кодам.и поступающими из блока 9 формировани  команд , и признаком управл ющей информации из регистра 4; регистр 28 настройки св зей выходов , устанавливающий св зь регистра 16, регис ра 18 результата логической операции, регистра 21 и регистра 28 признака режим.а; вход ное и выходное приоритетного выбора устрой ства 29 и 30, определ ющие последовательность ввода, вывода и передачи данных меж у регистром 2 и регистрам.и 14 и 16 проессоров . Схема также включает ключи 318; щину 39 адресных св зей; шину 40 имен; ины 41-45 св зей блоков внутри процессоов; щины 46-53, св зывающие блок 9, выоды ключей 38 и 37 и выходы устройства правлени  10 соответственно с управл юими входами устройства сравнени  27, с правл ющими входам.и ключей 31 и 32, с правл ющими входами регистров 23, 25, 0, 28, 21; шины управлени  54, 55, 56, в зывающие соответственно выходы крайних стройств 29 и 30 и вход крайнего устройтва ЗО с устройством, управлени  10; шиы . 57 и 58, св зывающие устройство управени  10 соответственно с блоком, 9 и клюами 8 J -г 8, ; информационны.й вход 5 9 сисемы .. Система работает следующим образом., В блоке 9 записана циклически повтор юща с  последовательность ком.ацд, определ юща  оператор обработки каждым вычислительным устройством. 11 активных операндов, содержащихс  в его оперативных регистрах 13, и пусть значение выходной переменной, полученное по окончании цикла работы, этой программы., записы.ваетс  в регистре 16, а результат логической операции - в регистре 18. При этом признак активности А в регистре 17 вькодной переменной регистра 16 приним .ает значение 1. Наприм.ер, программ.а, реализующа  универсальный разностный о.ператор , выполн ет последовательно умножение активной переменной, наход щейс  в первом оперативном регистре 13, на активное значение второго оперативного регистра 13 и записывает результат в третий оперативны.й регистр 13, присваивает результату признак активности А 1, суммирует полученны.й результат с содержимым, четвертого оперативного регистра 13; если оба операнда активны , записы,вает результат суммировани  в регистр 16, присваивает в регистре 17 признак активности выходной переменной А 1,, вычисл ет и запоминает значение результата логической операции в регистре 18, пересылает значение активных переменных регистров 16, через коммутаторы 19 в четвертый оперативньш регистр 13 соседнего снизу процессора, если в разр де тип олератора регистра 2О настройки оператора записана единица , или - во второй оперативный регистр 13 соседнего снизу процессора, если в раз:р де тип оператора регистра 20 записан нуль. Присваивает нуль признакам активности всех переменных данного процессора, участвующим, в обработке: Далее в оперативных регистрах 13 занесены начальные значени  перем.енных, коаффициенты и сам,и переменные и соответствукщим переменным, присвоены, признаки активности . В регистрах 21 имени процессоров, работающих в режиме вылислительного звена, за писань коды имен выходных переменных, а в регистре 22 нулевое значение (признак вьниспительного звена): в регистрах 21 про цессоров, вычислит ель ны.е устройства которых работают в режиме управл ющих звеньев , записаны, адреса модифицируемых входных перем,енных, а в регистре 22 - единичное значение (признак управл ющего звена); в регистрах 23 содержатс  нем.одифицирован ны,е коды имен входных перем,енны,х, значени  которых должны быть прин ты, соответст вующими р8гистрам,и 14; и пусть м,одифииированный адрес св зи, поступающий на один из входов устройства сравнени  27, образуетс  путем, логического сложени  содержим,о го м,ладшего разр да регистра 23 со значением регистра 25 модификации адреса св зей сумматором 26 адреса св зей; в регистрах 24 признака модификации адресных св зей тех процессоров, которы,е приним,аю-т дан ны.е лишь по условию от соответствующих уп равл ющих звеньев, записан признак 1, ука зывающий на модификацию св зи в регистре 23 этого процессора; в регистрах 20 настро ки оператора занесены настроечные коды., оп редел емые м,атрицей св зей и устанавливающие позиционную и временную св, зь соответствующих оперативных регистров 13 с регистром 14 данного процессора и с операТИВНЫ .МИ регистрами 13 соседних процессоров . В регистре 28 настройки св зей выходов наход тс  коды, устанавливающие св зи регистров 16 и регистров 21 ILMBHH с регистром , 2. По сигналу с шины. 58 устройства управ лени  10 через ключи 8 на входы регистра 2 поступают извне по шинам, 5 9 соответственно на регистр 7 значение признака м,ас сива, в регистры 3 и 4 - им.  входной переменной (им  последовательности переменных принадлежащих одном.у м.ассиву), признак управл юшей информ.ацик, в регистры. 5 и 6 результат .логической о.перации и значение входной переменной (перем.енных м,ассива), и затем из регистра 2 значение признака массива (М) поступает на вход устройства 29, код им.ени входной перем,енной (имени м,ассива) 3 - на входы, устройств 27, значение входной переменной 6 (последовательность переменных м,ассива) - на вход клю ча 37. Одновременно пусть на управл ющие (маскирующие) входы, 46 устройства .27 из блока 9 по .шине 46 поступает код, определ ющий , какие разр ды регистра 23 участвуют в операции сравнени , и значение признака управл ющей информации регистра 2. Признак управл ющей информ.ации регистра 4 маскирует (исключает из операции сравнени ) младший разр д всех устройств 27 и активизирует, подключает к операции сравнени  разрад признака модификации адреса св зей регистров 24 и 4 при единичном значении. Тогда на выходах 41 устройств 27 тех процессоров, содержимое регистра 23 адреса св зей которых, включа  разр д признака регистра м.одификации св зей 24, совпадает с кодом, имени входной перем.енной с 3 в разр дах, определ емы.х кодом 46 и содержимым, регистра 4, по в тс  управл ющие сигналы активности, которые поступ т в устройство 29. Выходные сигналы 42 устройств 29 активизируют одновременно при (поочередно при ) ключи 31 и 32, При этом, если признак управл ющей информации был равен единице (что указы.вает на то, что в регистре 5 результата логической операции находитс  код модификации адреса св зей), то откроетс  ключ 38, и значение (последовательность значений) через ключи 31 одновременно (последовательно) .запишетс  В соответствующие регистры. 25 модификации адреса св зей. Если же значение признака управл ющей информ.ации в регистре 4 было равно нулю, что указы.вает на то, что в регистре 2 находитс  значение перем.енной, которое необходимо передать в один или несколько процессоров , им.еющих одно и то же значение адреса , то сравнение происходит только в младщих разр дах устройства 27 (единица, поступающа  с инверсного выхода разр да 4 регистра 2 исключит разр д регистра модификации адреса св зей кода из операции сравнени ), откроетс  ключ 37, и значение переменной через ключи 32 поступит одновременно при (последовательно при ) в вы,бранны.е регистры, 14. Адреса в регистрах 23 выбираютс  таким, образом,, что дл  одних значений результата логической операции модифицированны,й адрес св зи совпадает с кодом, им.ени входной перем.енной, и тогда возможно поступление этой перем.енной на вход соответствующего входного регистра 14, а дл  других значений результата логической операции м.одифицированный адрес не совпадает с кодом, имени входной переменной, и тогда прием, значени  этой перем,енной становитс  невозможным; одноврем,енно сигналами , поступающими из устройств 29 по шинам , 42, будут установлены, в активное состо ние признаковые разр ды регистров 14, Последние активизируют по одному из управл ющих входов ключи 33. По сигналам. 43, пост1Т1ающим, из вычислительных устройств 11, откроютс  ключи 33, и содержимое тех регистров 14, которые им.еют активные приз наковые разр ды, регистра 15, через ключи 3 3 и коммутаторы 19 поступ т на заданные регистрами 20 настройки оператора входы оперативных регистров 13. Одновременно по сигналу 43 регистры 15 активности входны.х данных соответствующих регистров 14 вновь установ тс  в нулевое состо ние () и закроют ключи 33. При этом соответствующие оперативные регистры 13 перейдут в активное состо ние Затем, блоки 12 арифметических и логических операций обработают активные oneранды , содержащиес  в оперативных регистрах 13, в соответствии с оператором, задаваемим . блоком. 9 формирование команд. Полученные в вычислительных устройствах результаты вм.есте со значени м.и признаков активности А и признаком, результата логической операции запишутс  в регистрах 16, 17 и 18. Значени  признаков активности отработавших оперативных регистров 13 прим.у нулевое значение. Регистры 17 активизируютс  (). Содержимое регистров 16 по шинам 44 через комм.утаторы. 19 св зей one ратора поступит в оперативные регистры 13 соседних вы.числит9льны.х устройств. Номера этих оперативных регистров будут определены , кодами настройки регистров 20 настройки операторов. Одновременно выходной сигнал активных регистров 17 () через клю чи 34, управл емы.е регистрами 28 настрой ки о св зей выходов, активизируют входы. ключей 35 и устройств 30. Каждое вышесто  щее устройство, приори етного вьбора, нахо д щеес  в активном, состо нии, вырабаты.вает сигналы запрета передачи информации дл  всех нижесто щих устройств. По сигналу с шины 46, поступающем.у из устройства управлени  10 на вход крайнего выходного устройства 30, на выходе щины 45 первого активного вы.ходного устройства 30 по витс  управл ющий сигнал, к торый откроет его ключи 35 и 36. Им.  перем .енной 21, значение активной выходной перем.енной 16, имеющей старший уровень приоритета, соответственно по щинам. 40 и 39 поступ т в регистр 2. Одновременно сиг налом. с шины. 45 будет установлен в нулевое состо ние регистр 17 процессора, выдав шего выходную переменную. Затем, устройство 30 этого процессора возвратитс  в исход-80

ное пассивное состо ние, а к ючи 35 и 30 закроютс .

Сигнал запрета передачи информации, вьтрабатываем .ый этим, устройством приоритетного вы.бора нижесто щем.у устройству, исчезнет и право старшего приоритета будет переано следующем.у ближнем.у снизу активном.у роцессору. Значение каждой вы.ходной перем.енной, поступившей в регистр 2 по шине 4О, сопровождаем .ое значением, признака управл ющей информ.ации равным, О, пересы.лаетс  оттуда в регистры 14 тех процессоров, м.одифи рованныл адрес которых совпадает с име - «ременной, записанным в регистре 3 имени входной перем.енной. Каждое значение результата логической операции, поступившее в регистр 5 и сопровождаемое значе™ем признака управл ющей информации, поступает оттуда в регистр 25 соответствующих процессоров. По окончании передачи всех активных данных из регистров 16 на выходе 54 крайнего снизу устройства 30 по витс  сигнал окончани  процедуры пересылок данных. Затем, цикл работы снова повторитс . Настройка регистров 23, 24,25, 20,28,21,22 и блока 9 производитс  устройством . управлени  1О соответственно по ши 49г53, 57. По шине 55 устройство 29 ьщает сигнал окончани  приема .хтассива данНЫ .Х в процессор. о р м. у л а и 3 о б р е т г; и Вы.числительна  система дл. : обработки данных, содержаща  регистр н:.лени вхо.днок перем.енной, регистр входной переменной, блок форм.ировани  ком.анд, устройство пpaa eни , ключи и о.анотипны.е процессоры, каждый из которых содержит регистр приема, регистр выдачи. Входное и выходное устройства приоритетного вы.бора, регистр результата логической операции, регистр адреса св зей, ключи и вычислительное устройство, отличающеес  тем, что, с целью повышени  эффективности работы, систем.ы, в нее введены, регистры, признака управл ющей информации , .признака результата логической операции , признака массива, и в кажды.й процессор систем.ы введены, регистры, активности входных данных, активности выходны.х данных. настройки оператора, имени, признака режим .а, признака модификации адреса св зей, модификации адреса св зей, настройки св зей вы.ходов, комм.утатор св зей оператора, сум.матор адреса св зей, устройство сравнени . причем, выход регистра имени входной переменной соединен с первым, входом устройства сравнени  каждого процессора, второй и третий входы, устройства сравнени  соедине- ны соответственно с выходами регистра ад реса св зей и регистра признака модификации адреса св зей, вы,ходы. младших разр дов регистров адреса св зей и модификации адреса св зей через сумматор адреса св зей соединены с четвертым входом устройства сравнени , п тый вход которого соединен с инверсным выходом регистра признака управ л ющей информации, вькоды регистров признака результата логической операции и входной переменной через соответствующие первую и вторую группы последовательно соединенных ключей подключены, соответственно к Входу регистра модификации адреса св зей и Входу регистра приема, управл ющие входы первых групп ключей подключены соответственно к пр мому и инверсном.у вы.ходам. регистра признака управл ющей информации, пе вы.е управл ющие входы, вторых групп ключей к выходу устройства сравнени  и информационному входу входного устройства приори тетного выбора, вторы.е управл ющие входы вторых групп ключей - к выходу входного устройства приоритетного выбора и к первому входу регистра активности входных данНЫ .Х, входное устройство приоритетного выбо ра каждого процессора соединено двухсторонними СВЯЗЯМ.И с ВЫХОДНЫМ.И устройствам.и при оритетного выбора соседних процессоров, вы ход регистра приема через последовательно соединенны.е ключ, один ттравл кщий вход которого подключен к выходу регистра актив ности выходных данных, другой - к управл ющему выходу вы.числительного устройства и втором.у ВХОДУ регистра активности входНЫ .Х данных, и коммутатор св зей оператора соединен с информационным, входом вы.числительного устройства, выход которого соединен со входами регистров выдачи, активности выходных данных и результата логической операции, а через коммутатор св зей оператора своего процессора и через коммутаторы св зей оператора соседних процессоров - с вы.числительны.м.и устройствами соседних процессоров , выход регистра настройки оператора соединен с управл ющим входом коммутатора св зей оператора, выход регистра настройки св зей выходов каждого процессора через ключ, управл ющий вход которого подключен к выходу регистра активности выходных данных, соединен с соответствующим входом выходного устройства риоритетного выбора и с одним из управ ющих входов ключа, через который выоды регистра выдачи и регистра резульата логической операции соединены соотетственно с входами регистра входной еременной и регистра признака результата огической операции, второй управл ющий ход ключа соединен с выходом выходного стройства приоритетного выбора, вькоды реистров имени и признака режима каждого роцессора через ключ, управл ющий вход коорого подкпю ен к выходу вы.ходного устройтва приоритетного выбора, соединены соответственно с Входами регистров имени входной переменной и признака управл ющей информации , первьш вход регистра .активности выходных данных соединен с соответствуюим , управл ющим, выходом, вычислительного устройства, второй вход - с выходом, выходного устройства приоритетного выбора, которое подключено двухсторонними св з ми к Выходным, устройствам, приоритетного выбора соседних процессоров, управл ющие входы устройства сравнени , коммутатора св зей оператора и вычислительного устройства каждого процессора подключены к соответствующим , выходам, блока форм.ировани  команд, подключенного двухсторонними св з м.и к устройству управлени , управл ющие входы, регистров адреса св зей, признака модификации адреса св зей, модификации адреса св зей , настройки оператора, настройки св зей выходов, им.ени, признака режим.а каждого процессора и вход выходного устройства приоритетного вы.бора процессора с наименьщи г. приоритетом, соединены с соответствующими выходами устройства управлени , управл ющий вход входного устройства приоритетного вьгбора процессора с наименьщим. приоритетом подключен к выходу регистра признака массива, выходы, входного и выходного устройств приоритетного выбора процессора с наименьщим приоритетом, соединены, с соответствующими входами устройства управлени , входы регистров имени входной переменной , признака управл ющей информации, признака результата логической операции, входной перем.енной и признака м.ассива через соответствующие ключи, управл ющие входы которых подключены, к зотравл ющему ВЫ.ХОДУ устройства управлени , соединены, с инфор.-..,-«ионным, входом, системы. 4 1 f 50, , it