SU519871A1 - Устройство асинхронного сопр жени дискретных сигналов - Google Patents
Устройство асинхронного сопр жени дискретных сигналовInfo
- Publication number
- SU519871A1 SU519871A1 SU2047316A SU2047316A SU519871A1 SU 519871 A1 SU519871 A1 SU 519871A1 SU 2047316 A SU2047316 A SU 2047316A SU 2047316 A SU2047316 A SU 2047316A SU 519871 A1 SU519871 A1 SU 519871A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- node
- output
- frequency divider
- phase discriminator
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
1
Изобретение относитс к электросв зи и может использоватьс в системах передачи дискретных сообщений с асинхронным вводом информации.
Известно устройство асинхронного сопр жени дискретных сигналов, содержащее в передающей части последовательно соединенные управл емый делитель частоты, подключенный через узел выделени фронтов и фазовый дискриминатор к входу усредн ющего узла, и формирователь опорных сигналов, выходы которого соответственно подключены к второму входу фазового дискриминатора, а через первый узел регистрации, соединенный с информационным входом узла выделени фронтов, - к первому входу второго узла регистрации , па второй вход которого подана синхронна тактова частота, а в приемной части - последовательно соединенные управл емый делитель частоты и формирователь опорных сигналов, выходы которого подключены соответственно через фазовый дискриминатор , соединенный с узлом выделени фронтов, к первому входу управл емого делител частоты и к входу узла регистрации, второй вход которого соединен с входом узла выделени фронтов.
Однако известное устройство имеет сравнительно большие фазовые флюктуации фронтов посылок прин того сигнала, малую величину допустимой нестабильности тактовой частоты передаваемого сигнала и зависимость этих характеристик от статистических свойств сигнала.
Цель изобретени - повышение помехоустойчивости .
Дл этого в передаюшую часть введены формирователь импульсов границ «окна, схема И, запоминающий узел, узел записи и сумматор по модулю два, при этом выход усредн ющего узла через последовательно соединенные запоминающий узел и схему И подключен к второму входу управл емого делител частоты, выход которого через формирователь импульсов границ «окна подключен к первому входу схемы И, выход которой подключен соответственно к второму входу запоминающего узла и через узел записи к одному из входов сумматора по модулю два, другой вход которого соединен с выходом второго узла регистрации, а на третий вход схемы И и второй вход узла записи подана синхронна тактова частота. В приемную часть введены узел запрета, формирователь зоны нечувствительности , узел определени направлени подстройки, пороговый узел, делитель частоты и узел индикации, причем второй выход фазового дискриминатора через узел запрета подключен к другому входу управл емого делител частоты, выход которого через формирователь зоны нечувствительности подключен к третьему входу фазового дискриминатора , второй выход которого подключен к первому входу узла определени направлени подстройки, соединенного вторым входом с первым входом управл емого делител частоты, а первый выход узла определени направлени подстройки через делитель частоты, пороговый узел, соединенный также и с вторым выходом узла определени направлени подстройки, и узел индикации подключен к управл ющему входу узла запрета , при этом на первый вход узла индикации , третий вход порогового узла и второй вход делител частоты поданы хронирующие такты.
На фиг. 1 приведена функциональна схема передающей части устройства; на фиг. 2- функциональна схема приемной части устройства .
Устройство асинхронного сопр жени дискретных сигналов содержит в передающей части последовательно соединенные управл емый делитель 1 частоты, подключенный через узел 2 выделени фронтов и фазовый дискриминатор 3 к входу усредн ющего, узла 4, и формирователь 5 опорных сигналов, выходы которого соответственно подключены к второму входу фазового дискриминатора 3, а через первый узел 6 регистрации, соединенный с информационным входом узла 2 выделени фронтов, - к первому входу второго узла 7 регистрации, на второй вход которого подана синхронна тактова частота.
Выход усредн ющего узла 4 через последовательно соединенные запоминающий узел 8, схему И 9 подключен к второму входу управл емого делител 1 частоты, вход которого через формирователь 10 импульсов границ «окна подключен к первому входу схемы И 9. Выход схемы И 9 подключен соответственно к второму входу запоминающего узла 8 и через узел 11 записи к одному из входов сумматора 12 по модулю два, другой вход которого соединен с выходом второго узла 7 регистрации. На третий вход схемы И 9 и второй вход узла 11 записи подана синхронна тактова частота 13.
В приемной части устройство содержит последовательно соединенные управл емый делитель 14 частоты и формирователь 15 опорных сигналов, выходы которого подключены соответственно через фазовый дискриминатор 16, соединенный с узлом 17 выделени фронтов , к первому входу управл емого делител 14 и к входу узла 18 регистрации, второй вход которого соединен с входом узла 17 выделени фронтов.
Второй выход фазового дискриминатора 16 через узел 19 запрета подключен к другому входу управл емого делител 14 частоты, выход которого через формирователь 20 зоны нечувствительности подключен к второму входу фазового дискриминатора 16, второй выход которого подключен к первому входу узла 21 определени направлени подстройки, соединенного вторым входом с первым входом управл емого делител 14 частоты. Первый выход узла 21 определени направлени
подстройки через делитель 22 частоты, пороговый узел 23, соединенный также и с вторым выходо.м узла 21 определени направлени подстройки, и узел 24 индикации подключен к управл ющему входу узла 19 запрета. При
этом на первый вход узла 24 индикации третий вход порогового узла 23 и второй вход делител 22 частоты поданы хронирующие такты 25. Устройство работает следующим образом.
В фазовом дискриминаторе 3 определ етс фазовое рассогласование между фронтами входного сигнала, поступающими с выхода узла 2 выделени фронтов, и опорным сигналом , образованным формирователем 5. Импульсы фазового рассогласовани с выхода фазового дискриминатор 3 поступают на усредн ющий узел 4, а сигнал с выхода усредн ющего узла 4 - на запоминающий узел 8. При совпадении импульсов на входах схемы
И 9 сигнал подстройки с выхода запоминающего узла 8 проходит на вход управл емого делител 1 частоты, измен его коэффициент делени .
При этом фаза опорного напр жени и,
следовательно, стробирующих импульсов измен етс в сторону уменьщени фазового рассогласовани последних с серединой посылок абонентского сигнала. В первом узле 6 регистрации происходит стробирование посылок в наименее искаженной части - в середине и зат гивание полученных импульсов на полный тактовый интервал, т. е. регенераци сигнала. Затем регенерированный асинхронный сигнал поступает на вход второго узла 7
регистрации, где происходит стробирование асинхронного сигнала импульсами синхронной последовательности, имеющими большую частоту следовани , и зат гивание полученных импульсов на полный тактовый интервал.
Если выразить соотнощение частот исходного сигнала /инф и синхронной импульсной последовательности fcHHxp в виде правильной несократимой дроби, где
(v- /ииф fH
/синхр
и считать, что , то при регистрации асинхронного сигнала во втором узле 7 регистрации с помощью синхронных тактов, в полученном синхронном сигнале, рассматриваемом относительно исходной скорости, образуетс неискаженна область - «чистое окно . Сигнал, полученный на вьгходе второго
узла 7 регистрации, можно рассматривать как сигнал с синхронной скоростью/сшхр без фазовых искал ений. По информационному содержанию он отличаетс от исходного наличием определенного числа дополнительных посылок , дублирующих предшествующие. Основна и дублирующие посылка образуют «пару (удлиненные посылки). Если на приемном конце сформировать импульсную последовательность с частотой, соответствующей асинхронной скорости и простробировать ею прин тую синхронную последовательность в «чистом окне, то можно полностью восстановить переданный асинхронный сигнал. Информаци о фазе исходного сигнала дл приемного устройства заключена в «чистом окне. Дл работы используютс фронты синхронного сигнала, ближайшие к «чистому окну. Но приемное устройство молсет не отрабатывать изменение фазы «чистого окна, поскольку в сигнале фронтов, ближайших к «окну, может не быть. Это приводит к срыву синхронизма приемного устройства. Избавитьс от этого можно, создава фронты в синхронном сигнале вблизи границ «чистого окна. При этом используютс избыточные посылки в синхронном сигнале. На приемном конце «пары стробируетс один раз примерно в середине , т. е. стробируетс их лева или права половина. Если проинвентировать половину .пары, котора не будет стробироватьс на .у F F приемном конце, то информаци не тер етс , но в «чистом окне при этом формируетс фронт, который вызовет подстройку приемного устройства. Запоминающий узел 8 позвол ет производить подстройку управл емого делител 1 не в моменты по влени сигналов подстройки на выходе усредн ющего узла 4, а по команде с выхода схемы И 9. В формирователе 10 образуютс импульсы границ «чистого окна и подаютс на вход схемы И 9. На другой вход ее поступают импульсы синхронной последовательности, опре«ел„к щ .е положени фронтов в синхронном сигнале. Если фаза исходного сигнала изменилась в сторону отставани , то на выходе фазового дискриминатора 3 по витс сигнал рассогласовани и, пройд через усредн ющий узел 4, он фиксируетс в запоминающем узле 8. Подстройка управл емого д елител 1 пока не производитс . В схеме И 9 производитс сравнение положени импульсов левой границы «чистого окна с синхронным стробирующими импульсами при наличии в запоминающем узле 8 сигнала «отрицательной подстройки . Совпадение этих импульсов означает , что в синхроппом сигнале формируетс «пара, в которой можно проинвертировать левую половину. При этом середина «пары совпадает с импульсом левой границы «чистого окна и фронт в синхронном сигнале будет создан вблизи левой границы «окна. Импульс с выхода схемы И 9 производит подстройку управл емого делител 1, производит сброс запоминающего узла и записываетс в узле 11 записи. В последнем формируетс им пульс, который затем складываетс по моду лю два с левой половиной «нары в синхрон ном сигнале в сумматоре 12 по модулю два После подроизвод ее инвертирование, тройки уиравл емого делител 1 «чистое око в синхронном сигнале на выходе второго зла 7 регистрации смещаетс в соответствии изменением фазы исходного сигнала. В нриемной части исходна асинхронна корость восстанавливаетс . Узел 17 выделеи фронтов выдел ет фронты посылок синронного сигнала в виде узких имнульсов. ти имиульсы подаютс на вход фазового искриминатора 16, где сравниваетс их фаза с фазой опорного сигнала, имеющего зону нечувствительности , образованного формировател ми 15 и 20 соответственно опорных сигна .-.„лов и зоны нечувствительности. Сигналы под JJUB и C5U«I 1 ПСЧ .,. ... , ., строек с выхода фазового дискриминатора 16 поступают на управл емый делитель 14 частоты , мен его коэффициент делени . В результате подстройки фаза опорных сигналов и стробирующих импульсов мен етс в сторону уменьшени рассогласовани их с «чистым окном. В узле 21 определени направлени подстройки производитс анализ знака сигналов -,. ,„„глопп ма п-пг тГ1ГТТХОГ5ТТЛТЛЛС1 подстройки. Импульсы ведущего « правлени подстройки фазы подаютс на вход делител 22 импульсы подстройки противоположного направлени -на вход порогового узла 23. В пороговом узле 23 производитс подсчет числа импульсов подстройки фазы в обоих паправлени х за врем , определ емое хронирующими тактами. Причем импульсы подстроек в направлении, противоположном ведущему считаютс с больщим весом, так как импульсы подстроек ведущего направлени подаютс на вход порогового узла 16 через делитель 22. При превышении числа подстроек определенного порога срабатывает узел 24 индикации и на выход подаетс сигнал ТрГ о77°-ьюу а / ,,,,„ Л, п ПТТНПМ прета запрещаетс подстройка фазы в одном направлении. Формирование фронтов в синхронном сигнале вблизи сТойсГа а ет зн читеГнь 1 д устимой растройке частоты UU1,-. ..„ ..„, ,..,,.., сигнала абонента. Выигрыш обусловлен синхронной работой передающей и приемной частей устройства асинхронного сопр жени . Передающа и приемна части отслеживают фазу исходного сигнала одинаково, синхронно , причем приемна часть устройства получает информацию о фазе не с помощью фронтов информационного е - гнала, а с помощью фронтов, специально сформированных на передающем конце. Таким образом, работа приемпой части устройства пе зависит от случайных фронтов в информационном сигнале. Фазовые искажени фронтов посылок асинхронного сигнала, выдел емого на приемном конце, определ ютс шагом коррекции фазы. Шаг коррекции, определ емый коэффициентом делени i управл емого делител 14, можно сделать достаточно малым. Вводить
расстройку тактовой частоты сигнала относительно ее номинального значени не требуетс , так как в приемной части отслеживаетс фаза в обоих направлени х. Соотношение частот информации /инф и синхронной импульсной последовательности /«гахр
/инф Ш
/синхр
может мен тьс в очень широких пределах, причем, чем больше разница п-т, тем легче услови работы приемного устройства.
Узел 24 индикации выхода приемной части из синхронизма дает возможность легко контролировать ее исправность и уменьшает врем вхождени в синхронизм.
Claims (1)
- Формула изобретениУстройство асинхронного сопр жени дискретных сигналов, содержашее в передающей части последовательно соединенные управл емый делитель частоты, подключенный через узел выделени фронтов и фазовый дискриминатор к входу усредн ющего узла, и формирователь опорных сигналов, выходы которого соответственно подключены к второму входу фазового дискриминатора, а через первый узел регистрации, соединенный с информационным входом узла выделени фронтов ,- к первому входу второго узла регистрации , на второй вход которого подана синхронна тактова частота, а в приемной части - последовательно соединенные управл емый делитель частоты и формирователь опорных сигналов, выходы которого подключены соответственно через фазовый дискриминатор , соединенный с узлом выделени фронтов, к первому входу управл емого делител частоты и к входу узла регистрации, второй вход которого соединен с входом узлавыделени фронтов, отличающеес тем, что, с целью повышени помехоустойчивости, в передающую часть введены формирователь импульсов границ «окна, схема И, запоминающий узел, узел записи и сумматор по модулю два, при этом выход усредн ющего узла через последовательно соединенные запоминающий узел и схему И подключен к второму входу управл емого делител частоты, выходкоторого через формирователь импульсов границ «окна подключен к первому входу схемы И, выход которой подключен соответственно к второму входу запоминающего узла и через узел записи к одному из входов сумматора по модулю два, второй вход которого соединен с выходом второго узла регистрации , а на третий вход схемы И и второй вход узла записи подана синхронна тактова частота; в приемную часть введены узел запрета , формирователь зоны нечувствительности, узел определени направлени подстройки, пороговый узел, делитель частоты и узел индикации , причем второй выход фазового дискриминатора через узел запрета подключен кдругому входу управл емого делител частоты , выход которого через формирователь зоны нечувствительности подключен к третьему входу фазового дискриминатора, второй выход которого подключен к первому входу узла определени направлени подстройки, соединенного вторым входом с первым входом управл емого делител частоты, а первый выход узла определени направлени подстройки через делитель частоты, пороговый узел,соединенный также и с вторым выходом узла определени направлени подстройки, и узел индикации подключен к управл ющему входу узла запрета, при этом на первый вход узла индикации, третий вход порогового узла ивторой вход делител частоты поданы хронирующие такты.Фиг.1Ъьпод. асинхрон сигнал
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2047316A SU519871A1 (ru) | 1974-07-15 | 1974-07-15 | Устройство асинхронного сопр жени дискретных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2047316A SU519871A1 (ru) | 1974-07-15 | 1974-07-15 | Устройство асинхронного сопр жени дискретных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU519871A1 true SU519871A1 (ru) | 1976-06-30 |
Family
ID=20592061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2047316A SU519871A1 (ru) | 1974-07-15 | 1974-07-15 | Устройство асинхронного сопр жени дискретных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU519871A1 (ru) |
-
1974
- 1974-07-15 SU SU2047316A patent/SU519871A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3585298A (en) | Timing recovery circuit with two speed phase correction | |
US4464771A (en) | Phase-locked loop circuit arrangement | |
US4118738A (en) | Time base error corrector | |
SE439089B (sv) | Televisionsmottagare innefattande en linjesynkroniseringskrets | |
US4614973A (en) | Method and apparatus for generating timing pulses | |
US4561098A (en) | Receiver for FFSK modulated data signals | |
US4686482A (en) | Clock signal arrangement for regenerating a clock signal | |
SU519871A1 (ru) | Устройство асинхронного сопр жени дискретных сигналов | |
US3493866A (en) | Frequency stepped phase shift keyed communication system | |
US4276645A (en) | Receiver for simultaneously transmitted clock and auxiliary signals | |
US4227214A (en) | Digital processing vertical synchronization system for a television receiver set | |
US4224639A (en) | Digital synchronizing circuit | |
US3231829A (en) | Sync lock phase control | |
US3697690A (en) | Dual-mode phase-locked loop with dead zone phase detector | |
US4423520A (en) | Quantization circuit for image data transmission system | |
JPS6348471B2 (ru) | ||
US5832039A (en) | Data processing circuit | |
US4198659A (en) | Vertical synchronizing signal detector for television video signal reception | |
US3479598A (en) | System for phase locking two pulse trains | |
NL7906284A (nl) | Bitsynchroniseerstelsel voor impulssignaaloverbrenging. | |
US3991270A (en) | Circuit arrangement for line synchronization in a television receiver | |
GB1193477A (en) | Improvements in or relating to Timing Information Recovery Circuits | |
GB1171753A (en) | Phase Coherent Synchronization. | |
JPS585536B2 (ja) | 周期的パルス入力信号に従つて出力信号を同期させる回路配置 | |
DE2950973C2 (ru) |