SU435527A1 - Процессор для контроля цифровых схем - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники. Оно может быть использовано в системах автоматического контрол  интегральных схем, а также блоков и устройств средств вычислительной техники при их производстве и обслуживании.

Известны процессоры дл  систем автоматического контрол  цифровых схем, содержащие арифметико-логическое устройство, соединенное с микропрограммным устройством управлени , регистр адреса, регистр кода операции , регистры операндов, выход первого регистра операндов через первый коммутатор и первый выход второго регистра операндов соединены с соответствующими входами арифметико-логического устройства, выход которого подключен ко входу буферного регистра , первый выход которого соединен с первым входом второго регистра операндов, выход которого подключен к информационному выходу процессора, регистр индикации с .подключенными к нему индикаторами, устройство управлени  регистром индикации. Первый выход микропрограммного устройства управлени , первый выход регистра кода операции и выход регистра адреса соединены соответственно с синхронизирующим, кодовым и адресным выходами процессора и соответствующими входами устройства управлени  регистром индикации. Первый вход

процессора лодключен к первому входу микропрограммного устройства управлени , второй вход которого соединен со вторым выходом регистра кода операции, а второй выход - с первым входом первого коммутатора.

Такие процессоры расчитаны на использование в качестве источника программ непосредственно устройства ввода с перфоленты

.или накопител  на магнитной ленте или каких-либо других устройств внещней пам ти. Данный способ программировани  позвол ет обойтись без оперативного запоминающего устройства (ОЗУ), но нар ду с этим обеспечивает рещение лищь достаточно простых задач контрол  и исключает возможность использовани  быстрых нестартстопных устройств внешней пам ти, так как длительность р да операций контрол  (измерени  параметров ) и вывода (печать) существенно превыщает врем  цикла выдачи информации этими устройствами. Известные процессоры ЦВМ, управл емые программой из ОЗУ, обладающие алгоритмической универсальностью

и позвол ющие использовать быстрые устройства внешней пам ти, не могут программироватьс  пр мо от устройств ввода, т. е. без ОЗУ и оказываютс  слишком дорогими дл  большинства простых и массовых задач контрол .

Целью изобретени   вл етс  создание лроцессора , программное управление которым возможно как непосредст1венно от устройств ввода и внешней пам ти, так и от ОЗУ, и структура и состав оборудовани  которого может измен тьс  в зависимости от вида унравлени  и характера решаемых задач контрол .

Целью изобретени , кроме того,  вл етс  обеспечение универсальности процессора в отношении номенклатуры и числа подключаемых устройств внешней пам ти или ввода используемых в качестве средств программного управлени , и сокраш,ение его оборудовани  по сравнению с известными устройствами, выполн ющими функции процессора в системах автоматического контрол .

В предложенный процессор введены регистр адреса команды, регистр длины формата команды, информационный регистр пам ти , адресный регистр пам ти, устройство анализа запросов, приоритетное устройство, устройство сдвига, коммутаторы и микропрограммный блок управлени , соединенный с микропрограммным устройством управлени , второй выход которого подключен к первому входу второго коммутатора, второй вход которого соединен с информационным входом процессора. Выход второго коммутатора нодключен к первому входу регистра кода операции , ко второму входу второго регистра аперандо:в, ко входам регистра адреса и первого регистра операндов и к первому входу регистра длины формата команды, выход которого соединен со вторым входом первого коммутатора, второй и третий входы - соответственно с третьим выходом микропрограммного устройства управлени  и вторым входом буферного регистра. Первый и второй выходы устройства управлени  регистром индикации подключены соответственно к первым входам третьего и четвертого коммутаторов , вторые входы которых соединены соответственно с информационным выходом процессора и -первым выходом регистра индикации . Выход третьего коммутатора подключен к первому входу регистра индикации, выход четвертого коммутатора соединен с информационным входом процессора. Первые входы п того и шестого коммутаторов соединены соответственно с первым и вторым выходами .микропрограммного блока управлени , три входа которого соединены соответственно с синхронизирующим, адресным и кодовым выходами процессора, четвертый вход - с первым входом процессора, второй вход которого подключен к первому входу устройства анализа запросов. Второй вход последнего подключен к третьему выходу микропрограммного блока управлени . Первый выход устройства анализа запросов соединен с первым входом приоритетного устройства, второй - с  ервым входом информационного регистра пам ти, первый выход которого подключен ко второму входу приоритетного

устройства и второму входу регистра индикации . Второй выход последнего соединен с первыми входами устройства сдвига и адресного регистра пам ти, второй сход которого подключен К выходу приоритетного устройства , третий вход - к первому выходу устройства сдвига, второй выход ксторого соединен со вторым входом регистра кода операции. Информационный выход процессора соединен

со вторым входом информационного регистра пам ти, второй выход которого подключен ко второму входу устройства сдв;1га. Третий выход информационного регистра пам ти, выходы адресного регистра пам ти и регистра адреса команды через шестой коммутатор, второй вход которого соединен с первым выходом буферного регистра, подключены к Tj eTbему входу первого коммутатора, к информационному входу процессора и ко второму входу п того коммутатора, выход которого соединен со входом регистра адреса команды, с третьим входом информационного регистра пам ти и с четвертым входом адресного регистра пам ти. Микропрограммный блок управлени , информационный регистр пам ти и адресный регистр пам ти соединены с соответствующими входами и выходами процессора . Ца фиг. 1 приведена блок-схема системы

автоматического контрол , основанной на минимальной модификации процессора, состо щей только из одного центрального МОдул ; на фиг. 2 - блок-схема системы, построенной на основе расширенной модификации процессора , включающей центральный модуль и модуль расширени ; на фиг. 3 - блок-схема расширенной модификации процессора; на фиг. 4 - структура и форматы ко.манд процессора .

Система контрол  (см. фиг. 1), основанна  на минимальной модификации процессора содержит центральный модуль 1 с шинами сопр жени  2, различные устройства ввода и внешней пам ти 3, используемые в качестве

источников программ системы, устройства вывода и проблемно-ориентированные устройства контрол  4. Подключение всех устройств

3и 4 к центральному модулю 1 осуществл етс  через шины сопр жени  2 стандартным образом . Состав и номенклатура устройств 3 и

4определ етс  конкретными задачами и услови ми применени  системы контрол .

Расширенна  модификаци  процессора состоит из центрального модул  1 и -модул  расширени  5. Система контрол , основанна  на этой модификации (см. фиг. 2) помимо всех перечисленных ранее устройств содержит также оперативную нам ть 6. Устройства ввода и внешней пам ти 3 в этой систе.ме могут использоватьс  как непосредственно дл  программного управлени  процессором, так и в качестве средств загрузки программ в оперативную пам ть 6. В систему шин сопр жени  2 центрального

модул  1 (см. фиг. 3) с устройствами 3, 4

вход т: кодовый выход 7 процессора, адресный выход 8, информационный выход 9, синхронизирующий выход 10, информационный вход 11, первый вход процессора (шины ответов готовности) 12. Каждый вход и выход процессора представл ет собой набор ш.нн сопр жен-Я. Полный кодшлект шкн обеспечивает стандартную форму св зи процессора с внешними устройствами 3, 4 систедты. и, в частности селекцию заданного устройства, обмен управл ющей информацией -и данными, управление операци ми во внешних устройствах ., синхронизацию работы этих устройств и процессора.

Подключение внешних устройств к шинам сопр жени  осуществл етс  через их местные устройства управлени  (адаптеры), в функции которых вход т согласование форматов информации, параметров сигналов, обнаружение ошибок в информации и т. TI.

В состав центрального модул  1 процессора входит коммутатор 13, предназначенный дл  подключени  инАормационного входа 11 процессора к остальным элел-гентам, принимающим байты команд и данных от устройств 3, 4. К таким элементам относ тс  регистр длины формата команды 14, который хранит число прин тых от устройств 3 байтов текущей коман.ды переменного формата; регистр кода операции 15 и регистр адреса 16, предназнаиенные дл  запоминани  и выдачи на выходы 7 и 8 процессора полей кода операции и адреса команды; первый 17 и второй 18 регистры операндов,   .гт ю1циес  регистрами apифмeтикo-лoги ecкoгo лстройства. а также используемые дл  промежуточного хранени  принимаемых с информационного входа и выдаваемых на выход 9 данных при обмене с внешними устройствами. В состав центрального модул  вход т также пепвый тсололутатор 19, обеспечивающий использование арифметико-логического устройства 20 дл  уменьшени  на едвдицу содержимого регистра 14 при счете принимаемых байтов команды и дл  операций с адресами в модзле расширени  5; буферный регистр 21 результатов операций , выполн емых в арифметико-логическом устройстве 20; микропрограммное устройство управлени  22, обесцечивающ,ее выдачу управл ющих сигналов, необхо.димых дл  вьгпол-нени  команд, во все элементы центрального модул  и на синхронизирующий выход 10 процессора.

Работа устройства управлени  22 определ етс  в процессе выполнени  команды кодом в регистре 15, индикаторами результатов устройства 20, состо нием регистра 14 и сигналами окончани  операций во внешних устройствах, полуппе-гымн по входу 12 процессора ,

Дл  вывода результатов контрол  и оперативного хранени  про -ожуточных результатов в центральном модуле процессора имеетс  также регистр йндк :ации 23, управл ющий цифровыми индикаторами 24 пульта. Этот

регистр подключен к шинам сопр жени  на правах внещнего устройства. Прием информации в регистр 23 с информационного выхода 9 -процессора и выдача ингЬормации из этого регистра на информационный вход 11 процессора производитс  через третий 25 и четвертый 26 коммутаторы. Выбор заданного байта в регистре 23 и обеспечение выдачи информации на выход 9 и вход 11 производитс 

устройством управлени  27 регистрол индикации .

В расширенном процессоре (см. фиг. 3), образованном соединением центрального модул  1 и одул  расширени  5, дл  св зи с

внешними устройствам нспользуетс  та же систе та шин, что и в минимальном Процессоре , Доцолнительной группой шин  вл ютс  шины запросов на прерывание (второй вход 28 пропессора), которые служат дл  сигнализации л томентов окончани  операций в медленны внепгних устройствах, и обмен информацией с которыми осуществл етс  через систему прерываний.

В состав модул  растпирени  5 вход т  дррсный регистр пам ти 29. информационнный регистр пам ти 30, регистр адреса команды 31. Обмен информацией между регистрами , а выдача информации на информационный вход 11 процессора и в арифметико-логическое устройство 20 производитс  чорез п тый 32 и птестой 33 ко тмутаторы. Через эти коммутаторы обеспечиваемс  также засылка пнфорлтации из буферного регистра 21 в любой из указанных регистров. Св зи регистров 29-31 с коммутатором 19 и регистром 21 позвол ют использовать арифИгетико-логическое устройство цен рального модул  дл  увеличени  на единшту содержимого любого из них, что требуетс  при образоватии адреса следуютпей ко .-андьт, ав оиндексации и в некоторых других опеп ттипх МОДУЛЯ расширени . Регистр индккатт .- 23 в расцгирениом процессоре служит также дл  х-ланени  страницы оперативной пам ти

6, к которой производитьс  обращение, ипдекс в команде индексап,ни, а также управл ющ .его слова (начальный адрес оперативной пам ти и число передаваемых байто ) совмещенного с процессором канала пр мого

доступа. С этой целью выходы регистра 23 св заны со входами адресного регистра пам ти 29, а его входы - с инфор,гационным регистром пам ти 30. В состав модул  расширени  вход т также

устройство сдвига 34. предназначенное дл  формиповани  адресов в регистре 29 путем соединени  номера страницы, содержащегос  в регистре 23. и адреса из команды (в регистре 30) с необходимым сдвигом, в зависи ос .ти от вида адресации пам ти (до одного бита, до четырех битов, или до одного байта ; Микропрограммный блок управлени  35, вырабатываюлций наборы управл ющих сигналов дл  обращени  к слеративной пам ти, пыполнени  операций в модуле расширени  и запуска устройства управлени  32 центрального модул ; устройство анализа запросов 36, которое обеспечивает распределение по классам и запоминание в регистре 30 запросов на прерывание программы, получаемых от внешних устройств; приоритетное устройство 36, которое выбирает среди зафиксированных в регистре 30 запросов запрос высшего приоритета и формирует в регистре 29 адрес начала подпрограммы, обслуживающей этот запрос. Основной исходной информацией дл  блока управлени  35  вл етс  значение кода операции в регистре 15 и признаков адресации в регистрах 16 и 30. Предлагаемый процессор работает следующим образом. Центральный модуль 1 обеспечивает выиолнение команд следующих типов (см. фиг. 4): Тип I. Команды переменного формата, содержащие непосредственные операнды длиной от 1 до 16 байтов, служащие дл  передач информации во внешние устройства (в том числе в регистр индикации 23), выполнени  операций во внешних устройствах, а также операций анализа принимаемой от них информации (сравнение на равенство, сравнение с пределом, проверка на нуль по маске, проверка на единицу по маске и т. п.). Тип П. Команда фиксированного формата (два байта), предназначенна  дл  обмена информацией размером в 1 байт между внешними устройствами и регистрами 17, 18 операндов центрального модул , выполнени  операций во внешних устройствах, а также некоторых операций управлени  центрального модул . Тип III. Команда переменного формата «Выполнение микропрограммы. Эта команда задает выполнение от 1 до 16 микрокоманд форматом в 1 байт. В ней могут быть использованы микрокоманды управлени  пор дком следовани  команд (условный пропуск команды или последовательности команд), микрокоманды операций с индикаторами результатов арифметико-логического устройства 20, а также микрокоманды обмена информацией между регистрами 17, 18, 23 ,и операций в устройстве 20. К числу последних относ тс  логические онерации «И, «ИЛИ, «НЕ, а также сдвиги, сравнение, сложение с фиксированной зап той в дополнительном коде. Больщинство этих операций возможно с операндами длиной 1,4 или 8 бит. Длина и адрес операнда в регистрах 17, 18, 23 задаютс  специальным полем микрокоманды . В минимальном процессоре (один только центральный модуль) возможно выполнение всех указанных типов команд. Прием каждой команды программы от источника программ осуществл етс  последовательно-параллельно (побайтно) через информационный вход 11 процессора. Обработка прин того байта команды включает обычно две фазы: распределение и выполнение операции. В фазе распределени  с помощью второго коммутатора 13 байт засылаетс  в один из регистров 14-18. Выбор регистра определ етс  текущим состо нием микропрограммного устройства управлени  22. После засылки прин того байта в заданный регистр состо ние этого устройства измен етс  таким образом, чтобы определить регистр, в который должен быть помещен следующий байт. Новое состо ние устройства 22 определ етс  его предыдущим состо нием и кодом выполн емой команды в регистре 15. Дл  определени  конца команды В командах переменного формата используетс  регистр 14, -который вместе с арифметико-логическим устройством 20 и буферным регистром ,21 образует счетчик байтов информационного пол  в командах типа I и пол  микрокоманд в команде типа III. В фазе распределени  любого байта указанных полей содерлсимое регистра 14 уменьшаетс  на единицу. Момент его равенства нулю фиксируетс  микропрограммным устройством управлени  22 как конец команды. При этом устройство 22 возвращаетс  в исходное состо ние, при котором следующий байт помещаетс  в регистр 15. В команде фиксированного формата типа II последовательность состо ний устройства 22, в том числе момент перехода в исходное состо ние, жестко определ етс  логикой самого устройства . Фаза выполнени  представл ет собой набор действи , реализующих непосредственно задаваемую командой операцию, и существует дл  всех байтов команд, начина  со второго. Последовательность и характер этих действий задаютс  кодом в регистре 15 и управл ющими сигналами устройства управлени  22. Если операци  предусматривает обмен информацией с внешним устройством, то устройство 22 обеспечивает выдачу необходимых сигналов запуска операции в этом устройстве через синхронизируюший выход 10 процессора и производит обмен, использу  шины информационного выхода 9 или входа 11 процессора . На врем  зан тости шин 9, 11 или выполнени  операции во внешнем устройстве запуск источника программ (также через шины выхода 10) задерживаетс . Момент окончани  операции сигнализируетс  внешним устройством через шины первого входа 12 процессора. Расширенный процессор образуетс  добавлением к центральному модулю 1 модул  расширени  5. При этом набор выполн емых роцессором команд пополн етс  командами типа IV, адресующими оперативную пам ть (см. фиг. 4). Часть команд этого ти1па служит л  арифметической и логической обработки информации. В таких командах разр д-модиикатор определ ет способ интерпретации адреса пам ти и формат операнда. Если этот азр д содержит «О, то операндом  вл етс  айт и исполнительный адрес операнда рассматриваетс  как адрес байта в оперативной пам ти (вторым операндом  вл етс  байт, содержащийс  в регистре 18). Если этот разр д содержит «1, то длина операнда (1 или 4 бита) задаетс  специальным триггером , вход щим в блок управлени  35, который предварительно устанавливаетс  в требуемое состо ние одной из модификации команды типа П. При этом исполнительный адрес операнда .восвринимаетс  соответственно как адрес бита или тетрады битов в оперативной пам ти. Друга  группа команд типа IV  вл етс  командами управлени  и индексации, оперирующими с информацией фиксированного формата, равного двум байтам (безусловный переход, засылка индекса в регистр 23, индексаци  заданной  чейки пам ти, счет в заданной  чейке пам ти, обращение к подпрограмме и т. п.).

Все команды типа IV обеспечивают два способа адресации оперативной пам ти: постраничную пр мую и косвенную. Вид адресации определ етс  разр дом признака адресации в команде.

Дл  большинства команд типа IV возможна автоиндексаци , котора  имеет место тогда , когда в команде указан адрес одного из автоиндексных регистров (первые 16 байтов каждой страницы оперативной пам ти), используемый как косвенный адрес.

Действи  модул  расщирени  при выполнении программы из оперативной пам ти складываютс  в общем случае из четырех фаз: выборки команды, косвенной адресации, автоиндексации и выполнени .

Фаза выборки существует дл  каждой команды. Во врем  этой фазы микропрограммный блок управлени  35 обеспечивает запуск операции в оперативной пам ти, выдачу адреса байта команды из регистра 31 в регистр 29 И прием байта команды в регистр 30. В конце этой фазы содержимое регистра адреса команды 31 увеличиваетс  на единицу с помощью арифметико-логического устройства 20. Если имеет место команда типов I- 1П, то наход щийс  в регистре 30 байт команды передаетс  на информационный вход 11 процессора и обрабатываетс  в центральном Модуле 1 так, как это описано ранее. Если имеет место команда типа IV, то дл  ее первого байта справедливо все то же. Обработка второго байта может включать в себ  дополнительные фазы. В фазе косвенной адресации микропрограммный блок управлени  35 обеспечивает выборку исполнительного адреса из оперативной пам ти, который помещаетс  в perncTip 30. Если команда требует автоиндексации, то далее выполн етс  обращение к пам ти дл  выборки содержимого автоиндексного регистра. Прин тое в регистр 30 значение индекса увеличиваетс  на единицу (с помощью устройства 20) и возвращаетс  в оперативную пам ть. Затем начинаетс  фаза выполнени . Устройство 35 обеспечивает передачу адреса операнда из регистра 30 в

регистр 29 и производит обращение к па-м ти. При этом в зависимости от заданной длины операнда устройство 34 сдвигает (При передаче из регистра 30) адрес в регистре 29 на требуемое число разр дов вправо. Одновременно это устройство формирует в регистре кода операции 15 поле длины и адреса операнда так, чтобы получить одну из микрокоманд , используемых в команде типа III.

Прочитанный в регистре 30 байт выдаетс  из этого регистра на щины информационного входа 11 Процессора и принимаетс  в один из регистров 17, 18. Затем блок управлени  35 производит запуск устройства управлени 

22, и центральный модуль выполн ет операцию в соответствии с кодом в регистре 15. Если операци  требует записи в оперативную пам ть, то по окончании работы центрального модул  модуль расщирени  принимает байт

данных из регистра 18 в регистр 30 и производит обращение к пам ти.

Действи  модул  расширени  при прерывании программы составл ют фазу прерывани . Эта фаза возможна дл  большинства команд

после заверщени  фазы выполнени . В начале фазы прерывани  все запросы, поступающие на второй вход 28 процессора сгруппированные устройством анализа запросов 36 в соответствующие классы, запоминаютс  в регистре 30. Далее состо ние этого регистра анализируетс  приоритетным устройством 37, которое выдел ет класс высшего приоритета, устанавливает в регистре 29 адрес байта оперативной пам ти, с которого начинаетс  подпрограмма , обслуживающа  данный класс, и запускает фазу выборки команды.

Дл  работы с быстрыми внешними устройствами расширенный процессор имеет совмещенный с ним канал пр мого доступа к оперативной пам ти. В режиме пр мого доступа может быть использовано любое из внешних устройств, подключенных к шинам сопр жени  процессора. Этот режим обеспечиваетс  одной из модификаций команды типа И.

Предварительно в регистр 23 с помощью Команды типа I заноситс  управл ющее слово канала. В процессе выполнени  команды обмена в режиме пр мого доступа управление всеми действи ми центрального модул  и

модул  расширени  Осуществл етс  микропрограммным блоком управлени  35.

Предмет изобретени 

Процессор дл  контрол  цифровых схем, содержащий арифметико-логическое устройство , соединенное с микропрограммным устройством управлени , регистр адреса, регистр кода операции, регистры операндов, выход

первого из которых через первый коммутатор и первый выход второго регистра операндов соединены с соответствующими входами арифметико-логического устройства, выход которого подключен ко входу буферного регистра , первый выход которого соединен с первым входом второго регистра операндоъ, выход которого подключен к информационному выходу процессора, регистр индикации с подключенными к нему индикаторами, устройство управлени  регистром индикации, первый выход микропрограммного устройства управлени , первый выход регистра кода операции и выход регистра адреса соединены соответственно с синхронизирующим, кодовым и адресным выходами процессора и соответствующими входами устройства управлени  регистром индикации, первый вход процессора подключен к первому входу микропрограммного устройства управлени , второй вход которого соединен со вторым выходом регистра кода операции, второй выход - с первым входом первого коммутатора, отличающийс  тем, что, с целью расширени  функциональных возможностей процессора, в него введены регистр адреса команды, регистр длины формата команды, информационный регистр пам ти, адресный регистр пам ти , устройство анализа запросов, приоритетное устройство, устройство сдвига, коммутаторы и мик1ропрограммный блок управлени , соединенный с микропрограммным устройством управлени , второй выход которого подключен к первому входу второго коммутатора , второй вход которого соединен с информационным входом процессора; выход второго коммутатора подключен к первому входу регистра кода операции, ко в орому входу нторого регистра операндов, ко входа га регистра адреса и первого регистра операндов и к первому входу регистра длины формата команды , выход которого соединен со вторым входом первого коммутатора, второй и третий входы - соответственно с третьим выходом микропрограммного устройства управлени  и вторым ВХОДОМ буферного регистра; первый к второй выходы устройства управлени  регистром индикации подключены соответственно к первым входам третьего и четвертого коммутаторов , вторые входы которых соединены соответственно с информационным выходом процессора и первым выходом регистра индикации; выход третьего коммутатора подключен к первому входу регистра индикации; выход четвертого коммутатора соединен с информационным входом процессора; первые входы п того и шестого коммутаторов соедипены соответственно с первым и вторым выходами микропропраммного блока управлени , три входа которого соединены соответственно с синхронизирующим, адресным и кодовым выходами процессора, четвертый вход - с первым входом процессора, второй вход которого подключен к первому входу устройства анализа запросов, второй вход которого подключен к третьему выходу микропрограммного блока управлени ; первый выход устройства анализа запросов соединен с первым входом приоритетного устройства, второй - с первым входом информационного регистра пам ти, первый выход которого подключен ко второму входу приоритетного устройства и второму входу регистра индикации, второй выход которого соединен с первыми входами устройства сдвига и адресного регистра пам ти, второй вход которого подключен к выходу приоритетного устройства, третий - к первому выходу устройства сдвига, второй выход которого соединен со вторым входом регистра кода операции; информационный ВЫХОД процессора соединен со вторым входом информационного регистра пам ти, второй выход которого подключен ко второму входу устройства сдвига; третий выход информационного регистра пам ти, выходы адресного регистра пам ти п регистра адреса команды через шестой коммутатор, второй вход которого соединен с первым выходом буферного регистра, подключены к третьему входу первого коммутатора, к информационному входу процессора и ко второму входу п того коммутатора , выход которого соединен со входом регистра адреса команды, с третьим входом информационного регистра пам ти и с четвертым входом адресного регистра пам ти, микропрограммный блок управлени , информационный регистр пам ти и адресный регистр пам ти соединены с соответствующими входами и выходами нроцессора.

.1

i

1 i

Г

Фиг. 2

Сриг.2)

7. Команды типа I

2 Команда типа I

Лдрес бнешнего t/cmpsucmSa НоЗ операции Признак команды

J Команда типа Ш

С

Поле минрономанд ) Дпина пол  микрокоманд -Признан ifOMaHdtri

4 команда типаИ

Адрес оперативной пам ти Признан aSpecauuu Нодификатор команды Код Бпераиии cpifi.