SU406225A1 - - Google Patents
Info
- Publication number
- SU406225A1 SU406225A1 SU1708321A SU1708321A SU406225A1 SU 406225 A1 SU406225 A1 SU 406225A1 SU 1708321 A SU1708321 A SU 1708321A SU 1708321 A SU1708321 A SU 1708321A SU 406225 A1 SU406225 A1 SU 406225A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- cells
- bit
- cores
- columns
- logical
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
МНОГОФУНКЦИОНАЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВОMULTIFUNCTIONAL STORAGE DEVICE
1one
Из-обретение относитс к вычисл.ительной технике.The acquisition relates to a computing technique.
Известны многофун.кдаюнальные запоминающие устройства, выполн ющие арифметические и логические операции. Однако в сфбру их действи не вход т логические операции , при которых после .каждого i-того разр да чиота Л следует i-тый разр д числа В.Multi-functional memory devices that perform arithmetic and logical operations are known. However, their operation does not include logical operations, in which, after each i-th bit of the choo A, the i-th bit of the B number follows.
Цель изобретени - расширение функциональных возможиостей устр.ойства.The purpose of the invention is to expand the functional capabilities of the device.
Предлагаемое устройство отличаетс те.г, что в блок оперативной пам ти дополнительно введены разр дпые шины записи, причем г-та дополнительн-а разр дна шииа залиси прЯМОго кода разр да числа прошита последователыно через первые ком.мутирующие сердечпики /-того столбца t-той, t+1-вой, ..., Е + г-ной логических чеек и через первые коМмутирующие сердечники i-тых логических чеек /-fl-ro, i-f2-ro, ..., i(n-fi)-Toro столбцов , а i-та дополнительна разр дна шин записи обратного кода разр да числа прошита последовательно через вторые коммутирующие сердечники 0-вой,. . . , i-1-,вой, i-той логических чеек t-того столбца и через вторые ко,м.му,тируюш,ие сердечники i-тых логических чеек i-1-го, i-2-го,..., 0-вого столбцов; при этом перва адресна шина записи прошита последовательно через первые коммутирующие сердечники i-тых логическихThe proposed device differs in the te.d., that the write buses are additionally inserted into the RAM block, and the r-t is an additional and wide web-size code for the number-time code sewn sequentially through the first commuting cores of the i-th column t- that, t + 1 th, ..., Е + of Mr. logical cells and through the first commutating cores of the i th logical cells / -fl-ro, i-f2-ro, ..., i (n-fi ) -Toro columns, and the i-ta is an additional bit of the bottom of the write bus of the reverse code of the digit of the number stitched sequentially through the second commutating heart iki 0-howl ,. . . , i-1-, howling, i-th logical cells of the t-th column and through the second co., m., tiruyush, and the cores of the i-th logical cells of the i-1 th, i-2, ... , 0th columns; at the same time, the first address write bus is stitched sequentially through the first commutating cores of the i-th logical
чеек 0-вого, 1-го,..., /-того столбцов и вторые KOiMмутирующие сердечпики (-1-вых логических чеек г-того, i + 1-го, . . . , i(n-i)-Toro столбцов, втора адресна шина записи прошита иоследовательпо через вторые коммутирующие сердечники t-тых логических чеек О-Вого, 1-iro, . . . , i-Toro столбцов и первые ко;ммутирующие сердечники i-1-вых логичеслчих чеек /-того, i-fl-ro,..., 1(п-/)-того столбцов.cells of the 0th, 1st, ..., /th of the columns and the second KOiMutating cores (-1th logical cells of the i-th, i + 1th,..., i (ni) -Toro columns, the second write address bus is stitched and successively through the second commutating cores of the t-th logical cells of O-Vogo, 1-iro, ..., i-Toro columns and the first co., mutating cores of the i-1-o logical cells, i- fl-ro, ..., 1 (n - /) - that columns.
Указанна совокупность логических чеек и св зей позвол ет, приашма сомножители в пос.тедовательном коде таким образом, что после каждого t-того разр да числа А следует i-тый разр д ч:исла В, и последовательно фор.миру столбцы транспонированной матрицы частичных произведений, получать носледов ательно разр ды произведени .This set of logical cells and connections allows, when the factors are in the subjective code, in such a way that after each t-digit of the number A, the i-th bit is followed: Isla B, and successively the world columns of the transposed matrix of partial to obtain the discharges of the product.
Така необходимость возникает при организации параллельиого вычислительного процесса на шескольких устройствах.Such a need arises in the organization of a parallel computing process on a group of devices.
Схема предлагаемого устройства The scheme of the proposed device
изооражеиа на чертеже.isoorazheya on the drawing.
В состав устройства вход т блок The device includes a block
управлен /, блок оиеративпой пам ти 2 включающий .в себ .матричиый узел па.м ти 3. узел логических чеек, кажда из которьих содержит два ком.мутирующих сердечника 4, 5 и один запоминающий сердечник 6 дл образоваии транспонированной матрицы частичных п.роиаведе;н:Ий, которые об-разуют столицы 7 и строки 8; блок усилителей считыва.ни 9, блО:К регистра числа 10 с двухвходовыми схемами «ИЛИ //, блок разр дных формиро-вателей записи 12, блок выборзки 13, а также счетчик М ;и блОК рвгистра результата 15. Дополнительные .разрадн-ые шипы 16 залиск прамого кода разр да числа прошиты последовательно через первые ко.м.мутирующ|;е сердечники /-того столбца г-той, t+1-вой,..., 1 + л-пой чеек и через пе;рвы.е .ксмм.утирующпе сердечникп г-тых чеек /+1-го, 1 + 2го ,..., i+(n-г)-того столбпов; дополнительпые разр дные шины записи -обратного кода разр да числа /7 прошиты лоследовательпо через вторые ком.мутлрующие сердечн1ики 0-вой,. . ., /-1-вой, г-то:й чеек г-того столбца и через вторые коммутирующие сердечлики i-тых чеек ;-1-.го, /-2-,го, . . . , 0-вого столбцов; пе|рва адресна шипа залиси J8 прошита последовательно через лервыз коммутирующие сердечники г-1ТЫ;х чеек 0-вого l-.ro,..., 1-таго столбцов и вторые коммутирующие ,сврдечни,ки I-1-.ВЫХ чеек (-того, /+1-ГО,..., i+{n-1) столбцов; втора адресна шипа записи 19 лр.ошита последовательно через вторые коммутирующие сердечП1ИКи г-тых чеек , 1-го,.. . , г-того стол.бцов и первые ко-м мут рующие сердечии,ки /-i-Bi ix чее л /-того, i + 1-го, .... i+(n-i)того столбцов; адресные шииы считывалс 20 прошиты лоследовательно по строк-ам 8 чарез запо.м,шгаюшие сердечники 6, разр дные шипы считывани 21 - послелозательно FIO столбцам 7 через запо-минающие сердеч ппки 6.control unit, operative memory 2, which includes oneself. a matched node of type 3. a unit of logical cells, each of which contains two commuting cores 4, 5 and one memory core 6 to form a transposed matrix of partial components ; n: Ii, who form the capitals 7 and lines 8; a block of amplifiers reading: 9, blo: To register the number 10 with two-input OR circuits, a block of bit formers of record 12, a selector unit 13, and also a counter M; and a block of output 15. Additional. spikes 16 fronds of the Pramah code of the digit of the number are stitched sequentially through the first co. m., m; t; .e.mmmm. utiruyuschpe core of g-th cells / + 1-st, 1 + 2, ..., i + (n-g) -th of the pillars; Additional bit write busses of the return code of the digit number / 7 are sewn consecutively through the second comm. . ., / -1-howl, Mr-th: th cells of the Mr-th column, and through the second commuting cores of the ith cells; -1-th, / -2- th,. . . , 0th columns; The first address spike of the J8 front was stitched sequentially through the levyz switching cores of r-1TA; x cells of the 0-th l-. ro, ..., 1-tag columns and the second commutating, connectors, I-1-OW cells ( of that, / + 1 st, ..., i + (n-1) columns; the second spike address of the write is 19 lr.shit sequentially through the second commuting heart of the first cells of the first, ..,. , g-stol.btsov and the first to-m mutating hearts, ki / -i-Bi ix what l / -th, i + 1-th, .... i + (n-i) of that column; The address shia was read 20 stitched successively on lines 8, 8 chase, 6 stitch cores, 6 readout spikes 21 — after FIO, columns 7, through memory memory 6.
Блок управлени / в,ыдает сигналы, упра}л юидае .выполнением всех олерадлй в устройстве . Все опера:ции вылолн ютс с помощью узла логических чеек по микропрогр .амма,м. Необходимы.м условием дл выпо,{негш операции улиюжели , в частности дл о бр а 3 ов-аии тр а н,с п 0|рт:И ров ал ной м а тр и ц ы частичных лрои-зведений, вл етс жестка 1юследовательность записи кодов чисел по адресным шина.м /S ,и 19 (разр ды пр мо.го обратного .кодов первого числ-а за.писываютс по адресной шиле 18, 1разр ды .пр мого ,и ооратиого ко.дов второго числа - по адресной шине 19).Control block / in, generates signals, control of the signal. Fulfillment of all power in the device. All operations are filled with the help of a node of logic cells in microprogrammed, m. The prerequisites for the operation, {negsh ulyujeli operation, in particular, for the analysis of the operations, with the p 0 | pt: and the scarlet landscape of the partial objects, is hard 1 the sequence of writing codes of numbers on address buses m / s, and 19 (the bits of the direct reverse of the first number codes are recorded on the address width of 18, 1 of the direct and oraty number of the second number are on the address bus 19).
Дри последовательном исступлен и и исходных чисел А (ао,. .. Я;,. .. а.„) и В (bo,... Ь--,.., Ьп) такИМ об.разо.м, что после каждого /-iToro разр да ч.И1СЛ1а А следует /-тый разр д числа В, одловремйнло пр мой и обратный коды /-того разр да числа А, а зате.м одновременно пр .мой и обратный коды /-того раз:р .да числа В записываютс в соот.ветствующ .ие л.аги1ческие чейки так, что пр ..мо.й кот /-того разр да записываетс в первые ко.ммутирующЕе сердечники /-.того столбца /-той, /-Г 1-вой,.., i+(n-/ -1;ой чеек и в лервые ко.м,мут;ирующи:е сер.дечники /-ТЫ|Х чеек , /+2-Г-0,. ., i(n-/)-того столбца, а сэрахный код /-того разр да -.во вторые коммутирующие сердечники 0-вой,.., /-1-вой, /-той чеек столбца и во вторые комМутл .рующие сердечники /-тых чеек /-1-го. /-2-го,. ., 0-ваго столбцов. Пр.и этом послеDrift is consistently ecstatic and both the initial numbers A (ao, ... .. I;, ..., a. ") And B (bo, ... b -, .., bn) take on the dimension that after each / -iToro bit and h.I1SL1a A should be the / th bit of the number B, the forward and reverse codes of the / th bit of the number A, and then the reverse of the codes of the –th time: p The numbers B are written in the corresponding lagging cells so that the other ..y cat of the / th bit is written to the first commutator cores of the column / –th, i-g - your, .., i + (n- / -1; oh cells and first kom., mut; iruyuschuyu: e ser.dechniki / -TH | X cells, / + 2-G-0 ,., i (n - /) - that the column, and the security code of the -th of the bit — the second commuting cores are 0-th, .., -1 -1-th, / -th cells of the column and into the second commutating cores / -th cells / -1th ./ -2nd,., 0-wago columns. Right after that
записи оч:е|редной пары разр дов чисел А -п В фор.мируетс соответствующ1а стр.ока тра.нспортированной .матрицы частичных произведений , после считывани которой .по адресной .шине 20 счетчик 14 определ ет сумму ее цифр.Pts records: an e | e of an ordinary pair of digits of numbers A – n In the form, the corresponding page of the standard imported matrix of partial products is formed, after reading which by the address bus 20 counter 14 determines the sum of its digits.
На .младшем разр де счетчика образуетс очередной зар д произведейн , а иа остальны.х flog2,,-1 ( - ближайшее меньшее целое число) разр дах - перенос в старшие разр ды произведени .At the younger discharge of the counter, the next charge is produced, and the rest of the flog2 ,, -1 (the closest lower integer) digit is the transfer to the higher discharge of the product.
(Перед сум.м.и.равани.е.м оче.ред:но.го столбца матрицы част ИЧ1ных про,изведений со.держи.мСе счетчика сдвигаетс на о.дин разр д .влево.(Before sum.i.ravani.e.m. oc.ed.ed: the column of the matrix of the part of IChl pro, the results of the counterclocker of the counter is shifted by one single bit to the left.
Разр ды произведени на,каллиВаютс на регистре результата 15, разр дность которогоProduction bits are called on result register 15, the bit of which is
.и количество строк чеек дл образовали транспо.нироваиной матрицы частичных .изве.делий определ ютс требуе.мой точностью результатов умножени . Например, чтобы получить результат у,.множени с точностью 2 .and the number of rows of cells to form a transposed matrix of partial. products are determined by the required accuracy of the multiplication results. For example, to get the result of y, multiply with an accuracy of 2
разр .дов, .необходимы л-разр дный регистр результата и 2п стро/к чеек.bits,. necessary l-bit result register and 2n build / to the cells.
Носледовательвость выполнени оттераци й у.множени следующа :The consistency of doing the multiplication is as follows:
1)Ввод в логические чейки /-того разр . да числа Л в пр мом и обратном «одах.1) Input to the logical cells of the yes, the numbers A in the forward and inverse “odes.
2).Вво.д в логические чейки /-того раз;р да числа В в пр мо.м и обратл.ом кодах.2) .In the logical cells of the first time; the number of the number B in the forward and reverse codes.
Нри этом в /-той строке трансп.01;.И|рованной матрицы частичных произведепий .мируетс зИаче)1ие столбца матрицы ч астичных произведепий.In this case, in the / -th row of trans.01; .and | the | matched matrix of partial products, it is memorized on the first column of the matrix of the partial products.
3)Считы.вание информации .из /-той строки логи1ческих чеек л а регистр числа 10.3) Reads information from the -th line of logical cells L and the register of the number 10.
4) Сдвиг содержимого регистра ч.исла влравО иа п разр .дОВ, перепись Мла.дигего р.азр да счетчика па вход регистра результата 15, сдвиг на один разр д влево счетчика и впра.во-регистра результата. .При этом иа4) Shifting the contents of the register of the number of vlvOr ia n razdov dov, the census of Mla.diego r. .At the same time
регистре результата фиксируетс /-тый разр д произведени , а счетч.ИК тотов к пр.и&му информ.ации И.З /+1-вой строки логически.х чеек.the result register is fixed with the one-th bit of the product, and the tic counter of the quotes to the right and current information of the c / l 1-th row of logical cells.
НуН:Кты 3 и 4 повтор ютс / раз, где / может принимать значени 0,1,..., 2/г в Зав.исимости от требуемой точности умножен.ИЯ.Well: Kty 3 and 4 are repeated (times), where / can be equal to 0.1, ..., 2 / g, depending on the required accuracy multiplied.
Нссколыку в режи.ме «считьюаагие отводитс врем .дл регенерации киф.ормации, а при выло.лнении п. 3 .регенерации ииф.ормацинNssyakolyku in the mode of “augmenting” the time is given for regeneration of cif.ormations, and for losing the item 3 of regeneration of i.ormacin
ц.е требуетс , выполнение пунктов 4 .и 3 может частично сов.мещатьс во времени.It is required that the implementation of clauses 4. and 3 may be partially combined in time.
Сложегие чисел А (ао,... а,... а„) и В (Ьо,... Ь,-,... Ъ„) п,р.и их последовательном г;оступ.де.нии ла регистр числа 10 тайнм образо .м, что после каждого /-того раз,р да числа /1 следует /-тый разр д числа В, происходит без участи лог.ических чеек.The complexity of the numbers A (ao, ... a, ... a n) and B (b o, ... b, -, ... b) n, p. And their sequential r; exp. The register of the number 10 is a secret image. That after each / th time, the row of the number / 1 is followed by the / -th digit of the number B, it occurs without the participation of log.ic cells.
П|осле.довата1ьность вы.полневИЯ опера.ц.ий при этом следующа :P | osle.dovatnost vy.polneviya opera.ts.iy at the same time as follows:
1)Прием j-того разр да числа А на регистр числа 10 и СДВ.ИГ его вправо на п разр дов .1) Acceptance of the jth digit of the number A on the register of the number 10, and of the SDG. IG it to the right for n bits.
2)Лр.ием 1-того разр да числа В на регистр числа 10 и сдвиг его вправо на п разр дов .2) C. of the 1st digit of the number B by the register of the number 10 and shift it to the right by n bits.
После выполнени пунктов 1 и 2 на младшем разр де счетЧ:Ика 14 образуетс t-тык разр д сум.мы, а на соседнем старшем разр де- значение лереноса в г + 1-вый разр д.After performing points 1 and 2 at the lowest bit of the detch: Ik 14, a t-tyk bit sum of the sum is formed, and on the next high bit the bit derection in r + 1 bit bit is formed.
3)Перен.нсь содержимого младшего разр да счетчика на в.ход регистра результата, сдвиг на один разр д влево счетчика и вправо - регистра результата. При этом на регистре результата фиксируетс г-тын разр д произведени , а счетчик голов к прием} следующих разр дов исходных чисел.3) Transfer the contents of the low-order counter to the output of the result register, shift one counter to the left of the counter and to the right - the result register. In this case, the output register is fixed on the result register, and the head counter to receive} the next bits of the original numbers.
Пред м е т изобретиBefore you invent
и and
МНОгофункциюнальное запо гинающее устройство , выполн ющее ари|фметичес.кие и логические операции, содержащее блок управлени , подключенный к блоку оперативной пам ти, выполнеишому из узла пам ти и узла логических чеек, кажда из которых содержит два коммутирующих и один запо минаюЩ .ИЙ сердечник, об,ра.зу транспонированную матриду частичных про изведений, приче,м первый коммутирующий сердечник прошит разр дными щи1нами согласно с адресньими, второй - в обратнОМ направлении по отношению к перво.му, а запоминающий сердечник соединен с коммутирующими рез.ист 1виыми витками св зи, при этом входы блока оперативной пам ти св зан,ы с блоком разр дных фор.мирователей, последовательно соедииенпым с регистром числа, а выходы - с соответствующи .ми входал1и блока усилителей считывани , выходы которого подключены соответстзенно к одному из входов двухвходовых схем «ИЛИ, вторые входы которы.х соедн - ены с соответствующими выходами ре-гистра числ1а, входы которого подключены к счетчику и одному из выходов блока управлени , от.шчающеес тем, что, с целью расширени фун.кциональных возможностей, в блок оперативной пам ти дополнительно введены разр дные шииы записи, ИРичем г-та дополнительна разр дна шина записи пр мого кода разр да числа прошита последовательно через первыеA multi-function predictive device that performs arithmetic and logical operations, containing a control unit connected to the memory unit, performed from a memory node and a node of logic cells, each of which has two switching and one memory core about a bit, the transposed matrix of partial products, the first switching core is flashed with a bit of information according to the address, the second is in the opposite direction to the first one, and the memory core is connected to switching circuits of the connection, while the inputs of the RAM block are connected to the block of bitformers, sequentially connected with the register of the number, and the outputs are connected with the corresponding inputs of the block of amplifiers of reading, the outputs of which are connected respectively to one of the inputs of the two-input OR circuits, the second inputs of which are connected to the corresponding registry outputs, the inputs of which are connected to the counter and one of the outputs of the control unit, which is based on the fact that, in order to expand, the functions are possibilities, the block random access memory is further introduced shiiy The discharge recording IRichem that the additional z-bit line code recording direct discharge of sequentially laced through the first
коммутирующие сердечники /-того столбца /-той, /-f 1-вой,. . . , / + /г-пой логических чеек и через первые ком:мутирующ):е сердечникиcommuting cores of the -th column / -th, / -f 1-howl ,. . . , / + / g-poy logical cells and through the first com: mutated): e cores
/-ТЫХ логических чеек /+1-вого, /-г2-го/ -TOOL cells / + 1-st, / -r2-th
i+(n-/j-Toro столбцов, а с-та дополнительла разр дна щина записи обратного кода разр да числа прощита последовательно через вторые коммутирующие сердечники 0-вой,. . ., /-1-вой, /-той логических чеек /-того столбца и через вторые коммутирующ .не сердечники г-тых логических Ячеек /-1-го, /-2-го,..., О-вого столбцов; при этом иерва адресна шина записи прошита последовательно через первые комлпт.ирующие сердеч1 ики /-ТЫХ логически1Х чеек О-вого, 1-го... ,i + (n- / j-Toro columns, and the second one added the bit of the record of the reverse code of the discharge of the number of the board in series through the second commuting cores 0-th, ..., / -1-th, / -th logical cells / of the second column and through the second commutating non-cores of the 6th logical cells / -1th, / -2th, ..., Oh columns, while the address address write bus is stitched sequentially through the first components of the heart1 ik / -THE logical 1x cells of Oh, 1st, ...
/-того столбцов .и вторые ком.мутирующие сердечники i-1-вьтх логических чеек г-того, i :- 1-го, .. . , i+ (п - i)-Toro столбцов, втора адресна щииа записи прошита последователы о через вторые коммутирующие сердечНИКИ /-ТЫХ логических чеек О-вого. 1-гоOf the columns .and the second commuting cores of the i-1-τ logical g-cells, i: - 1-st, ... , i + (n - i) -Toro columns, the second address address of the record is stitched by the followers through the second commuting cores of the O-th logic cells. 1st
/-того столбцов и первые коммутирующие сердечники /-1-вых логических чеек /-того, i+ 1-го (п-/)-того столбцов.The first columns and the first commutating cores of the / -1th logical cells of the first, i + 1 (n - /) - columns.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1708321A SU406225A1 (en) | 1971-10-25 | 1971-10-25 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1708321A SU406225A1 (en) | 1971-10-25 | 1971-10-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU406225A1 true SU406225A1 (en) | 1973-11-05 |
Family
ID=20491168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1708321A SU406225A1 (en) | 1971-10-25 | 1971-10-25 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU406225A1 (en) |
-
1971
- 1971-10-25 SU SU1708321A patent/SU406225A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3978326A (en) | Digital polynomial function generator | |
US4161036A (en) | Method and apparatus for random and sequential accessing in dynamic memories | |
US3760382A (en) | Series parallel shift register memory | |
US3778778A (en) | Calculator with self-synchronous recirculating memory | |
GB1314393A (en) | Electronic computer | |
GB1430814A (en) | Residue generating circuit | |
US2798156A (en) | Digit pulse counter | |
SU406225A1 (en) | ||
US4130894A (en) | Loop organized serial-parallel-serial memory storage system | |
US3083903A (en) | Data translating system | |
US3906210A (en) | Device for extracting the square root of a binary number | |
US2947479A (en) | Electronic adder | |
US3496475A (en) | High speed shift register | |
US3229080A (en) | Digital computing systems | |
Cantor et al. | A very high-speed digital number sieve | |
US3889110A (en) | Data storing system having single storage device | |
US3185826A (en) | Core adder | |
JP2902449B2 (en) | Address pattern generator | |
SU1176321A1 (en) | Arithmetic-logic unit | |
SU1617437A1 (en) | Device for dividing binary numbers | |
SU982091A1 (en) | Store for associative memory | |
US3596073A (en) | Control sequence necessary to implement a given operation | |
SU608198A1 (en) | Associative storage | |
SU1104584A1 (en) | Polyfunctional memory element for logic matrix | |
SU607225A1 (en) | Digital filtration arrangement |