SU403049A1 - Преобразователь кода в напряжение - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и примен етс  в различного рода цифро-аналоговых вычислительных устройствах .

Известен преобразователь кода в напр жение , содержащий регистр входной информации , усилители мощности с ключевыми элементами по числу разр дов, декодирующую матрицу, логические элементы «И, «ИЛИ- НЕ.

Недостатком известного устройства  вл етс  низка  помехоустойчивость в режиме хранени  запомненной цифровой информации, выражающа с  в ложных срабатывани х триггеров регистра при воздействии импульсных помех иа информационные входы, другие участки схемы и при кратковременных перерывах и выбросах напр жени  источника питани .

С целью повыщени  помехоустойчивости оно содержит управл ющий триггер, входы которого через переключатель соединены с источником управл ющего сигнала, а в каждый разр д преобразовател  введены два инвертора и инерционное звено, причем выход каждого из элементов «И соединен со входами элемента «ИЛИ-НЕ, выход которого через первый инвертор и усилитель мощности подключен ко входу ключевого элемента и через резистор ко входу инерционного звена и

входу второго инвертора, выход которого соединен со входом первого элемента «И, второй вход которого подключен к нулевому выходу управл ющего триггера, вход второго элемента «И соединен с единичным выходом управл ющего триггера.

На чертеже представлена схема предлагаемого преобразовател  кода в напр жение.

Предлагаемое устройство содержит цепи двух потенциальных команд 1 и 2, регистр 3 приема входной информации, переключатель 4, управл ющий триггер 5, усилитель мощности 6 с ключевым элементом 7 и декодирующую матрицу 8. В каждом разр де преобразовател  имеютс  два инвертора 9, 10, инерционное звено, состо щее из конденсатора 11 и резистора 12, и два двухвходовых логических элемента «И 13 и 14, выход каждого из которых соединен со входом двухвходового логического элемента «ИЛИ-НЕ 15, соединенного через инвертор 10 с усилителем мощности 6, подключенным к управл ющей цепи ключевого элемента 7 и через резистор 16 - к инерционному звену и входу инвертора 9; выход последнего соединен со входом элемента «И 14, второй вход которого соединен с нулевым плечом управл ющего триггера 5, причем один из входов элемента «И 13 соединен с выходом триггера пам ти регистра 3 приема входной информации, а другой вход элемента «И 13 соединен с единичным нлечом управл ющего триггера 5, входы л оторого соедин ютс  с общим проводом схемы через нереключатель 4, управл емый иотепциальными командами 1, 2.

Устройство работает следующим образом.

В исходном состо нии команды 1 и 2 включени  и выключени  защиты нам ти отсутствуют и с помощью переключател  4 единичный вход управл ющего триггера 5 соединен с общим проводом схемы, при этом на единичном плече триггера возникает «1, а на нулевом плече - «О. На входе логического элемента «ИЛИ-НЕ 15, соединенного с выходом логического элемента «И 14, присутствует логический «О (независимо от состо ни  усилител  мощности 6 и инвертора 9).

В это врем  на вход усилител  мощности 6 через элементы «И 13 «ИЛИ-НЕ 15 и инвертор 10 передаетс  состо ние триггера пам ти TI регистра 3 входной информации. Выходной сигнал усилител  мощности 6 подаетс  в управл ющую цепь ключевого элемента 7, и ключ этого разр да матрицы 8 находитс  в соответствующем состо нии. Любые сбои информации триггера пам ти Ti регистра 3 входной .информации привод т к изменению состо ни  ключевого элемента 7 и изменению выходного напр жени  преобразовател  кода в напр жение.

После подачи потенциальной . команды 1 (включение защиты пам ти) срабатывает переключатель 4 и состо ни  на выходе управл ющего триггера 5 измен ютс  на противоположные первоначальному. При этом (независимо от состо ни  триггера пам ти Тд регистра 3 входной информации)- па, входе элемента «ИЛИ-НЕ 15, соединенного с выходом элемента «И 13, присутствует, логический «О, а сигнал с выхода инвертора 9 («О или «1), определ емый выходным сигналом .усилител  мощности 6, поступает на второй вход элемента «ИЛИ-НЕ 15 с таким значением, что на выходе усилител  мощности 6 поддерживаетс  первоначальное состо ние, т. е. то, которое было в момент подачи команды 1 (включение защиты пам ти). Поскольку посто нна  времени КС-зв&на выбираетс  заведомо больще возможной длительности помехи , то за врем  действи  импульсной помехи или при кратковременном перерыве напр жений источника нитани  напр жение иа входе инвертора 9 не усневает изменитьс  до уровн  его срабатывани , и на выходе усилител  мощности 6 по-прежнему поддерживаетс  первоначальное состо ние.

Остальные разр ды преобразовател  работают аналогично рассмотренному.

Дл  записи и переработки новой входной информации схема переводитс  в первоначальное состо ние потенциальной командой 2 (команда выключени  защиты пам ти).

Предмет изобретени 

Преобразователь кода в напр жение, содержащий регистр входной информации, усилители мощности с ключевыми элементами по числу разр дов, декодирующую матрицу, логические элементы «И, «ИЛИ-НЕ, отличающийс  тем, что, с целью повыщени  помехоустойчивости , он содержит управл ющий

триггер, входы которого через переключатель соединены с источником управл ющего сигнала , а в каждый разр д преобразовател  введены два инвертора и инерционное звено, причем выход каждого из элементов «И соединен со входами элемента «ИЛИ-НЕ, выход которого через первый инвертор и усилитель мощности подключен ко входу ключевого элемента и через резистор ко входу инерционного звена и входу второго инвертора,

выход которого соединен со входом первого элемента «И, второй вход которого подключен к нулевому выходу управл ющего триггера , ВХОД второго элемента «И соединен с единичным выходом управл ющего триггера.

I г

.

Л

ИоЗоВь::е wvnu